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    公开号:WO1992012498A1
    申请号:PCT/JP1992/000014
    申请日:1992-01-10
    公开日:1992-07-23
    发明作者:Tadashi Shibata；Tadahiro Ohmi
    申请人:Tadashi Shibata；
    IPC主号:G06N3-00
    专利说明:
    [0001] 明細書
    [0002] 半導体装置
    [0003] 技術分野
    [0004] 本発明は、 半導体装置に係わり、 特に神経回路網コンピュータ （ニューロンコ ンピュー夕） を実現するための高機能半導体集積回路装置を提供するものであ 。 背景技術
    [0005] 半導体は集積回路技術の進展は実に驚くべき速度で進んでおり、 例えばダイナ ミック · メモリを例にとるなら、 4メガビッ 卜から 1 6メガビッ 卜がすでに量産 体制にあり、 6 4メガビッ ト以上の容量をもった超々高密度メモリも研究レベル では実現されつつある。 6 4メガビッ トメモリは、 せ L、ぜ 、 1 c m四方のシリコ ンチップ上に実に約 I億 2 0 0 0万個もの MO S トランジスタが集積されてい る。 このような超高集積化技術はメモリ回路ばかりでなく論理回路にも応用さ れ、 3 2ビッ 卜から 6 4ビッ 卜の C P Uをはじめとする、 様々な高機能論理集積 iEl路が開発されている。
    [0006] しかし、 これらの論理回路はデジタル信号、 すなわち 「1」 と 「0」 という 2 値の信号を用いて演算を行なう方式を採用しており、 例えばコンピュータを構改 する場合は、 ノイマン方式といって、 あらかじめ決められたプログラムに従って 1つ 1つ命令を実行して L、く方式である。 このような方式では単純な数値計算に 対しては非常に高速な演算が可能である力 バタン認識や画像の処理といった演 算には膨大な時間を要する。 さらに、 連想、 学習といったいわば人間カ嘬も得意 とする情報処理に対しては非常に不得手であり、 現在様々なソフトウユア技術 O 研究が行なわれているが、 はかばかし t、成旱は得られていないのが現状である。 こ二で、 これらの困難を一挙に解決するため、 生物の脳の機能を研究し、 その 機能を模^した演算^ Sの行なえるコンピュータ、 すなわち神経回 ¾コンビユ タ (ニュー cンコンピュータ） を開発しょうというまた別の流れの研究がある： このような研究は、 1 9 4 0年代より始まっている力;、 ここ数年来非常に;舌発 に研究が展開されるようになった。 それは L S I技術の進歩にともない、 このよ うなニューロンコンピュータのハードゥエァ化が可能となったことによる。 しかしながら、 現状の半導体 L S I技術を用いてニューロンコンピュータを
    [0007] L S Iチップ化するにはまだまだ様々な問題があり、 実用化のメドはほとんどた つていないのが実情である。
    [0008] L S I化における技術的な問題がどこにあるのかを以下に説明する。
    [0009] 人間の脳は極めて複雑な構造を有し、非常に高度な機能を有している力 その 基本的な構成は非常に単純である。 すなわち、 ニューロンと呼ばれる演算機能を もった神経細胞と、 その演算結果を他のニューロンに伝える、 いわば配線の役割 を担つた神経繊維とから構成されている。
    [0010] この脳 0D基本単位の構成を簡略化してモデルで描（、たのが図 9である。 9 0】 a , 9 0 1 b ， 9 0 1 cはニューロンであり、 9 0 2 a， 9 0 2 b , 9 0 2 cは神経繊維である。 9 0 3 a, 9 0 3 b , 9 0 3 cはシナプス結合とよ ばれ、 例えば神経繊維 9 0 2 aを伝わって来た信号に w。という重みをかけ、 二 ユーロン 9 0 1 aに入力する。 ニューロン 9 0 1 aは入力された信号強度の線形 和をとり、 それらの合計値がある閾値をこえると神経細胞が活性化し、 神経繊維 9 0 2 bに信号を出力する。 合計値が閾値以下だとニューロンは信号を出力しな い。 合計値が閾値以上になって、 ニューロンが信号を出すことを、 そのニューロ ンが「発火した」 と言う。
    [0011] 実際の脳では、 これらの演算、 信号の伝搬、重みのかけ算等すべて電気化学現 象によって行われており、 信号は電気信号として伝送，処理されている。 人間が 学習する過程は、 シナプス結合における重みが変ィヒしていく過程としてとらえら れている。 すなわち、様々な入力信号の組合せに対し、正しい出力正しい出力が 得られるよう重みが徐々に修正され、最終的に最適の値に落ち着くのである。 つ まり人間の英知はシナプスの重みとして脳に刻みつけられているのである。
    [0012] 数多くのニューロンがシナプスを介して相互に接続され 1つの層を形成して（、 る。 これらが人間の では、 6層重ね合わされていること力:分かっている。 この ような構造、機能を半導体デバイスを用いて L S Iシステムとして実現すること が、 ニューロンコンピュータ実現の最も重要な課題である。
    [0013] i: 1 0は、 1つの神経細胞、 すなわち 1個のニューロンの機能を説明する図面 であり、 1 943年に McCullockと Pitts(Bull:Math. Biophys. Vol.5, p.115 (1943))により数学的モデルとして提案されたものである。 現在もこのモデルを 半導体回路で実現し、 ニューロンコンピュータを構成する研究力盛んに進められ ている。 V , V2， '3， '·'、 Vnは、 例えば電圧の大きさとして定義される n個 の入力信号であり、 他のニューロンから伝達された信号に相当している。
    [0014] v9、 w3、 ···、 w_はニューロン同士の結合の強さを表す係数で、 生物学的には シナプス結合と呼ばれるものである。 ニューロンの機能は各入力 に重み Wi (i = l〜n) をかけて線形加算した値 Zが、 ある所定の閾値 VTK*より大と なったときに 「1」 を出力し、 また閾値より小のときに 「0」 を出力するという 動作である c これを数式で表せば、
    [0015] Z≡∑w- V. (1)
    [0016] i = 1 1 1 として、
    [0017] Y = 1 (Z >V *) (2)
    [0018] out TH
    [0019] 0 (Z<VT„*) (3)
    [0020] となる (
    [0021] 図 10 (b) は、 zと vQUtの関係を表したものであり、 zが ντ より十分大 きいときは 1、 十分']、さいときは 0を出力している。
    [0022] さて、 このようなニューロンをトランジスタの組合せで実現しようと思えば、 数多くのトランジスタを必要とするばかり力、、 加算演算を各信号を電流値に変換 してこれを足し合わせることにより行うため、 多くの電流が流れ多大のパワーを 消費することになる。 これでは高集積化は不可能である。 この問題は、 ニューロ ン MOSFET (ン MOSと略） の発明 （発明者：柴田直、 大見忠弘、 特願平 1 - 1 41 463号） により解決された。
    [0023] この発明はたった 1つのトランジスタでニューロンの働きの主要機能を果たす ことができ、 しかも電 信号をそのまま力 ΰ算演算することができるため、 ほとん ど電力消費がないという画期的なものである。 図 1 1 (a) はン MO S断面構造 の一例を簡略化して示したものであり、 1 10 1は例えば P型のシリコン基板、 1 1 02. 1 1 03は N+拡散層で形成されたソース及びドレ ン、 1 1 04は チャネル領域上に設けられたゲート絶縁膜 （例えば S i 02など） 、 1 1 06は 電気的に絶縁され電位的にフローティングの状態にあるフローティングゲ一卜、 1 1 07は例えば S i 02等の絶縁膜、 1 1 08 (Gr G . Gり， Gん） は入力 ゲートでありニューロンの入力に相当する。
    [0024] 図 1 1 (b) はその動作を説明するためにさらに簡略化した図面である。 各入 力ゲートとフローティングゲ一卜間の容量結合係数を cG、 フローティングゲ一 卜とシリコン基板間の容量結合係数を とすると、 フローティングゲ一卜の電 位 Zは、
    [0025] Ζ = - (Vj + Vg+Vg+V^) … （4)
    [0026] W≡Cr/ (Cn 4 Cr -) … (-5 )
    [0027] とあらわされる。 但しここで、 Vr V2< V3、 V4はそれぞれ入力ゲート G G9. G3， G4に入力されている電圧であり、 シリコン基板の電位は 0 V、 すな わちアースされているとした。
    [0028] この MOSはフローティングゲ一トをゲ一卜電極とみれば通常の Nチャネル MOS トランジスタであり、 このフローティングゲートからみた閾電圧 （基板表 面に &転層が形成される電圧） を V 'ΊTΉW'"ととすするるとと、、 ZZ>>" TTT'で上記 V MO Sはォ ンし、 Zく Yjj^ではオフする。 つまりこのレ MOS 1 1 09を 1つ用いて例え ば同 [1 (c) のようなインバー夕回路を組めば簡単に】 ケのニューロンの機能が 表現できるのである。 1 1 1 0， 1 1 1 1はインバー夕を構成するための抵抗、
    [0029] 1 1 1 2は XMOS トランジスタである。 同図は （d) は、 VQlIT1, V^' を Ζ の関数として示したものであり、 〉 ^^^の入力に対し ν0ϋΤ2は v„Dのハイレ ベルの電圧を岀カして! ^、る。 つまりニューロンが発火した状態を実現している。
    [0030] ) 式で示したように、 ニューロンへの入力が電圧レベルで加算され、 その 線形和カ斕値以上になるとニューロンが発火するという基本的な動作がたった 1 つのレ MOSによって実現されているのである。 電圧モードの加線を行なうの で、 入力部で流れる電流はコンデンサの充放電電潦のみであり、 その大きさは^ 常に小さい。 一方、 インバータでは、 ニューロン発火時に直流電流が流れるが、 これは、 負荷として、 抵抗 1 1 1 0を用いているためであり、 前記発明 （特願 1一 1 4 1 463号） による CMOS構成のレ MOSゲートを用いれば、 この直 流電流はなくすことができる。
    [0031] 図 12は、 CMOS構成の一例を示す図面である。 図 12 (a) は CMOS二 ュ一ロンゲートの断面構造を模式的に表したものであり、 1201は P型シリコ ン基板、 1202は n型のゥエル、 1203 a, 1203 bはそれぞれ： '+型の ソース及びドレイン、 1204 a, 1204 bはそれぞれ P+型のソース及びド レイン、 1205はフローティングゲート、 1206 a〜dはそれぞれ入力ゲ一 卜の電極である。 1207, 1208は例えば S i 02等の絶縁膜、 1209は フィールド酸化膜である。 同図 （b) は 1個のニューロン回路を構成した例であ り、 1210は同図 （a) の CMOSニューロンゲートを記号であらわしたもの であり、 符号を付した部分は同図 （a) の番号と対応している。 1 2 1 1は CM〇 Sのインバ一タであり、 1 2 1 2, 1 2 1 3はそれぞれ NMO S及び PMOSのトランジスタである。 また、 1214はニューロンの出力である c 以上の様に、 少数の素子で 1ケのニューロンが構成でき、 しかもパワー消費が 非常に少ないためレ MOSはニューロンコンピュータを実現する上で、 不可欠な 素子となっているのである。
    [0032] しかし がら、 ニューロンコンヒユー夕を実現するには、 ニューロン以外のも う 1つ重要な要素、 すなわちシナプスも構成する必要がある。 図 1 3は、 従来技 術によるレ M〇 Sトランジスタを用 L、たシナプス結合も含む二ユーロン回路の基 . 本構成の一例である。
    [0033] 1 30 1は例えば図 1 1 (c) に示したようなニューロン回路であり、 1302は他のニューロンの出力信号を伝える配線である。 1303はシナプス 結合回路であり、 入力信号に重みを付与するための回路である。 NMOS トラン ジス夕 1304のソース 1306に負荷抵抗 （R + R..) の接合されたソースフ ォロワ一回路となっている。 従って、 NMO S トランジスタのゲー 卜電極 1305に発火したニューロンの出力電圧 Veが印加されると、 ソース 1 306 には、
    [0034] Y なる電圧が出てくる （ここで VTHは、 NMO S トランジスク 1304の閾電圧である。 ) 。
    [0035] 例えば、 0の M〇Sトランジスタを用いたとすると、 ソース
    [0036] 1306の 電位は Ysと等しくなり、 この電圧が 2つの抵抗 R. Rxで分割されてシチブス辛吉 合回路の出力電圧となり、 結線 1 3 0 7によってニューロン 1 3 0 1に伝えられ る。 この出力電圧は、 VS ' RX/ (R + Rx) となり、 R„Z (R + Rx) なる重 みが信号電圧 V。に掛けられたことになる。 RYの値を可変にすることにより重み を変更することができる。
    [0037] 図 1 4 ( a ) は可変抵抗の実現方法の一例を示したものである。 例えば、 1つ の MO S トランジスタ 1 4 0 1のゲー卜に一定の電圧 を印加してやれば、 こ のトランジスタは 1つの抵抗の働きをする。 の値を変化させることによりそ の抵抗値を変化させることができる。
    [0038] また、 同図 （b ) は、 の値を制御する回路の一例を示したもので、 4ビッ 卜のバイナリ一カウンタ 1 4 0 2と DZAコンバータ 1 4 0 3とから構成されて いる。 シナプスの結合強さは、 4ビッ 卜の 2進数で表現され、 それが、 Dノ Aコ ンバー夕 1 4 0 3によってアナログ電圧に変換され の値として出力される。 シナプス結合強度を強めるには、 制御信号によりカウンタの値をカウントダウン させ、 の値を小さくすればよい。 逆にシナプス結合強度を弱めるには、 カウ ントアップさせ、 V の値を大きくしてやればよい。
    [0039] さて、 図 1 3及び図 1 4に不したようなシナプス結合回路を用 ί、た場合の問題 点を次に説明する。 ― まず、 第 1の問題点は図 1 3で重みを発生させるのに抵抗による電圧分割を用 I、て t、る点である。 この方式ではこの抵抗に常に電流を流し続けることによつ て、 重みを掛けた出力電圧を保持しているため、 常時 （R + R^ · vs 2Z 2の 電力を消費することになる。 ここでは、 ニューロン 1 3 0 1における消費電力を ン MO Sの応用により減少させても回路全体としての消費電力は決して小さくな らない c 一層が n個のニューロンからなる 2層の神経回路網を考えると、 シナプ ス結合の数は η 個となり、 ニューロンの数よりシナプスの数の方が圧倒的に多 いのである。 従って、 常時電流を流し続けなければならない。 シナプス結合回路 を Sいる限り、 実用的な規模の神経回路網を構成することは消費電力カ¾1大とな り、 事実上設計不可能となっている c
    [0040] 第 2の問題点は、 結台の問題の重みを決める、 図 1 4 ( b ) に示した回路が多 数の素 を必要とし、 高集化力できないという事実である = 学習機能を有する神 経回路網を構成するためには、 各シナプス結合の強さは適宜変更ができ、 かつそ の変更した値を記憶しておく必要がある。 同図では、 このために 4ビッ トのバイ ナリーカウンターを用いている力、 これだけでも最低 3 0個程度の M〇S トラン ジス夕を必要とする。 さらに DZAコンバータを構成するためにも多くの素子を 必要する。 さらにこれらの回路が、 1つのシナプス結合当り、 さらに多くの電力 を消費することになり、 消費電力の面からも不利となるのである。
    [0041] 要するに、 従来知られた技術では、 低消費電力化、 高集積化のいずれの面から も神経回路網の構成はほとんど不可能と言わざるを得ない。 従って、 従来の技術 では二ユーロンコンピュータを実現することはできな〔、のである。
    [0042] そこで本発明は、 このような問題点を解決するためになされたものであり、 消 費電力が非常に小さく、 かつ少数の素子でシナプス結合が実現でき、 高集積度、 低消費電力のニュ一ロンコンピュータチップを実現することのできる半導体装置 を提供するものである。 発明の開示
    [0043] 本発明の半導体装置は、 基板上に一導電型の第 1の半導体領域を有し、 この領 域内に設けられた反対導電型の第 1のソース及び第 1のドレイン領域を有し、 前 記第 1のソース、 及び第 1のドレイン領域を隔てる領域に第 1の絶縁膜を介して 設けられた電位的にフローティング状態にある第 1のゲ一ト電極を有し、 前記第 1のゲート電極と第 2の絶縁膜を介して容量結合する複数の第 2のゲート電極を 有し、 前記第 2のゲ一ト電極の 1つにソース電極が接続された第 1の M O S型ト ランジスタを有し、 前記 MO S型トランジスタのゲート電極もしくはドレイン電 極の少なくとも一方が、 高（、レベルもしくは低 L、レベルの 2つの電位レベルの信 号を伝達する第 1の配線に接続されていることを特徴としている。
    [0044] 作
    [0045] 本半導体装置は、 少数の素子によってシナプス結合が構成でき、 しかも電力消 費カ琲常に少ないため、 神経回路網の高集積化、 低電力化が可能となり、 これに よつて初めて実用的なレベルのニュ一ロンコンピュータチップを実現すること力く できたのである。 図面の簡単な説明
    [0046] 図 1 (a) は第 1の実施例を示す回路図。 図 1 (b) は図 1 (a) のシナプス 結合回路 1 04のみを取り出した回路図。 図 1 (c) は i n— VCT e nの関係を 示すグラフ。 図 1 (d) は i — V^ ^ Pの関係を示すグラフ。 図 1 (e) は図 1 fb) の回路で、 V i nを 0 Vから VD Dまで変化させたときの V0 ひ tの変 化を示すグラフ。 図 2 (a) は第 2の実施例を示す摸式的平面図。 図 2 (b) は 図 2 (a) における X— X' 断面図。 図 2 (c) はシナプスとニューロンからな る本発明の半導体装置を記号を用いて表した図。 図 2 (d) はシナプス結合の主 要部分 （フローティングゲートを有する NMO S部分） を示す回路図。 図 2 ( e ) は図 2 ( d) のシナプス結合の主要部分をマトリクス状に配置した回路 He 図 2 ( f は強誘電体薄膜を用いた不揮発性メモリ素子の断面図。 図 3 (a) はデプレシヨン型の PMOS FETの特性を示すグラフ。 図 3 (b) は図 1 fb) に示す回路の時間応答特性例を示すグラフ。 図 3 (c) は図 1 (b) に 示す回路の時間 ^答特性例を示すグラフ。 図 3 (d) は本発明の変形例を示す程 念！;。 図 3 (e) は本発明の変形例を示す回路図。 図 3 (f) は本発明の変形例 を示す回路図。 図 3 (g) は本発明の変形例を示す回路図。 図 3 (e ) はを示 す、 フローチイングゲートを有する構造図。 図 4 (a) は第 3の実施例を示す回 路図。 図 4 (b ) は図 4 (a) のシナプス結合の部分を取り出して示した概念 図。 図 5 (a) は 1つのシナプス結合と 1つのニューロン 502からなる神経回 路網の主要部分のレイアウト例を示す平面図。 図 5 (b) は図 5 (a) の材料を 示す図。 図 5 (c) は図 5 (a) における X— X' 断面図。 図 5 (d) は図 5 ( a.) における Y— Y' 断面図。 図 6 (a) は第 5の実施例を示す回路の構成 図。 図 6 (b ) は図 6 (a) を簡略化した図。 図 （7 a) は第 6の実施例を示 し、 図 6 (b ) の標記法を用いて表現した 4層の神経回路網を示す図。 図了 (b) は図7 (a) の I (n) 部を示す図。 図 8 (a) は第 7の実施例を示す E 路図。 図8 (b) は図 8 (aj における Y i n, V の関係例を示したグラ フ 図 9は^の神経細胞の基本単位の構成を示すモデル図。 図 1 0 (a) は l fE のニューロンの機能を説明するモデル図面。 図 l o (b)は zと vou tの関係 を示すグラフ。 図 1 1 (a) はレ MO Sの一例を示す断面構造図。 図 1 1 (b ) は図 1 1 (a) のレ MO Sの動作を説明するための概念図。 図 1 1 (c) は図 1 1 (a) のレ M〇Sを用いたインバータ回路図。 図 1 1 (d) は 図 1 1 (c) における V0UT 1, V0UT 2を Zの関数として示したグラフ。 図 1 2
    [0047] (a) は先行例を示し、 CM〇 Sニューロンゲー トの模式的断面図。 図 1 2
    [0048] (b) は先行例により 1個のニューロン回路を構成した例を示す回路図。 図 1 3 は先行例を示し、 トランジスタを用いたシナプス結合を含むニューロン回 路の基本構成例を示す回路図。 図 1 4 (a) は先行例を示し、 可変抵抗の実現方 法の一例を示す回路図。 図 1 4 (b) は図〗 4 (a) に関する V rの値を制街 する回路の一例を示す回路図 発明を実施するための最良の形態
    [0049] (第 1の実施例）
    [0050] 本発明の第 1の実施例を図 1を用いて説明する。
    [0051] 図 1 (a) は、 第 1の実施例を不す回路図であり、 図において 1 0 1はニュー ロン回路であり、 例えば図 1 1や図 1 2に示した回路を用いればよい。 より低消 費電力化を求めるならば、 図 1 2の回路を用いた方が好ましい。 1 0 2 a〜 1 02 dは、 ニューロン回路の入力端子であり、 例えば図 1 2の回路であれは 1 206 a〜 1 206 dに対応している。 1 03はニューロンの出力信号を仨ぇ る配線であり、 例えば図 1 2に示したようなニューロン回路の出力端子 1 2 1 4 に接続されており、 そのニューロンが発火しているか否かに従って vDDまたは
    [0052] 0 Vの電位を保持している。 1 04は 1つのニューロンの出力 1 03と 1つの二 ユーロン 1 0 1の入力 1 02 aを接続するシナプスの働きをする回路である。 1 05は NMO S トランジスタであり、 1 06 a, 1 06 bはそれぞれ XMO S のソース及びドレインである。
    [0053] また、 1 07, 1 08 a, 1 08 bはそれぞれ PMOS トランジスタ及びそ O ソ一ス及びドレイ ンである： N" 10 S , P λΐ〇 Sのソ一ス電極 1 0 6 a. 1 08 aは共にニューロンの入力端子の 1つ 1 0 2 aに接続されている— NMOSのドレイン 106b、 PMOSのドレイン 108 bはそれぞれ VDD及び アースに接続されている。 また、 NMOS, PMOSのゲート電極 1 09,
    [0054] I 10は、 共に配線 103に接続されている。 1 1 1のコンデンサ Cは、 入力端 子 102 aに付随する容量を、 浮遊容量も含めて表したものであり、 回路素子と して特に付与したものではな t、。
    [0055] 本回路の動作を説明するために、 シナプス結合回路 104のみをとり出して図 1 (b) に示す。 NMOS、 PMO Sのゲート ' ソース間電圧をそれぞれ VCTC n, νσ。ρとし、 また、 それぞれに流れる電流を i inとして図に示す様に 定義したとき、 i„— νσ£: η及び in— ν ς ρの関係を示したのが、 それぞれ図 1
    [0056] ( c :> 、 図 （d) である。 'MOSはエンハンスメント型 （閾値： νπί η>(η であり、 PMOSはその閾値 VTH Pが略々 0Vに等しく設定されている =
    [0057] 図 1 (b) の回路で、 vinを 0 Vから vDDまで変化させたときの 'Qutの変化 を図 1 ( e ) に示す。 Vin=0Vのときは、 Vrat〉0であると Vgs p<0となり P OS トランジスタ 107が ONするため、 容量 Cは放電して VQut= 0とな る。 このとき Y。c n= 0となり NMOS トランジスタ 105は OFF状態とな る- 次に Vinを順次大きく して行き Vin>VTH nとなると、 NMOSトランジス 夕 105が O 'して i—が流れ、 容量 Cが充電され1 T。uiが上昇する。
    [0058] Youtの値は、
    [0059] V out in―〜 TH (6
    [0060] となる c
    [0061] このとき P M 0 Sのゲートには 'gs p = 'TH nと常に正のバイアスがかかるた め、 トランジスタは OFF状態となり電流は流れない （ip=0) 。 つまりこの シナプス回路では、 直流電流を一切流すことなく 'Qutのレベルを保持すること 力《できるのである。 vin=o、 すなわち前段のニューロンが発火していないとき には '。ut=oが次段のニューロン 101に入力され、 vin=vDD、 すなわち前 段のニニ一ニ 'ンが発火しているときには （6) 式で決まる電 Eが次段に入力され るのである。 6 ) 式で Yin =YDDとすると、
    [0062] n
    [0063] A*out=VDD (1 - THWDD)となり、 このシナプスで掛算される重み wは、
    [0064] = ( 1 - VTH VDD) … ( 7-)
    [0065] と表されるのである。 すなわち NMO S トランジスタ 1 0 5の閾値 VT„nの値に より重み wの値を決定できるのである。
    [0066] 各シナプス毎に、 NMO S トランジスタ 1 0 5の閾値をそれぞれ所定の値に設 定しておけば、 シナプス結合強度固定の神経回路網が実現できる。 各 NM O S ト ランジス夕の閾値をかえるには、 例えば製造プロセス中でのチャネル部への不純 物 （B， Pまたは As等） のイオン注入量を 1つ 1つかえてやる必要がある。 こ れには例えば F I B (Focused Ion Beam) の技術を用い、 イオンビームを絞って トランジスタのチャネル部に照射し、 あらかじめ設定されたドーズ量を順次打ち 込んで行けばよい。 このようにして実現されたシナプス結合強度固定の神経回路. 網は、 学習機能はないが、 順回セールスマン問題等の特定の問題に対し、 非常に 高速に演算処理できることが分かっている。
    [0067] 本発明の第 1の実施例で実現した神経回路網は、 シナプス結合部では、 容量 C の充放電電流が流れるのみであり、 従来の抵抗分割形のシナプス結合 （図 1 3 ) にくらべ消費電力をほとんど無視できるくら 、小さくできるという大きな特徴が ある。 また、 たった 2つのトランジスタで実現されているためシナプス部がチッ プ上で ώめる面積も小さく、 高集積化に対し有利であるという特徴を有する。 ま た、 配線 ] 0 3の電位が 0 Vから VDDに変化し、 容量 Cを充電する際、 従来 (図 1 3 ) では NMO S トランジスタ 1 3 0 4と抵抗 Rを通して充電するのに対 し、 本発明では Is' IO S トランジスタ 1 0 5のみを通して充電するため、 実効的 な推抗値が小さくなり、 それだけ動作を高速化することができる。
    [0068] 図 1 ( a ) では、 NMO S トランジスタ 1 0 5のドレイン 1 0 6 bは VDDに接 続したが、 これは信号線 1 0 3に接続してもよい。 この場合、 信号線 1 0 3は容 量 Cを充電するための電流も供給する必要があるため、 前段のニューロン回路の 出力は十分大きな電流供袷能力を備える必要がある。 この場合は、 ン'ナフ :ス; S 合に vDDを供給する電源ラインが不要となり、 配線数を減少させることができ る。
    [0069] (第 2の実施^ ) 次に本発明の第2の実施例を図2に示す。
    [0070] この実施例ではシナプス結合強度が可変であり、 t、わゆる学習機能をもつた神 経回路網を構成することができる。
    [0071] 図 2 ( a) は平面図を模式的に示したものであり、 同図 （b ) はその X— X' における断面図である。 2 0 1 , 2 0 2はそれぞれ NMO S及び PMひ S トラン ジスタ、 2 0 3はフローティングゲ一卜で NM O Sのチヤネノレ領域上に例えば厚 さ 2 0 O Aのゲート酸化膜 2 0 4を介して設けられており、 例えば N+型の多結 晶シリコン薄膜で形成されている。 また、 フローティングゲート 2 0 3は、 例え ば約 5 0〜7 0 Aの S i 02膜 2 0 5を介して N+領域 2 0 6と対向している。 こ の Χτ領域 2 0 6は電荷注入用電極である。
    [0072] 2 0 7は PMO S トランジスタのゲート電極であると同時に NMO Sのトラン ジス夕のフローティングゲ一卜と例えば約 2 0 0 Αの S i 02膜 2 0 8を介して 容量的に結合しており、 NMO S トランジスタ 2 0 1のゲート電極の機能も担つ ている。 この電極は例えば N+のポリシリコンでできており、 コンタクトホール 2 0 9を介して例えば A 1の配線 2 1 0に接続されている。 この A 1配線は、 例 えば、 図 i 1や図 1 2のようなニューロン回路の出力に接続されている c
    [0073] 2 1 1は、 例えば WS i 2 (タングステンシリサイド） で形成された電極であ り、 フローティングゲート 2 0 3と例えば 2 0 0 Aの S i〇2膜 2 1 2を介して 容量結合している。 2 1 3 a， 2 1 4 aはそれぞれ! STMO S及び PMO S トラン ジス夕しつソースであり、 ともに次段のニューロンの入力端子の 1つに接続されて いる。 2 1 3 b, 2 1 4 bはそれぞれ NMO S及び PMO S トランジスタのド'レ インであり、 それぞれ電源ライン （vDD) 及びアースライン （VSJ に接続され いる c
    [0074] 図 2 ( a ) においては不要な複雑さをさけるため、 VDD, Vs„及び次段の二 ユーロン入力への接続配線は省略してある。 また、 図 2 (b ) において、 2 1 δ ^フィールド酸化膜、 2 1 6は例えば Ρ型のシリコン基板である。
    [0075] 112 ( c ) は、 シナプスとニューロンからなる本発明の半導体装置を記号を ¾ いて表したものであり、 各部分は、 同図 （a ) , (b ; において同一の番号を付 した部分と対応している。 2 1 7は 1つのニューロン回路を示しており、 218 a〜218 dはそのニューロン回路の入力端子であり、 第 1の実施例を示 す図 1の 101及び 102 a〜l 02 dにそれぞれ対応している。
    [0076] 図 2 (c) と図 1 (a) を比較すれば明らかであるが、 本実施例も第 1の実旌 例と同様 N M 0 S , P M 0 Sを直列につなぐことによりシナプス結合を実現して いる。 異なるのは、 NMOSがフローティングゲート 203を有していることで ある。 通常の動作時は、 例えば電極 21 1, 206は 0 Vとしておくと Is'AiOS トランジスタ 201はゲート電極 207に VTH n以上の電圧を与えると ONする エンハンスメント型トランジスタとなり、 第 1の実施例で説明したのと全く同様 の動作をする。
    [0077] すなわち信号線 2 1 0の電位が 、となると 2 1 8 aには 'DT、一 λ'ΤΗ ηなる値 が入力され、 信号線の電位が 0 Vになると、 218 aには 0 Vが入力される c フ ローテイングゲートを有する NMOSトランジスタ 201の働きをより詳しく説 明するために、 この部分のみをとり出して記号で表したのが図 2 (d) である c 同一番号を付した部分はすべて図 2 (a) 〜図 2 (c) の各部分と対応してい る。 207は： S'MOSのゲート電極 （Gと略記） 、 21 1はシナプス強度変更 ¾ 制御電極 と略記） 、 206は電荷注入用電極 （Cと略記） 、 203はフロー ティングゲート （FGと略記） である。
    [0078] 今 FGの電位を Zと表すと、
    [0079] Z = (CGVG+CwV +C.V +QF) / (Cox一 Cr+C¾丄 CG) … （8) と表される。
    [0080] ここで QFはフローティングゲート内の電荷の総量であり、 V . Veはそ れぞれ G， W, Cの電位であり、 C^, Cr, Ci, Crは図 2 (c) にて定義し た各電極と FG間の容量結合係数である。 またここで P型シリコン基板の電位 0Vとした。 .
    [0081] 前述したとおり、 例えば Vw=0, Ve=0とすると、 （8) 式より
    [0082] 7 = ( Γ .V -÷ 0- ' ,··· ( Q )
    [0083] 一 ' ^- (j ■ ^ϊ' ' ^ΤΟΙ 、 '
    [0084] CT0T≡C0.X~CC+ CW+ CG
    [0085] FGからみた XMOS トランジスタの闞電圧 （ヽ にチャネルが形成され る FG電位の最小値） を VT„*とすると、 （9) 式より、 (CGYG+ QF) ノ CT0T> T
    [0086] のとき NMOSが ONする。
    [0087] すなわち G> Τ ー （QFZCG)
    [0088] となる。
    [0089] つまり、 ゲート電極 207からみた NMO Sの閾電圧 VTH nは、
    [0090] VTH n= (CT0T/CG) VTH*- (QF/CG) … （10)
    [0091] で与えられることになる。 cT()T, cG, デバイスの構造と製造プロ
    [0092] セスで決まるため、 デバイスが出来上ってしまえば変更できない。 従って QFの 値を変更すれば、 VTO nを変化でき、 その結果 (7) 式に従ってシナプス結合の 重みをかえることができる。 通常動作のとき、 vu.， weともに 0 Vであるとした 力:、 一般に他の値としてももちろんよい。 このとき （10) 式は、
    [0093] VTH 一 （lZCG) v W
    [0094] -（cczcG〕 vc … （1 1)
    [0095] のように、 と vcに比例した項がつけ加わるだけである。 を一定の値 に保つかきり VTH nは QFの値のみで決るのである。
    [0096] の値を変化させるには、 例えば次のようにすればよい。 Vppを VDDよりも 大きなプログラム電圧とする。 たとえば VDDを 5V、 Vppを 1 0 'としたとす る- 今、 簡単のために、 C¾.= CG= (C xZ2) 》C こしたと仮定する。 こ の条俘は、 図 2 (a) のレイアウトの設計により、 近似的に成り立たせることは 容易である c Vc= 0, V .= VG=Yppとすると、 （8) 式より Z= (VppX 2) =δ (V) となる。 ここで QF=0であると仮定した。
    [0097] 酸化膜 205の厚さを例えば 5 OAであるとすると、 この酸化膜には 1 ΟλίΥ / c mの電界がかかることになり、 ファウラー =ノルト ヽィム卜ンネル電流が流 れ、 FG内へは Cより電子が注入され、 QF<0となる。
    [0098] (8 ; 式より QFく 0となれば Zは小さくなるため、 トンネル電^は^少し、 ある一定量の電子が注入された状態でストップする。 もちろん注入される電荷量 を正確に制御するためには、 の値をパルス状に変化させてもよい。 パル ス巾あるいはパルスの高さ、 あるいはパルス巾とパルスの高さともに一定でパ儿 1
    [0099] スの数を変化させることにより QFの絶対値をコントロールできる。
    [0100] 電子注入は、 λ をパルス状に変化させることによつても行える。 例えば、 最 初、 V，,,， V vrをすベて vppとしておき、 vcのみパルス的に 0 Vにおとして やってもよい。 同様に電子が注入され、 その量をコン トロールすることができ る。 以上は、 QFが負となる変化であり、 （10) 式、 (1 1 ) 式より VTH nの値 は大きくなる。 すなわち （7) 式より、 これはシナプスの結合強度 wを小さくす る変更操作となる。
    [0101] 次にシナプスの結合強度を強める変更操作について述べる。
    [0102] これには とすればよい。 (8) 式より Z
    [0103] = 0 Vとなり、 酸化膜には今度は逆向きに 1 OMVZcmの電界が発生し、 FG から Cへ電子がフアウラ一 =ノルドハイムトンネル現象によつて流れる。 その結 果、 FG内には正の電荷力';残ることになり QF>0となる。
    [0104] ( 1 0) 式、 （ 1 1 ) 式より VTH nは小さくなり、 （7) 式より wは大となる ため、 これはシナプスの結台強度を大きくする変更操作となる。 またこれは、 例 えば V,,.= V,= V,= 0 Vとしてお L、て のみパルス的に Vppに上げてやっても よい。 あるいは vw, vG, v をすベて Vppとしておいて、 vw， V のみパルス 的に 0Vに落としてやってもよい。 これらのパルス巾、 パルス高さあるいはパル ス数の制御により、 QFの絶対値を自由に制御できることは言うまでもない。 さらにこの方式の重要な点は、 所定のシナプスの結合のみ、 選択的に、 その結 合強度 wを変更できることである。 図 2 (d) に示したシナプス結合の主要部分 (フローティ ングゲ一トを有する NMO S部分） を 4個 （2 1 2、 2 1 3、 2 1 4、 2 1 5) マトリクス状に配置したのが図 2 (e) である。 Gj、 G9は、 信号線 2 1 0に対応し、 2本平行に配置されている。 また、 W , \'0は信号線 2 1 1に対応しやはり 2本平行に配置されている。 例えば 2 1 2のシナプス結合 のみ変更 （弱める） しょうとすると、 と W}のみ Vppの電位を与え、 G。と は 0 Vとすればよい。 もちろん 0 (V) としておく。 図 2 (d) の説明よ
    [0105] り、 2 1 2ではフローティングゲートに電子が注入され、 結合強度 wが小さくな る： 2 1 5のシナプスでは Vw= '6= 0 (V) であり、 Z = 0 (Y) となるため 電子のトンネリングは生じず、 wの値はかわらない c 2 1 3あるいは 2 1 4のシ ナプスでは vG=vpp、 vw=oあるいは、 vG=o、 vw= vppのいずれかであ り、 Z= ( 1/4) Vpp= 2. δ (V) となる。 このとき酸化膜 2 05にかかる 電界は 5MVZcmと、 2 1 2のシナプスにくらべて半分の大きさとなる。 トン ネル電流は電界強度に対し指数関数的に変ィヒするため、 トンネル電流は流れず、 従ってこのシナプスでは QFの変化は生じな t、。
    [0106] つまり、 高電位 Vppを与えた直交する 2本の信号線の交点に位置するシァブス 結合のみ、 その結合強度を弱めることができる。 すなわち特定のシナプスのみ選 択的に結合強度を変更できるのである。 結合強度を選択的に強めるためには、 ま ず Vc=Yppとし、 Gr G2, W W2はすべて Vppにつり上げる。 次に、 例え ば G9. W。のみを 0 Yとすれば、 その交点に位置する 2 1 5のシナプスのみその 結合強度を強めることができる。
    [0107] 以上の説明は 4つのシナプス結合についてのみ説明したが、 もつと規模 O大き なシナプスのマトリクス配置に対しても同様に選択的な強度変更が行えることは 明かである。
    [0108] なお、 図 2 (e) は、 説明の都合上 NMOS トランジスタのみをマトリクス ¾ に配置して説明を行ったが、 各 NMO S トランジスタには、 図 2 (a) 〜 c ) に示した P M 0 S及び関連する配線が付随していることは言うまでもない。
    [0109] ニューロン回路 2 1 7との接镜に関しては第 4の実施例に関連して詳しく説明 する：
    [0110] 本実施 の神経回路網は、 1つのシナプス結合が、 図 2 (a) に示した く 1 個の XMO S トランジスタと 1個の PMO S トランジスタで構成することができ るため、 チップ上に占める面積が非常に小さく、 シナプス結合を高密度に集積可 能である。 しかもこのシナプス結合は、 フローティングゲートに蓄えられた電荷 によってその結合強度を決めることができるため、 結合強度を自由に変更し、 力、 つその値を記憶しておくことができる等、 生体のシナプスとほぼ同等の機能をた つた 2つの素了-で実現しているのである。 また数多くマ卜リクス状に配置したシ ナプス結合に対し、 特定のシナプスのみ選択的に任意の強度に調整することかて きる機能を有している。 さらに、 シナプスの出力電位を一定値に保つに際し、 直 流電流を一切流す必要がないため、 電力消費も非常に小さくできる等、 超高密 ¾: 神経回路網構成に正しく理想的な特性を有しているのである。
    [0111] 従来のシナプス結合 （図 1 3、 図 1 4 ) では、 電力消費が大きいばかりか、 結 合強度の記憶に数多くの素子を必要としており、 高集積化はほとんど不可能であ つたの力く、 本発明によりはじめて高集積度神経回路網の実現が可能となったので める。
    [0112] 以上第 2の実施例では、 電極 2 0 3、 2 0 7に材料として N+型のポリシリコ ンを、 2 1 1の材料として W S i。を、 また、 2 1 0の材料として A 1を用いた 場合について述べたが、 これはあくまで一つの例であり、 同様の機能を実現でき るものであれば他の L、かなる材料を用いてもよいことはもちろんである。 また、 絶縁膜 2 0 4 . 2 0 5 , 2 0 8 , 2 1 2等の材料、 膜厚等に関してもここに 示 した材料、 膜厚に限定されることがないことは言うまでもない。 また、 電荷注入- 用電極 2 0 6を独立の電極として設けた場合について述べたが、 これは例えば、 X O S トランジス夕 2 0 1 のソース電極 2 1 3 aあるいはドレイ ン電極 2 1 3 bの延在する部分に設けてもよい。 こうすれば、 電極 2 0 6に電位を与え るための配線が不要となり、 高集積化に対しては有利となる。 また、 ヽ' +層では なく、 例えはポリシリコンの電極で形成してもよ L、。
    [0113] 第 2の実施例では、 選択的な結合強度変更を、 2つの電極 2 1 1 ( ) 、 2 0 7 ( G ) に加える電圧の組合わせにより行っている。 2 1 1 (W) は強度 ¾ 更専用に設けた電極であるが、 2 0 7 ( G ) は NM O Sのゲート電極を兼ねてい る。 これは、 例えば図 2 ( d ) に於いて Wと同様の強度変更専用電極をもう 1つ 追加し、 これら 2つの電極に加える電圧の組合わせで F Gに注入される電荷量を 制御してもよい。
    [0114] さらに電荷注入の方法として、 ファウラー =ノルドハイムトンネル現象を用い る場台についてのみ説明したが、 これはアバランチエ注入ゃホッ トエレク トロン 注入を用いてもよいことは言うまでもない。
    [0115] また、 第 2の実施 では NM O S トランジスタの閾値を可変とするために、 フ ローティ ングゲ一ト型の M〇 S トランジスタを用いている力く、 これは例えは MX O S型のデバイスでもよい。 あるいは、 図 2 ( f ) に断面構造を示したよう な、 強誘電体薄膜を用いた不揮発性メモリ素子でもよ〔 同図に於いて、 2 1 6は P型の S i基板、 2 1 7は例えば 5 O Aの S i 02膜、 2 18は強誘電体薄膜で、 例えば膜厚 3000Aの PZT CP b ( Z r χ T i 1-χ) 09) を用いる。 2 1 9は例えば Τ iの電極である。 220 a, 220 bは 1 型のソース及びドレインである。 ゲ一ト電極 219に 正又は負のパルスを追加することにより強誘電体薄膜を分極させ、 その分極の大 きさによってトランジスタの閾値を制御するのである。
    [0116] 以上述べたように、 NMOSトランジスタの閾値を可変とするに際し、 いかな る手段を用いてもよいことは言うまでもない。 図 2 (c) の構成を用いた場合、 フローティングゲ一卜内の電荷量により、 閾値 vT„nを制御できることは既に述 ベた通りである力':、 (1 1) 式より明らかなように、 λ , Vrに所定の電位を与 えることによつても Υτ„ηを可変とすることができる。 シナプス結合をこのよう に vwや Vの電位コントロールによつて行つてもよいことは言うまでもない。 図 1 (a) 、 及び図 2 (a) 、 図 2 (c) に示したそれぞれ第 1及び第 2の実 施例では、 PMO S トランジスタ （ 1 07, 202) が NMO S (1 05, 201) とアース （Yss) ラインの間に挿入されている。 この PMOSトランジ スタの働きを図 1 (b) を用いて説明する。
    [0117] Vin=VDDのとき VoUt =VDlTVTHnとなり、 容量 Cには C (VDD— VTH n) ' なる電荷が蓄えられる。 次いで Vinが 0に変化したとすると PMOSトランジス タは、 容量 Cにたまった電荷をアースに逃がす働きをしている。 従ってこの MOSトランジスタは Vin=VDDのときは OFFであり Vin=0 Vのときは OX しなければならない。 また容量を放電する時間を短くしょうと思えばできるだ ίナ 大きな電流を流せるよう設計しなければならない。
    [0118] これには例えば図 3 (a) に示したような特性をもつデプレシヨン型の PMOS FETを用（、ればよ 、。 例えばリ inが VDDから 0に変化した瞬間の PMOSのゲートにかかる電圧は、 Vg«P=— (VDD-V n) く 0となる。 図 3 ( a) と図 1 ( d ) を比較すれば、 VTH f = 0のトランジフヽタより、 V丁 〉 0の 卜ランジス夕の方がより多くの電流を流せることは明かである。
    [0119] 図 3 (b) に、 図 1 (b) の回路の時間応答特性を示す。 立ち上がり時間は、 XMOS トランジスタ I 05の 特性で決まるので変わらない力;、 立ち下り特 性はデプレシヨン型の PMOSトランジスタを用いた方が応答が速い。 さらに立 ち下り時間を短くするためには、 VTTI Pの値を大きくしてやればよい。
    [0120] また一方、 Vinが 0 Vから VDDへと変化する際、 NMO S トランジスタ 105， 201は Vin≥VTH nで ONするが、 このとき PMOS トランジスタは OFFしていないと VDDから V （アース） への直流電流が流れ電力消費が大き くなる。
    [0121] これを防ぐには、
    [0122] 0<νΤΗ'<ντΗ^·· (12)
    [0123] の不等式を満たすようデプレシヨン型 Ρ Μ 0 Sトランジスタの閾値 V ΤΗ Ρを設定 しなければならない。
    [0124] 直流電流を流さず、 かつ容量 cの放電時間をできるだけ小さくして回路動作の 高速化を達成するためには vT < νΤΗ"を満足しつつ、 力、つ
    [0125] 〜 TH TH'… (13 )
    [0126] としてやればよい。
    [0127] また トランジスタ （107, 202) は YTH Pく 0であるェンハンス メン卜型 PMOS FETを用いてもよい。
    [0128] この場合、 図 1 (b) の回路の時間応答特性は図 3 (c) のようになる。 立ち 上がり特性は、 同図 （b) と同じである力 立ち下がり特性は全く異なる。 すな わち '。utが I vT 1に等しくなつた時点で出力電圧が一定値となる。 なぜなら この時点で ΡλΙΟ Sトランジスタが OF Fするからである。
    [0129] しかしこの電圧レベルは時間とともに減少し十分時間が経過すれば 0 Vとな る。 これは P N接合のリークや Pチヤネル卜ランジス夕のサブスレシヨールド電 流等によつて容量 Cに蓄えられた電荷が逃げて行くことによる。
    [0130] このようなシナプス結合は、 興奮状態をしばらく記憶しておくことができる。 つまり、 発火したニューロンからの信号力一度入力される （vin=vDD) とその 後、 そのニュー'—'ンの 力が ¾レベルとなっても、 vn には I vTP p！ に等しい 電圧が保持されるのである。 保持する時間をコントコールするには、 例えば
    [0131] P-MOS トランジスタ （ 1 07、 202.) と並列に抵抗 Rを接続してやればよ い c こうすれば RCの時定数で出力電圧は ΟλΊこ漸近する。 また、 持続する出力 電圧のレベルを調整するには、 vTH pの値を変ィヒさせてやればよい。
    [0132] 以上述べたように PMOS トランジスタ （107， 202) の VTfl Pの値を変 化させることにより様々な特性をもつシナプス結合が実現できる。 vT /は製造 プ口セス中に、 閾値調整用のチャネルイォン注入等によつて適当な値に設定して もよい。 また、 フローティングゲートを有する構造にして、 フローティングゲー ト内の電荷の量を増減させ、 VTH Aを可変としてもよい。 あるいは、 図 3 (d に示した様なフローティングゲ一トを有する構造として、 veの電位あるいは cc の値により vT„pの値を変化させてもよい。
    [0133] ( 、
    [0134] VTHP= (CTQT/CG) VTH* - （QFZC'G) ― (W VC … （ 1 4 ) で与えられる：
    [0135] Ceをかえるには電極 301とフローティングゲ一ト 302の重なりの面積を かえることにより行える。 バタン設計の段階で所定の重なり面積にしておけば、 イオン注入のドーズ量を打ち分ける必要もなく製造プロセス力簡単となる。 また λ の値によって変化させれば V^1を必要に応じてかえることができ、 例えば特 定めンナブス結合のみ一定時間興奮状態を持続させるようにすることも可能であ る- 以上、 容量 Cの電荷を放電するのに、 NMOSトランジスタと共通のゲート電 極をもつ P-VIOSトランジスタを用いた場合についてのみ述べてきたが、 太発明 の特 ¾は、 これ以外の負荷素子を用 t、た場合にも失われることはな（
    [0136] これらの例を図 1 (b) に相当する部分回路についてのみ示したのが図 3
    [0137] (e) . 図 3 (f ) 、 図 3 (g) である。 PMOSトランジスタのかわりに抵抗 303、 ゲートをソースにつないだデプレシヨン型の PMOS 304、 ゲートを ドレインにつないだェンハンスメント型 NAiOS 305等である。 これ以外に も、 図には示していないが、 例えばゲートをドレインにつないだェンハンス ン ト型の PMO S, ゲー卜をソースにつないだデプレション型の》 iMO S、 tし：： は一定のゲート電圧を印加した MOSトランジスタ等、 負荷抵抗として働くもの であれば何を用いてもよい
    [0138] いづれの場合も vQirのレベルを保持するのに直流電流が流れるため、 消費電 力低減の特徴は失われる。 しかしこれは負荷の実効的な抵抗値を必要に応じて大 きく してやることで解決できる。 しかしこれらの回路を、 例えば閾値可変の NMOS トランジスタ 201と組み合わせて、 第 2の実施例のように用いると、 非常に少ない数の素子によって、 結合強度も可変でかつその強度の記憶機能を持 つたシナプスが得られるのである。 これは図 14 (a) 、 図 14 (b) で示した ような従来技術の方法では決して実現することのできない大きな特徴である。
    [0139] (第 3の実施例）
    [0140] 次に本発明の第 3の実施例を図 4を用 L、て説明する。
    [0141] 図 4 (a) は、 記号で示されているが各記号の意味は、 図 2 (a) （d) と 同様である。
    [0142] 401, 402はそれぞれ NMOS及び PMOSのトランジスタであり、 とも に共通のフローティングゲート （FG) 403を持っている。 404は FGと例 えば Si 02等の絶縁膜を介して容量結合しているゲート電極であり、
    [0143] (401) 及び PMOS (402) 共通のゲート電極 （G) の働きをしている c
    [0144] 405は第 2図 （c) の 21 1と同様のシナプス強度変更用制御電極 （W) で あり、 406は 2 (J 6と同様の電荷 2人用電極 （C) である。 その他の構成は第 2の実施例と全く同じであり、 407は全段のニューロンの出力信号を伝える信 号線であり、 408はシナプスの出力電圧を次段のニューロン 409の 1つの入 力端子に接続する配線である。
    [0145] 本実施例の動作を説明するためにシナプス結合の部分をとり出して示したのが 図 4 (b) である。 各電極 G, W, Cに印加する電圧をそれぞれ ' .. とし、 シリコン基板の電位を Ολ'とすると、 の電位∑は、 ζ = (し GVG+〇Μ'ν"-+し c〜 c+ QF) ' し TOT ··' t丄 o )
    [0146] CT00TT≡≡ C10XX + C ox + cG+cw- c,
    [0147] で与えられる t
    [0148] F Gからみた NMO S PMO Sの反耘層 できる ¾値をそれぞれ VT *とすると、 NMOS PXiOS共通のゲート電極 Gからみた閾値 λ'ΤΗ vTH Jは次式で与えられる。
    [0149] 入 v = (し τοτ, ^ Γ TH ― ( F'' し ― （し W V 一 CCC/CG) VC … （1 6) ντ = (CT0T/CG) VTH ― (QF-XCG) ― (CW/CG) VW
    [0150] - (CC/CG) VC … (1 7)
    [0151] シナプス結合強度変更時以外は、 通常 vw， veには一定の電位を供給してお く。 例えば vw=ve=oとすると、
    [0152] - TH = ( C JQj/ C r) V H - (Qp/ Cr) "· (16 )
    [0153] TH = (C†QJ/ C Q) ipu 一 ( Q / CQ) … (1 / )
    [0154] となり、 ともに QFの値を変化させることにより閾値を変更でき、 このことによ り （7) 式に従ってシナプス結合の強度を変更できるのである。
    [0155] '、 1 6· ) 式、 （ I 7' ) 式より、
    [0156] j ― jji ― 、 C TQT, C r) 、 TJJ ― jp ！ … ( 1 o /
    [0157] ' o '
    [0158] この式において cTQT. cG, νΤΗ Ρτ等は、 すべて製造プロセスで決ま る値であり、 素子ができ上がれば変化しないパラメータである。 すなわち νΤΗ η- νΤΗ ρの値は常に一定であり、 シナプス結合の強度をかえても変化しな t、 のである。 この事実は次のような大きな意味をもっている。 第 2の実施例に関 し、 図 3 (a) 、 図 3 (b) を用いて説明したように、 シナプス出力の立ち下り 特性を高速化するためには PMO Sトランジスタはデブレシヨン型 （VTH P> 0 ) とし、 且つ Υτ /の値をできるだけ大きくしてやることが有効であつた。 しかし、 直流電流が流れることによる消費電力の増大を防ぐためには、 (12) 式の条件、 すなわち TF く〜 … 、 12ソ
    [0159] が満足されなければならない。
    [0160] 第 2の実施例では、 NMOS卜ランジスタ201のみが閾値可変となっている ため、 VT„nは変ィヒするが VTH Pは一定値のままである。 従って常に （12) 式を 成り立たせる為 は、 vT の値の設定には制限が生じる結果となる。 係えば ΥΤπηの値として 0から VDDまで変化させることを考える （ （7) 式で w= l〜 0に柜当） と、 常に （12) 式を満たそうと思えば VTH P 0としなければなら ない： しかるに本第 3の実施例では （16) 式、 （17) 式より明らかなように vTH n, vTH pはともに連動して変化し、 その差は常に一定値を保っため、 常に (12) 式を'満足させることが可能である。
    [0161] つまり製造プロセスによって、
    [0162] VTH VTH でかつ VTH <VTH
    [0163] と設定しておけば、 常に最適の状態、 すなわち消費電力の増大なく、 立下り時間 の高速化が実現できるのである。
    [0164] 本第 3の実施例は、 NMOSと PMOSがフローティングゲ一トを共有してい る以外の点では、 第 2の実施例と同じである。 従ってシナプス結合強度の変更に 関しても全く同様に行えることは言うまでもない。
    [0165] (第 4の実施例）
    [0166] 次に、 本発明の第 4の実施例について図 5を用いて説明する。 図 5 (a) は、 1つのシナプス結合と 1つのニューロン 502からなる神経回路網の主要部分の レイァゥトを描いたものである。
    [0167] この回路はニ層ポリシリコン、 二層アルミニゥム配線の技術を用 L、た CMO S プロセスで実現されたものである。 各部のノ ターンが L、かなる材料でできて t、る かの 例を同図 （b) に記号で示してある。 A 1配線は X方向に走っているもの ' が第 1層目の配線、 Y方向に走っているのが第 2層目の配線である。 また 'DD.
    [0168] VcS. Veに関しては、 レイアウトを見易くするために A 1配線を省略してある ^ が、 これらは、 伊 jえば X方向に走る第 1層目の A 1配線で電位を供給してやれば よ
    [0169] 図 5 (c) 、 図 5 (d) に同図 （a) の X— X' 及び Y— Y' における断面図 を示す。
    [0170] 503. 504はそれぞれ NMOS及び PMOSトランジスタで、 505は両 者に共通のフローティングゲート （FG) である。 505, 506, 507はそ れぞれ N IOS, PMOS共通のゲート電極 （G) 、 シナプス結合変更用制御電 極 （') 、 電荷注入用電極 （C) であり、 図 4 (a) と同様の機能をもつ回¾ 具体的なパターンとして表したものとなっている。
    [0171] 本実施例では、 電荷注入用電極 508は、 ポリシリコン電極 505上に成長さ せた例えば約 7 OAの熱酸化膜 509 (図 5 、 c ) 参照） を介して設けられた、 2層目のポリシリコンにより形成されている。 しかしながらこれはもちろん第 2 の実施例のように N+拡散層 206を用いてもよい。
    [0172] W (507) はコンタクトホール 510を介して、 第 2層 A 1配線 5 1 1に接 続されている。 また G (506) は、 信号線 51 2に接続されている。 信号線 512は図 1 (a) の 103、 図 2 (a) の 210と同様にニューロンの出力端 子につながつている。
    [0173] δ 1 3は絶縁膜 514を介して、 フローティングゲート （FG) 5 1 5と容量 結合している。 515は NMOS トランジスタ 51 3及び PMOS トランジスタ δ 1 7のフローティングゲ一卜となっており、 CMOSのニューロンゲ一ト δ 1 9を構成している。 これは丁度図 12 (a) 及び同図 （b) の 12 1 0に招 当するデバイスである。 その出力は A 1配線 520によって CMOSインバー夕 52 1に入力され、 その出力力第 1層の A 1配線 522に出てくる。 ここではこ の出力はスルーホール 523を介して第 2層の A 1配線 524に接続され、 さら に 5 I 2と平行の A 1配線 525に接続されている。 配線 524は下方にも伸び ている （524 b) が、 これは次層のニューロンへの出力線となっている （詳し くは δの実施例で説明する） 。
    [0174] δ 25の信号線はニューロン 502の出力を同じニューロンの入力側へフィ一' ドノ ックする信号線を形成しており、 501と同様のシナプス回路を介して例え ば、 ニューロン 502の入力に接続される。 図において、 526は Ρ型 S i基 板、 527は n型のゥヱル、 528はフィールド酸化膜である。
    [0175] 以上のように、 本発明の第 4の実施例では、 フィードバック機能も含め非常に わずかなチップ面積で神経回路網の最も重要な機能が実現されているの力《分か る- 以上は 1ケのシナプスと 1ケのニューロンについてのみ説明したが、 多数の二 ユーロンからなる神経回路網にも容易に拡張できる。
    [0176] (第 5の実施 ）
    [0177] 図 6 (a) は本発明の第 5の実施例を示す回路の構成図面である。 ン 卩， ン -··, jnは第 1層の n個のニューロン群をあらわしており， 各々は図 5 a) の 502と同様の回路を有している。 ^. ン ^ 2 ···, ン π π、 及 III1, レ III2, ""· レ j n mはそれぞれ第2層の n個のニューロン群、 第 3層の m 個のニューロン群をあらわしている。 各ニューロンはすべて 502と同様の構造 を有している。 0 ， ー〇 は第 1層のニューロンからの出力線であり、 図 5 (a) の 5 1 2の信号線に対応している。
    [0178] また ΙΐΛ 1 II2' '*'· I η Πは第 2層のニューロン群への入力線であり、 図 5 ) の 5 1 5のフローティングゲートに相当している。 C^1, OJJ2, OJJ3. ···, 〇π ηは第 2層のニューロン群の出力線であり、 一部は 6 0 1 a, 60 1 b等の配線を介して第 3層のニューロン群の入力線と結台している。 また 一部は 602 a, 602 b等の配線により、 第 1層ニューロン群の出力線と平行 の配線 603 a. 603 b等に接続されており、 フィードバックループを形成し て (·、る。
    [0179] 60 1 . 602 a, 603 aはそれぞれ 524 b 524 525の配線に 対応している。 6 0 4 a, 6 0 4 b等はシナプス結合回路であり、 例えば図 5 (a) の 50 1に対応している。
    [0180] 本実施例では、 3層のニューロン群からなる神経回路網のレイァゥトを示した ものである力 本発明によると、 2次元的に規則正しく配列することにより神 g 回路を構成することができ、 LS I化にとって極めて有利であることが分る。 図 6 ( b；) は、 同図 （a) を簡略化して示したものである c 6 0 5のン j (n ) は第 1層のニューロン群を表しており nは n個のニューロンからなるこ とを意味している。 606の5 (2 n, n) は 2 n個の出力 （第 1層の n個の 力と第 2層の η個の出力がフィードバックされたもの） と η個の第 2層への入力 とを結びつけるマトリクス状に配置されたシナプス群を表しており、 シナプスマ トリクスと呼ぶ c 607の矢印は信号の流れを表している。 608の矢印は n個 の出力がフィードバックされていることを表している。 このような標記法を用い れば、 もつと複雑な神経回路網をも簡単に表現することができる。
    [0181] ¾R "の一宝
    [0182] 7 (a) は、 図 6 (b) の標記法を用いて表現した 4層の神経回路網であ 0、 本発明の第 6の実施例である。 ここで I (. n ) は入カノ〈ッファ一層であり、 同図 (b) に示したように n個の増幅器からなっており、 Γ0」 または 「l j 〇 2進信号の入力 I I2. ···, Inをそれぞれ 0 V及び VDJ)のレベルとして出力 する回路である。 図 7 (a) より明らかなように， フィードバックを有する 4層 の神経回路網力 s'規貝 ij正しい 2次元的な配列によつて実現されて t、る。 人間の脳は 6層のニューロン群から構成されているといわれている力、 同様の配列を平面的 にくり返すことにより、 何層のニューロンを含む神経回路網でも容易に構成でき る。 すなわち本発明の半導体装置は、 ニューロンコンピュータ実現に非常に有利 な特徴を有している。
    [0183] (第 7の実施例）
    [0184] 図 8は、 本発明の第 Ίの実施例を示す図面である。
    [0185] X OS 40 1のドレインが 0Vに、 PMOS 402のドレインが一 'nr、に、 また、 Gが信号線 80 1に接統されている以外は、 図 4 (a) と同様である。 つて図 4と同じ番号が付してある。
    [0186] 今、 404の電位を 11、 408の電位を 111とし、 Vin. V。utの関係を示 したのが図 8 (b) である。 ここで 'TH nは NMOS トランジスタ 40 1のゲー ト電極 404よりみた閾値である。 Vin=VDDのときには YQUt= 0となり、 Vin= 0のときには VQi =— VTH nとなる。 図より Vinは信号線 801の電位と 等しいが、 80 1の電位はインバータ 802によって、 407の信号線の電位を 反転させた値に等しくなつている。 すなわち、 前段のニューロンが発火している ときは v:n=oとなり、 発火していないときは vin=vDDとなる。 つまりこのシ ナプスは、 前段のシナプスが発火したには一" T nなる負の出力を次段のニュー ロンに伝えるのである。
    [0187] つまり次段のニューロンが発火するのを抑えるように作用する。 これは抑圧性 のシナプス結合として働くのである。 このように、 本発明によれば、 生物体に存 在する抑圧性シナプスも容易に構成できる。 さらに、 抑圧レベルは— vT„nに等 しいのであるから、 フローティングゲートの電荷量を変ィヒさせることにより、 こ のノベルも变化させられるのである。
    [0188] 以上 ベたすべての実旌例において、 103, 2 1 0, 407等の配線は、 二 二一口ンの出力端子につながって L、る場合につ（、て説明した力 必ずしもこれに 限定されることはない. 例えば図 7 (a) のように入力バッフ ーの出力につな がっていてもよい。 またニューロンの出力データ力一度、 フリップフロップ等に ラツチされ、 その値をパストランジスタ等を通してこれらの配線に供給してもよ い。 また適当な増幅器を介してから供給してもよいことは言うまでもない。 産業上の利用可能性
    [0189] 以上述べたように本発明の半導体装置は、 人間の脳に近 t、基本機能を有した神 経回路網をわずかな素子数でしかも低消費電力で実現できる。 さらに規則正しい 平面的な素子の配列で複雑な神経回路網が構成できるためニューロンコンビユー 夕実現に最も適した半導体装置である。
    权利要求:
    Claims請求の範囲
    1 . 基板上に一導電型の第 1の半導体領域を有し、 この領域内に設けられた反対 導電型の第 1のソース及び第 1のドレイン領域を有し、 前記第 1のソース、 及び第 1のドレイン領域を隔てる領域に第 1の絶縁膜を介して設けられた電位 的にフローティング状態にある第 1のゲート電極を有し、 前記第 1のゲート電 極と第 2の絶縁膜を介して容量結合する複数の第 2のゲ一ト電極を有し、 前記 第 2のゲ一ト電極の 1つにソース電極力く接続された第 1の MO S型トランジス タを有し、 前記 M O S型トランジスタのゲート電極もしくはドレイン電極の少 なくとも一方が、 高レベルもしくは低レベルの 2つの電位レベルの信号を伝達 する第 Iの配線に接続されていることを特徴とする半導体装置。
    2. 前記第 1の MO S型トランジスタにおいて、 その閾値が所定の値に変更でき るゲート構造を有したことを特徴とする請求項 1記載の半導体装置。
    3. 前記第 1の MO S型トランジスタがフローティングゲ一トを有する MO S型 トランジスタであることを特徴とする請求項 2記載の半導体装置。
    4. 前記第 1の 型トランジスタが MX O S (金属一窒化膜一酸化膜—半導 体） 構造を有するトランジスタであることを特徴とする請求項 2記載の半導体
    5. 前記第 1の MO S型トランジスタが λτチヤネノレ型であり、 そのソース電極が Ρチャネル型の第 2の MO S型トランジスタを介して、 低レベル電圧を供袷す る電源ラインに接镜され、 かつ前記第 1、 第 2の MO S型トランジスタのゲー ト電極が前記第 1の配線に接続されていることを特徴とする請求項 1ないし請 求項 5の t、ずれか I項に記載の半導体装置。
    6. 前記第 2の MO S型トランジスタがエンハンスメント型、 Pチャネル M〇S トランジスタであることを特徵とする請求項 5記載の半導体装置。
    7. 前記第 2の M 0 S型トランジスタ力略々 0 に等し t、閾位を有する Pチ十ネ ル MO Sトランジスタであることを特徴とする請求項 5項記載の半導体装置-
    8. 前記第 2の MO S型トランジスタがデプレシヨン型 Pチャネル MO S型トラ ンジス夕であることを特徴とする請求項 δ記載の半導体装置。
    . 前記第 1の MO S型トランジスタの前記フローティングゲートと第 3の絶縁 膜を介して容量結合する少なくとも 1つの第 3のゲート電極を有し、 前記フ ローティングゲートと第 4の絶縁膜を介して対向する電荷注入用 1電極を有 し、 前記第 3のゲ一ト電極並びに前記電荷注入用電極に所定の電位を与えるこ とにより前記フローティングゲートと前記電荷注入用電極の間で前記第 4の絶 縁膜を通して電荷の授受が行われるよう構成されたことを特徴とする請求項 3、 請求項 5、 請求項 6、 請求項 7または請求項 8のいずれか 1項に記載の半 導体装置。
    0 . 前記第 2の M O S型トランジスタがフローティングゲ一トを有し、 かつ そのフローティングゲ一卜が前記第 1の M〇S型トランジスタのフローティン グゲートと電気的に接続され、 前記フローティングゲートと第 3の絶縁膜を介 して容量結合する少なくとも 1つの第 3のゲート電極を有し、 前記フローティ ングゲートと第 4の絶縁膜を介して対向する電荷注入用電極を有し、 前記第 3 のゲート電極並びに前記電荷注入用電極に所定の電位を与えることにより前記 フローティングゲートと前記電荷注入用電極の間で前記第 4の絶縁膜を通して 電荷の授受が行われるよう構成されたことを特徴とする請求項 3または請求項 ' 5記載の半導体装置。
    1 . 前記第 1の配線が互いに平行に複数本配置され、 それと直交する方向に前 記第 1のゲート電極が互いに平行に複数本配置されたことを特徴とする請求項 1ないし請求項 1 0のいずれか 1項に記載の半導体装置。
    2 . 高レベル、 中レベル、 低レベル 3つのレベルの電圧を供給するそれぞれ第 1、 第 2、 第 3の電源ラインを有し、 前記第 1の配線が前記第 1及び第 2の電 源ラインの電位をそれぞれ上限、 下限とする高 ·低 2つの電位レベルの第 1の 信号を伝達し、 前記第 1の M 0 S型トランジスタが Nチヤネル型でありそのド レインが前記第 2の電源ラインに接続され、 前記第 1の M O S型トランジスタ のゲート電極には、 前記第 1の信号を逆転した信号カ<入力されるよう搆¾し ことを特徴とする前記請求項 1記載の半導体装置。
    3 . 前記第 1の M O S型トランジスタがフローティングゲートを有する M O S トランジスタであることを特徴とする請求項 1 2記載の半導体装置 c
    4. 前記第 1の MO S型トランジスタのソースが Pチャネル型の MO S型トラ ンジスタを介して前記第 3の電源ラインに接続されていることを特徵とする前 記請求項 1 2ないし請求項 1 4の ヽずれか 1項に記載の半導体装置。
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