• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1992007382A1
    申请号:PCT/JP1991/001397
    申请日:1991-10-15
    公开日:1992-04-30
    发明作者:Koji Kato
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書 半導体装置の構造及びその製造方法 技 術 分 野
    [0002] 本発明は、 強誘電体を用いた、 メモリ、 特に電気的に書き換え可能な不揮 発性メモリの構造、 及び製造方法に関するものである。 背 景 技 術
    [0003] 従来の半導体不揮発性メモリとしては、 絶縁ゲート中のトラップまたは浮 遊ゲ一卜にシリコン基板からの電荷を注入することによりシリコン基板の表 面ポテンシャルが変調される現象を用いた、 M I S型トランジスタが一般的 に使用されており、 EPROM (紫外線消去型不揮発性メモリ） や EEPROM (電気的書換え可能型不揮発性メモリ） などとして実用化されている。 しか しこれらの不揮発性メモリは、 情報の書換え電圧が、 通常 20 V前後と高い ことや、 書換え時間が非常に長い （例えば EE PROMの場合数十 ms e c) 等の欠点を有する。 また、 情報の書換え回数が、 約 1 0∑回程度であり、 非常 に少なく、 繰り返し使用する場合には問題が多い。
    [0004] 電気的に分極が反転可能である強誘電体を用いた、 不揮発性メモリについ ては、 書き込み時間と、 読みだし時間が原理的にほぼ同じであり、 また電源 を切っても分極は保持されるため、 理想的な不揮発性メモリとなる可能性を 有する。 この様な強誘電体を用いた不揮発性メモリについては、 例えば米国 特許 4 1 49302のように、 シリコン基板上に強誘電体からなるキャパシ タを集積した構造や、 米国特許 3832700のように M I S型トランジス タのゲ一ト部分に強誘電体膜を配置した不揮発性メモリなどの提案がなされ ている。 また、 最近では第 2図のような MO S型半導体装置に積層した構造 の不揮発性メモリが I EDM' 87 . 850— 85 1に提案されている。 第 2図において、 （20 1 ) は P型 S i基板であり、 （202) は素子分 離用の L O C O S酸化膜、 （ 2 03 ) はソースとなる N型拡散層であり、 (204 ) はドレインとなる N型拡散層である。 （205) はゲート電極で あり、 （206) は層間絶縁膜である。 （207) が強誘電体膜であり、 電 極 （208) と （209) により挟まれ、 キャパシタを構成している。 （210) は第 2層間絶縁膜であり、 （2 1 1 ) が配線電極となる A 1である。 この様 に MO S型半導体装置の上部に強誘電体膜を積層した構造では、 酸化雰囲気 中での熱処理の際に、 半導体素子中に酸素が拡散し、 素子特性を劣化させる という課題を有する。
    [0005] そこで本発明はこのような課題を解決するもので、 その目的とするところ は、 半導体素子中への酸素の拡散を阻止し、 それによる素子特性の劣化を防 止することによって、 優れた半導体装置を提供することにある。 発 明 の 開 示
    [0006] 本発明は、 強誘電体を用いたキャパシタが、 能動素子が形成された同一半 導体基板上に集積された半導体装置において、
    [0007] 前記半導体基板と前記キャパシタとの間の層に、 金属窒化物の酸素非透過 膜を有することを特徴とし、 かつ、
    [0008] 前記半導体装置の製造方法において、
    [0009] 前記金属窒化物の酸素非透過膜を酸化処理することによつて絶縁性の膜と する工程を含むことを特徴とする。 図面の簡単な説明 第 1図 （a) 〜 （d) は本発明の実施例による半導体装置の主要工程断面 図である。
    [0010] 第 2図は従来の技術による、 半導体記憶装置の主要断面図である。 発明を実施するための最良の形態
    [0011] 第 1図 （a) 〜 （d) は本発明の半導体装置の一実施例における主要工程 断面図である。 以下、 第 1図にしたがい、 本発明の半導体装置を説明する。 ここでは説明の都合上、 S i基板を用い、 Nチャンネル型 MO S トランジス タを用いた例につき説明する。
    [0012] (第 1図 （ a ) )
    [0013] ( 1 0 1 ) は P型 S i基板であり、 例えば 20 Ω · c mの比抵抗のウェハ を用いる。 （1 02) は素子分離用の絶縁膜であり、 例えば、 従来技術であ る L o c 0 s法により酸化膜を 6000 A形成する。 （ 1 0 3) はソースと なる N型拡散層であり、 例えばリンを 80Ke V5 x l 0l5cm—sイオン注入 することによって形成する。 （1 04) はドレインとなる N型拡散層であり、 ( 1 03) と同時に形成する。 （ 1 05) はゲ一ト電極であり、 例えばリ ン でドープされたポリシリコンを用いる。 （1 06) は第 1層間絶縁膜であり、 例えば化学的気相成長法により リンガラスを 4000 A形成する。
    [0014] (1 07) は本発明の主旨による酸素非透過膜であり、 例えば窒化チタン をスパッタ法により、 1 000 A形成する。 その後、 700 °Cの酸素雰囲気 中で熱処理をすることによって、 前記窒化チタンの酸素非透過膜 （ 1 07) を絶縁膜とする。
    [0015] (第 1図 （b) )
    [0016] ( 1 08) は強誘電体をはさむ一方の電極 （下部電極） であり、 例えば白 金をスパッタ法により、 1 00 O A形成する。 （ 1 09 ) は強誘電体膜であ り、 例えば P b T i 03をスパッタ法により、 200 OA形成したのち、 500 での酸素雰囲気中で焼結する。 （1 1 0) は強誘電体膜をはさむ、 もう一方 の電極 （上部電極） であり、 （1 0 8) と同様にして形成する。 （ 1 1 1 ) は第 2層間絶縁膜であり、 例えば化学的気相成長法によりリンガラスを 3000 人形成する。
    [0017] (第 1図 （c) )
    [0018] 次に、 従来からの技術である、 フォ トリソグラフィによって接続孔を形成 する。
    [0019] (第 1図 （d) )
    [0020] (1 1 2) は配線電極であり、 例えば、 アルミニウムをスパッタ法により、 5 0 0 0 A形成し、 所定のパターンを形成する。
    [0021] 以上をもって、 本実施例の構造を得る。
    [0022] このような構造にすることによって、 酸素非透過膜 （1 0 7) の形成、 及 び酸化工程以後の工程での、 酸素雰囲気中での熱処理工程による、 酸素の基 板中への拡散は阻止され、 それによる素子特性の劣化は防止される。
    [0023] さて、 第 1図において、 酸素非透過膜 （1 07) がない場合、 P b T i 03 の焼結時に、 5000°Cの酸素中で熱処理を行なうと、 Nチャンネル型の MO S トランジスタのオフリーク電流は、 ドレイン電圧 5 V時において、 約 1 0 -7 A であったが、 本実施例の構造及び製造方法とした場合、 同様な熱処理を加え ても、 オフリーク電流は約 1 0—H Aに改善された。 産業上の利用可能性
    [0024] 本発明によれば、 能動素子が形成された半導体基板上に金属窒化物の酸素 非透過膜を形成し、 酸化処理を行って絶縁物としたことにより、 それ以後の 工程における酸化雰囲気中での熱処理の際の半導体基板中への酸素の拡散が 阻止され、 それによる素子特性の劣化を防止することができるという効果を 有する。
    权利要求:
    Claims請 求 の 範 囲
    ( 1 ) 強誘電体を用いたキャパシタが、 能動素子が形成された同一半導体基 板上に集積された半導体装置において、 前記半導体基板と前記キャパシタと の間の層に、 酸素非透過膜を有することを特徴とする半導体装置の構造。
    (2) 前記酸素非透過膜の層が、 金属窒化物を主成分とすることを特徴とす έ、 請求項 （ 1 ) 記載の半導体装置。
    ( 3 ) 前記金属窒化物を主成分とする酸素非透過膜を酸化する工程を含むこ とを特徴とする請求項 （1 ) 記載の半導体装置の製造方法。
    类似技术:
    公开号 | 公开日 | 专利标题
    US7550809B2|2009-06-23|Semiconductor integrated circuit device having deposited layer for gate insulation
    US5554552A|1996-09-10|PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
    US5572054A|1996-11-05|Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
    US5043049A|1991-08-27|Methods of forming ferroelectric thin films
    US5407853A|1995-04-18|Method of making semiconductor integrated circuit device having single-element type non-volatile memory elements
    US5326999A|1994-07-05|Non-volatile semiconductor memory device and manufacturing method thereof
    KR100475256B1|2005-07-07|불휘발성기억소자를가지는반도체장치및그제조방법
    US5014098A|1991-05-07|CMOS integrated circuit with EEPROM and method of manufacture
    JP2631186B2|1997-07-16|メモリー装置
    KR100542510B1|2006-01-11|반도체 기억 장치
    US5956588A|1999-09-21|High withstand voltage transistor and method for manufacturing the same
    US7611942B2|2009-11-03|Semiconductor integrated circuit device and a method of manufacturing the same
    KR0141160B1|1998-06-01|강유전체 메모리 장치 및 그 제조방법
    US6191459B1|2001-02-20|Electrically programmable memory cell array, using charge carrier traps and insulation trenches
    US6924522B2|2005-08-02|EEPROM transistor for a DRAM
    US6436768B1|2002-08-20|Source drain implant during ONO formation for improved isolation of SONOS devices
    US5045488A|1991-09-03|Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
    US5029130A|1991-07-02|Single transistor non-valatile electrically alterable semiconductor memory device
    US5278087A|1994-01-11|Method of making a single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
    US5067108A|1991-11-19|Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
    TWI244701B|2005-12-01|Method of fabricating 1T1R resistive memory array
    US6991986B2|2006-01-31|Nonvolatile memory devices and methods of fabricating the same
    JP3319994B2|2002-09-03|半導体記憶素子
    US7297602B2|2007-11-20|Conductive metal oxide gate ferroelectric memory transistor
    DE69929500T2|2006-08-31|Ferroelektrischer nichtflüchtiger Transistor und dessen Herstellungsverfahren
    同族专利:
    公开号 | 公开日
    EP0506980A4|1992-11-19|
    JPH04158570A|1992-06-01|
    EP0506980A1|1992-10-07|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-04-30| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-04-30| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-07-22| WWE| Wipo information: entry into national phase|Ref document number: 1991919276 Country of ref document: EP |
    1992-10-07| WWP| Wipo information: published in national office|Ref document number: 1991919276 Country of ref document: EP |
    1993-06-07| WWW| Wipo information: withdrawn in national office|Ref document number: 1991919276 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]