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    公开号:WO1992006500A1
    申请号:PCT/JP1991/001346
    申请日:1991-10-04
    公开日:1992-04-16
    发明作者:Kazuhiro Takenaka
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書 半導体装置 技 術 分 野
    [0002] 本発明は、 強誘電体を用いた、 メモリ、 特に電気的に書き換え可能な不揮 発性メモリの構造に関するものである。 背 景 技 術
    [0003] 従来の半導体不揮発性メモリとしては絶縁ゲ一ト中のトラップまたは浮遊 ゲー卜にシリコン基板からの電荷を注入することによりシリコン基板の表面 ポテンシャルが変調される現象を用いた MI S型トランジスタが一般に使用 されており'、 EPROM (紫外線照射型不揮発性メモリ） や EEPROM (電 気的書き換え可能型不揮発性メモリ） などとして実用化されている。
    [0004] しかしこれらの不揮発性メモリは、 情報の書き換え電圧が、 通常約 20 V 前後と高いことや、 書き換え時間が非常に長い （例えば EE PROMの場合 数十ミ リ秒） などの欠点を有す。 また、 情報の書き換え回数が約 1 05 回程度 であり、 非常に少なく、 繰り返し使用するような場合には問題が多い。 電気的に分極が反転可能である強誘電体を用いた不揮発性メモリに関して は、 書き込み時間と読み出し時間が原理的に同じであり、 また電源を切って も分極は保持されるため、 理想的な不揮発性メモリとなる可能性を有する。 このような強誘電体を用いた不揮発性メモリについては、 例えば米国特許
    [0005] 4 1 49302のように、 シリコン基板上に強誘電体からなるキャパシタを 集積化した構造や、 米国特許 3832700のように MI S トランジスタの ゲート部分に強誘電体膜を配置した不揮発性メモリなどが提案されている。 また、 最近では、 第 4図のように MO S型半導体装置に積層した構造の不揮 発性メモリが I EDM' 87 p p. 850— 85 1に報告されている。 第 4 図において、 401は P型 S i基板であり、 402は素子分離用の LOCOS 酸化膜、 403はソースとなる N型拡散層であり、 404はドレインとなる N型拡散層である。 405はゲート電極であり、 406は層間絶縁膜である。 409が強誘電体膜であり、 電極 4.10と 41 1により挟まれ、 キャパシタ を構成している。 407は第 2層間絶縁膜であり、 41 2が配線電極となる A 1である。
    [0006] さてこのような構造の強誘電体メモリにおいては 4 1 1の下部電極は強誘 電体膜の結晶性を改善するために、 例えば P tなどで形成し、 そのまま配線 電極を兼ねることも多いが、 P tの比抵抗は A 1などと比較し約一桁以上も 高い。 そのため P tを配線電極とした場合、 配線抵抗が高くなり入力したク ロック信号に遅れを生じ、 高速動作ができないという課題がある。 そこで本 発明はこのような課題を解決するもので、 その目的とするところは、 クロッ ク信号に遅れを生じず、 高速動作が可能な強誘電体メモリを提供するところ にある。 発 明 の 開 示
    [0007] 本発明は、 強誘電体を用いたキャパシタを半導体装置基板上に集積したメ モリの構造、 特にメモリを形成する単位セルの構造において、 強誘電体キヤ パシタの一方の電極を、 MO S トランジスタを構成するソース拡散層に接続 し、 MO S トランジスタを構成するドレイン拡散層を例えば A 1を主成分と する第 1配線電極に接続し、 キャパシタの他方の電極をそのまま第 2配線電 極とし、 例えば A 1を主成分とする第 3配線電極が、 第 2配線電極と平行に 配置され、 第 1配線電極に直接、 又は、 第 2配線電極を介して接続したこと を特徴とする。 図面の簡単な説明
    [0008] 第 1図は本発明の実施例の平面図 第 2図は回路図、 第 3図は断面図であ る。 第 4図は従来の半導体メモリの断面図である。
    [0009] 第 1図は、 本発明の半導体装置の一実施例における主要平面図であり、 第 2図がメモリの単位セルの回路図である。 また、 第 3図は本発明の一実施例、 第 1図の A— A ' の断面図である。
    [0010] 以下、 第 1図、 第 2図、 第 3図により本発明を詳細に説明する。 1 0 1が. ポリ S iなどからなるゲート電極であり、 ワードラインを同時に構成する。 1 0 2が M O S トランジスタ領域であり、 ドレイン拡散層は 1 0 3のコンタ ク トホールにより、 1 0 4の配線電極からなる、 ビッ トラインに接続される。 1 1 0が強誘電体キャパシタの上部電極であり、 1 1 1のコンタク トホール により配線電極である 1 0 7に接続され、 さらに 1 0 5のコンタク トホール により M O S トランジスタのソース拡散層に接続されている。 1 0 9が強誘 電体であり （ 1 1 0の上部電極下部にも形成されている。 ） 、 1 1 3が下部 電極である。 1 1 3の下部電極はそのまま各メモリセルの配線電極となって いる。 ，
    [0011] 1 0 8が本発明の主旨により設けた第 2配線電極であり、 1 1 3の下部電 極と平行に設置されている。 1 1 2は 1 1 3の下部電極と 1 1 4の第 1配線 電極を接続するコンタク トホールであり、 さらに 1 1 5のコンタク トホール により 1 0 8の第 2配線電極に接続されている。 ここで平行というのは幾何 学的な相関関係ではないことは言うまでもない。
    [0012] さて、 第 1図の^■位メモリセルの回路図を第 2図に示すが、 2 0 1がビッ トライン （第 1図においては 1 0 4 ) であり、 2 0 5が 2 0 4の強誘電体キ ヤノ、'シタを選択する M O S トランジスタである。 2 0 2がワードライン （第 1図においては 1 0 1 ) であり、 2 0 3が強誘電体キャパシタの下部電極か らなる配線である （第 1図においては 1 1 3 ) 2 0 6が本発明の主旨である 第 2配線電極であり （第 1図においては 1 1 3 ) 2 0 7により 2 0 3と接続 されている。
    [0013] さて、 次に本発明の作用を説明する。 1 1 3の下部電極は強誘電体膜の結 晶性の点からよく P tなどの高融点金属が使用される。 これらの高融点金属 は抵抗率が A 1などと比較し約 1桁高い。 また、 膜厚も段差を少なくするた めに薄くする （約 1 0 0 O A ) 必要がある。 結果として 2 0 3の配線抵抗は 非常に高くなつてしまう。 このように 2 0 3の配線抵抗が高くなると 2 0 4 へ供給されるクロック信号の時定数 Tは 2 0 4の容量を C、 2 0 3の配線抵 抗を Rとすると
    [0014] T = C R
    [0015] となって非常に大きくなり、 高速動作ができなくなる。 本発明のように 1 0 8 の第 2配線電極を例えば A 1で形成し、 1 1 3に接続してやると、 2 0 3 、 および 2 0 6の配線抵抗 Rは非常に小さくなり高速動作が可能になる。 2 0 7 の、 2 0 3と 2 0 6の接続については 2 0 3、 又は 2 0 6の抵抗値により例 えば 2 5 6ビッ トごとにとか適宜に設ければよい。
    [0016] 第 1図の場合には、 1 1 3の下部電極と 1 0 8の第 2配線電極との接続は 1 1 4の第 1配線電極を介して接続されるが、 第 1配線電極を介せずに直接 接続してもよい。
    [0017] さて、 本発明の構造を第 3図の断面図を用いて説明する。 ここでは説明の 都合上 Nチャンネルトランジスタを用いた場合について説明するが Pチャン ネルトランジスタを用いても同様である。 3 0 1は P型 S— i基板であり、 例えば 2 0 O hm, c mの比抵抗のウェハを用いる。 3 0 2は素子分離用 S i 02 膜であり、 従来技術である L O C O S法により 6 0 0 O Aの厚さで形成する。 1 0 1はゲート電極となる例えば P o 1 y - S iであり、 気相成長法により 5 0 0 0 A成長させる。 同時に 1 0 1はワードラインとなる。 3 0 3はゲー ト電極と強誘電体膜を分離する眉間絶縁膜であり、 例えば S i 02を 4 0 0 0 A形成する。 1 1 3が強誘.電体キャパシタの下部電極であり、 例えば P tを 3 0 0 0 A形成する。 1 0 9が強誘電体膜であり、 例えば P Z Tを 6 0 0 0 k、スパッタ法により形成する。 1 1 0は上部電極であり、 例えば P tを 2 0 0 0 Aスパッタ法により形成する。 3 0 6は M O S トランジスタのソースとなる N型拡散層であり、 例えばリンをイオン注入により 5 E I 5 c m— 2注入す ることにより形成する。 このソース拡散層は 1 0 7の第 1配線層、 たとえば A 1により強誘電体キャパシタの上部電極に接続される。 3 0 7は M O S ト ランジス夕のドレインとなる N型拡散層であり、 1 0 4の第 1配線電極、 A 1 によりビッ トラインとなる。 3 0 4は強誘電体キャパシ夕と第 1配線電極で ある A 1を分離するための層間絶縁膜であり、 例えば S i 0 2を 5 0 0 0 A成 長させる。 1 0 8が本発明の主旨により設けた第 3配線電極であり、 例えば A 1を 1 β τη、 スパッタ法により形成する。 本発明の構造はこのようにして ½りれな。 産業上の利用可能性
    [0018] 以上説明してきたように、 本発明によれば、 強誘電体を用いたメモリの単 位セルの構造において、 強誘電体キャパシタの一方の電極を、 M O S トラン ジスタを構成するソース拡散層に接続し、 M O S トランジスタを構成する ド レイン拡散層を例えば A 1を主成分とする第 1配線電極に接続し、 キャパシ 夕の他方の電極をそのまま第 2配線電極とし、 例えば A 1を主成分とする第 3配線電極が、 第 2配線電極と平行に配置され、 第 1配線電極に直接、 又は、 第 2配線電極を介して接続することにより、 集積化に適し、 かつ配線抵抗が 下がるため高速動作が可能になるという効果を有する。
    权利要求:
    Claims請 求 の 範 囲
    (1) 強誘電体からなるキャパシタと、 MO S トランジスタが同一半導体基 板上に集積化された半導体装置において、
    前記キャパシタの一方の電極が、 前記 MO S トランジスタを構成する第 1 高濃度拡散層に接続され、 前記 MOS トランジスタを構成する第 2高濃度拡 散層が前記第 1配線電極に接続され、
    前記キャパシタの他方の電極が、 第 2配線電極となり、
    第 3配線電極が、 前記第 2配線電極と平行に配置され、 前記第 1配線電極 を介して前記第 2配線電極と接続されていることを特徴とする半導体装置。
    (2) 強誘電体からなるキャパシタと、 MOS トランジスタが同一半導体基 板上に集積化された半導体装置において、
    前記キャパシタの一方の電極が、 前記 MOS トランジスタを構成する第 1 高濃度拡散層に接続され、 前記 MO S トランジスタを構成する第 2高濃度拡 散層が前記第 1配線電極に接続され、
    前記キャパシタの他方の電極が、 第 2配線電極となり、
    第 3配線電極が、 前記第？配線電極と平行に配置され、 前記第 2配線電極 と直接、 接続されていることを特徴とする半導体装置。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    JPH04144282A|1992-05-18|
    EP0504425A4|1992-11-19|
    EP0504425A1|1992-09-23|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-04-16| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-04-16| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-07-03| WWE| Wipo information: entry into national phase|Ref document number: 1991917336 Country of ref document: EP |
    1992-09-23| WWP| Wipo information: published in national office|Ref document number: 1991917336 Country of ref document: EP |
    1993-06-07| WWW| Wipo information: withdrawn in national office|Ref document number: 1991917336 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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