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    公开号:WO1992005583A1
    申请号:PCT/JP1991/001242
    申请日:1991-09-19
    公开日:1992-04-02
    发明作者:Tetsu Tanizawa
    申请人:Fujitsu Limited；
    IPC主号:H01L24-00
    专利说明:
    [0001] 明細書
    [0002] 多数のリ―ドビンを有する半導体装置
    [0003] 技術分野
    [0004] 本発明は半導体装置に関し、 特にパッケージのリード密度の高い半導 体装置に関する。 背景技術
    [0005] 図 1 A， 図 I Bに、 従来の半導体装置の一例の横断面図を示す。
    [0006] 図 1 Aはハイパワー型のチップを用いてヒートシンクを設けた半導体 装置の横断面図である。 チップ 1 1の素子面にはバンプが形成されてお り、 T A B ( Tape Automated Bondi ng) リード 1 2とボンディ ングされ る。 これが積層のセラミ ックパッケージ 1 3上に搭載されて接続される。 このセラミ ックパッケージ 1 3裏面より垂直方向に一定間隔で多数の サ一フェイスマウント用の複数のピン 1 4が取出される。 このピン 1 4 より電源が供給され、 信号が入出力する。
    [0007] 一方、 チップ 1 1 は、 メタルキャップ 1 5により上面を表出されて被 われており、 該チップ 1 1の上面に金厲板 1 6を介在させてヒートシン ク 2 7がはんだ又はろう付により設けられる。 金属板 1 6は、 例えば C u M oで形成され、 チップ 1 1 とアルミニウムで形成されたヒートシン ク 1 7間の熱膨張率の整合を図っている。
    [0008] また、 図 1 Bは、 図 1 Aのパッケージの一部横断面図である。 セラ ミ ックパッケージ 1 3は、 パターン 1 3 a又はパワープレーン 1 3 b力く 形成されたセラミ ック層が積層されたものである。 そして、 パターン 1 3 a、 パワープレーン 1 3 bは、 チップ〗 1がバンプにより搭載された T A Bリード 1 2にそれぞれ接続されると共に、 それぞれのピン 1 4に 接続される。
    [0009] 図 1 A， 図 1 Bに示す半導体装置は、 P G A (Pin Grid Array) 型の もので、 パッケージ 1 3の底面よりリード 1 3を複数取出して、 多ピン 化、 高密度化を図っている。
    [0010] そして、 上述のような半導体装置をプリ ント板にサーフェイスマウン トを行う力 プリ ント板とコンタク トされたか否かを視認する必要があ る。 視認はマイクロスコープ等を用いて行うことから、 図 1 A , 図 1 B に示すように、 ピン 1 4は視認できる範囲でセラミックパッケージ 1 3 裏面の外周に配置されている。
    [0011] しかしながら、 視認可能なピン配列の列数は 4〜 6列が限度であり、 内側はピンを配置することができず、 無駄な領域が存在するという問題 がある。 発明の開示
    [0012] 本発明の目的は、 上記問題点を解決した半導体装置を提供することに める。
    [0013] すなわち、 本発明の目的は、 パッケージの裏面全体で無駄なく ピン配 置を行い、 視認を省く半導体装置を提供することにある。
    [0014] 上記目的は、 チップが搭載されたパッケージの裏面の外周領域に所定 数配設された表面実装するためのリ一ドビンと ；前記パッケージの裏面 に配設されたリ一ドビンの領域以外の内部領域に少なく とも一つ配設さ れる所定役割のリ一ド部材とを有する半導体装置により達成される。
    [0015] また、 本発明の目的は、 所定数のチップが搭載されたパッケージの裏 面の外周領域に所定数配設された表面実装するためのリードピンと ；前 記チップと前記リードピンを接続するために介在される、 所定パターン が形成されたフィルム層を積層した薄膜部と ：前記リ一ドビンの外周領 域以外の内部領域に配設され、 前記チップと直接に接続される所定役割 のリード部材とを有する半導体装置により達成される。
    [0016] また、 本発明の目的は、 チップが搭載されたパッケージの四側方向に 延出された所定数のリ一ド端子と ；前記パッケージの裏面に、 少なく と も一つ配設される所定役割のリ一ド部材とを有する半導体装置により達 成さ しる。
    [0017] 図面の簡単な説明
    [0018] 他の目的、 特徵及び効果は、 図面を参照して以下に述べる説明からよ り明らかになるであろう ：
    [0019] 図 1 A及び図 1 Bは従来の半導体装置の一例の横断面図 ；
    [0020] 図 2は本発明の第 1 の実施例を示図 ；
    [0021] 図 3 A乃至図 3 Fは図 2の製造工程を示す図 ；
    [0022] 図 4は本発明の第 2の実施例を示す図 ；
    [0023] 図 5は本発明の第 3の実施例を示す図 ；
    [0024] 図 6は図 5の変形例を示す図 ；
    [0025] 図 7 A , 図 7 B , 図 8 A， 図 8 B , 図 9 A及び図 9 Bは第 1乃至第 3 の実施例の変形例を示す図 ；
    [0026] 図 1 0は本発明の第 4の実施例を示す図 ；
    [0027] 図 1 1 A乃至図 1 1 Cは本発明の第 5の実施例を示す図 ；
    [0028] 図 1 2 A乃至図 1 2 Dは図 1 1 A乃至図 1 1 Cの製造例を示す図 ； 図 1 3 A乃至図 1 3 I は図 1 2 Aにおける薄膜部を形成する製造例を 示す図 ；
    [0029] 図 1 4 A及び図 1 4 Bは図 1 1 A乃 :図 1 1 Cの他の製造例を示す 図 ； 図 1 5は本発明の第 6の実施例を示す図 ；
    [0030] 図 1 6 A及び図 1 6 Bは本発明の第 7の実施例を示す図 ；
    [0031] 図 1 7 A及び図 1 7 8は図 1 6の他の変形例を示した図である。 発明を実施するための最良の形態
    [0032] 図 2は、 本発明の第 1の実施例を示す図である。 図 2における半導体 装置は、 例えば、 ハイパワー形のチップ 1 1を用いたもので、 メタル キャップ 1 5、 金属板 1 6を介してヒートシンク 1 7を有する。 チップ 1 1の素子面にはバンプが形成されており、 T A Bリード 1 2とボン デイ ングされる。 なお、 T A Bリード 1 2側にバンプが形成される場合 もある。 これが積層のセラミ ックパッケージ 1 3上に搭載されて接鐃さ れる。
    [0033] ここで、 セラ ミ ックパッケージ 1 3の裏面の外周に例えば信号用の リードピン 1 4が垂直方向に一定間隔で、 例えば 5列に配設される。 こ のリードピン 1 4は表面実装 （サーフヱイスマウント） 用のピンであり、 多層セラ ミ ックパッケージ 1 3内の各層に形成されたパターンに接続さ れる （図 1 B参照） 。
    [0034] —方、 セラ ミ ックパッケージ 1 3の裏面のリードピン 1 4の領域以外 の内部領域 2 1 に、 所定役割ごとのリード部材である円柱状リードピン 2 2群を、 例えば 9本ずつ 4グループとして配設する （図 4参照） 。 こ こで、 所定役割の円柱状リ一ドビン 2 2とは、 例えば電源系 2 2 a， 2 2 c、 グランド系 2 2 b , 2 2 dのためのリードピンである。 その形状 は、 該リードビン 1 4より太く、 表面実装 ΠΙに形成される。 これにより、 チップ 1 1 における電源経路の引き廻しを良好とすることができる。 なお、 リードピン 2 2は、 円柱状に限ることなく、 八角柱、 六角柱等 柱状であればよく、 その断面形状を問わない。 また、 リー ドピン 2 2は リードピン 1 4 と同じ材質で形成され、 例えば金メッキが施される。 こ こで、 リー ドピン 2 2をリードピン 1 4より太く形成するのは、 本発明 の半導体装置の基板への実装時、 若干量の位置ずれを生じた場合に、 こ れを吸収して電気的接続を確実にするためである。 従って、 リードピン 2 2群のそれぞれは、 リードビン 1 4群それぞれの配置間隔より粗く配 設される。
    [0035] なお、 上述の実施例では、 リードピン 2 2を複数配設しているが、 該 リードビン 2 2は少なく とも一- ^有すればその機能を果たすものである。 このような半導体装置を基板に表面実装した場合、 5列のリー ドピン 1 4の基板へのコンタク ト状態は視認し得る。 また、 内部領域 2 1の リードピン 2 2群は 9本 1 グループのうち何れかがコンタク ト状態であ れば動作が確実であることから視認を省略することができる。
    [0036] これにより、 セラ ミ ックパッケージ 1 3の裏面全体で無駄なく ピン配 置を行うことができる。 また、 外周のリードピン 1 4は信号用のみで配 置できることから、 配列間隔を小さく して容量， 抵抗を小さくすること がてき、 これにより高周波特性を良好ならしめることができると共に、 装置全体を小型化することができる。
    [0037] 図 3 A〜図 3 Fは、 図 2の製造工程を示す図である。 まず、 チップ 1 1上に形成された複数のパッ ド 3 1 に対応した T A Bリード 1 2が形成 された T A Bフイルム 3 2が用意される （図 3 A , 図 3 B ) 。 チップ 1 1 Oパッ ド 3 1若しくは T A Bリード 1 2の端部、 又は両方共にバンプ が設けられて、 該 T A B リード 1 2にチップ 1 1がボンディ ングされる。 そして、 T A B リー ド 1 2が切断されて T A Bフィルム 3 2より分離さ れる （図 3 C ) 。 一方、 セラミ ックパッケージ 1 3は、 所定のパターン 3 3が形成され たセラミ ツク層が積層して形成されており、 裏面より図 2に示すように リードピン 1 4及びリードピン 2 2が延出している （図 3 D ) 。 このセ ラミ ックパッケージ 1 3の最上層のパターンの端部と、 チップ 1 1 に接 続された T A Bリード 1 2の端部がバンプによりフェイスダウンボン ディ ングされる （図 3 D ) 。
    [0038] そして、 セラミ ックパッケージ 1 3の最上層上であって、 チップ 1 1 を包囲するようにメタルキヤップ 1 5を半田付け又はろう付けを行う (図 3 E ) 。 このメタルキャップ 1 5及びチップ 1 1上に金属板 1 6力 半田付け又はろう付けにより取り付けられ、 さらに金属板 1 6上にヒー トシンク 1 7が半田付け又はろう付けにより取り付けられるものである (図 3 F ) 。 なおメタルキャップ 1 5、 金属板 1 6及びヒートシンク 1 7を予め取り付けておいてもよい。
    [0039] 図 4は、 本発明の第 2の実施例を示す図である。 図 4における半導体 装置は、 基板 4 2に実装した場合を示したものであるここで、 半導体装 置は図 2と略同様であるが、 図 2のリ一ドビン 2 2を、 外周に配設され たリードピン 1 4より長く形成してリ一 ピン 4 1 (電源系 4 1 a、 グ ランド系 4 1 b ) としたものである。 この場合、 実装する基板 4 2の対 応する位置にはリードピン 4 1を貫通するためのスルーホール 4 4 aが 形成される。 すなわち、 外周のリードピン 1 4は表面実装され、 リード ピン 4 1をスルーホール 4 2 aを貫通させて半田等により実装するもの でめ O o
    [0040] これは、 リー ドピン 4 1がスルーホール 4 2 aへの挿入ガイ ドの役割 をなし、 容易に位置決めを行うことができる。 また、 基板 4 2にリード ピン 4 1をダイレク トに接続することから、 インダク夕ンス成分を小さ くすることができる。
    [0041] この場合、 リードピン 4 1 の基板 4 2への接続状態の確認は、 該リ一 ドビン 4 1が基板 4 2を貫通していることから、 該基板 4 2の裏面を視 認すれば容易に行うことができる。
    [0042] 図 5は、 本発明の第 3の実施例を示す底面図である図 5示す半導体装 置は、 図 2又は図 4のリードピン 2 2 ( 4 1 ) 群により半導体集積回路 におけるクロックピンのような役割の端子 5 1 (単数又は群） を包囲す るように配設したものである。 すなわち、 電源系やグランド系の電位変 動の少ないリードピン 2 2 ( 4 1 ) で端子 5 1を包囲することでノイズ 等のシールを行うこととなり、 装置の安定動作を図ることができる。
    [0043] この場合、 端子 5 1 は、 リードピン 2 2 ( 4 1 ) と同様に、 リ一ドピ ン 1 4より太く形成することにより、 基板への実装時の位置ずれを吸収 することができ、 実装を確実にすることができる。
    [0044] 図 6は図 5の変形例を示す図である。 図 6は、 端子 5 1をリードピン 2 2より長く形成したものである。 この場合、 実装する基板 4 2にはス ルーホール 4 2 aが形成され、 該スル一ホール 4 2 aに端子 5 1が貫通 して半田付け固定される。 このとき、 該端子 5 1を実装時のガイ ドとし ての役割をさせることができる。 なお、 図 4に示すように、 リードピン 1 4より長いリードピン 4 1 として、 共に基板 4 2に貫通させて固定し てもよい。 これにより、 基板 4 2の裏面より半田付け状態を確認するこ とができる。
    [0045] 図 7乃至図 9は、 上記実施例の変形例を示す図である。
    [0046] 図 7 Aは横断面図、 図 7 Bは一部底面図である。 図 7 A及び図 7 Bの 半導体装置は、 パッケージ 1 3裏面 （表面上のチップ 1 1、 ヒー トシン ク 1 7等は省略する。 以下、 図 9 Bまで同様である） のリードピン 1 4 の領域以外の内部領域 2 1 に、 四角形状のブロック状のリード部材 7 1 を一個又は複数個配設したものである。 このリード部材 7 1 は、 例えば 半導体集積回路における電源系統としての役割を有する。 この半導体装 置は、 基板に表面実装するにあたり、 基板表面への当接面積が広く、 位 置ずれを生じた場合であっても確実に対応する基板上のパターンに半田 付けを行うことができる。 これにより、 接続状態の確認作業を省く こと ができる。
    [0047] また、 図 8 Aは一部横断面図、 図 8 Bは一部底面図である。 図 8 A及 び図 8 Bに示す半導体装置は、 図 7 A及び図 7 Bに示すリ一ド部材 7 1 の代わりに、 同じ役割の円柱形状のブロック状のリード部材 8 1を一個 又は複数個配設したものである。 このリード部材 8 1は、 リードピン 1 4より間隔が粗に配設され、 図 7 A及び図 7 Bと同様に基板に表面実装 される。 従って、 リ一ド部材 8 1はプロック状であることから、 基板へ の接続が確実となり確認作業を省く ことができる。
    [0048] また、 図 9 Aは一部横断面図、 図 9 Bは一部底面図である。 図 9 A及 び図 9 Bに示す半導体装置は、 上述のリ一ド部材 7 1， 8 1 の代りに 「L」 字板状のリード部材 9 1を一個又は複数個配設したものである。 そして、 基板への表面実装における作用効果はリ一ド部材 7 1， 8 1 と 同様である。
    [0049] 図 1 0は、 本発明の第 4の実施例を示す図である。 図 1 0に示す半導 体装置において、 ハイパワー型のチップ 1 1 1がメタルベース 1 1 3 a に形成された凹部 1 1 3 aに搭載され、 その周囲に表面を同一にして薄 膜部 1 1 2が位置する。 チップ 1 1 1の素子面の両側で薄膜部 1 1 2 と T A Bリード 1 1 4によりバンプ等で接続される。 この薄膜部 1 1 2 a , 1 1 2 bは、 微細パターンが形成された薄いフイルム （例えばポリイ ミ ド） が積層された T A Bであり、 T A Bリー ド 1 1 4及び後述するピン との接続のための信号用パッ ド （後述する） が形成されたものである。 すなわち、 この薄膜部 1 1 2は接続されるリードピンの配置拡散を行う, そして、 チップ 1 1 1等を搭載したメタルベース 1 1 3は、 その裏面に 例えばアルミニウムで形成されたヒ一トシンク 1 1 5 とはんだ又はろう 付により接着される。 このメタルベース 1 1 3は、 例えば C u M oで形 成され、 チップ 1 1 1 とヒートシンク 1 1 5 との中間にあつて接着にお ける熱膨張率の整合性を図っている。
    [0050] 一方、 パッケージ 1 1 6は、 裏面の外周に信号用のリ一ドビン 1 4及 び内部領域 2 1 に所定役割のリードビン 2 2を取出した凹形状 （P G A 型） に形成される。 ここで、 信号用のリ一ドビン 1 4は後に基板に表面 実装した場合に視認可能に 4〜 6列に一定間隔で垂直方向に取出される。 また、 パッケージ 1 1 6は電源系統のパターンとしてのパワーブレーン 1 1 7が形成されたセラミ ック層が積層されたもので、 該パワープレー ン 1 1 7に接続されたリードピン 2 2が所定数のグループとしてパッ ケージ 1 1 6裏面の内部領域 2 1 に配設される。 このリー ドビン 2 2は 信号用のリードピン 1 4 と区別するため、 及び基板への表面実装時に位 置ずれを吸収するために太い形状で形成され、 例えば電源系統ゃ該電源 系統にシールされたクロック用に使用される。
    [0051] そして、 ノくッケージ 1 1 6をメタルベース 1 1 3に接着剤等で接着さ れる。 この場合、 信号用のリ一ドビン 1 4は薄膜部 1 1 2上の信号用 パッ ドと付勢力により接触させる接触ピン 1 1 8 aにより電気的に接続 される。 また、 リー ドピン 2 2の一部とチップ 1 1 1上に形成された電 源用パッ ド等とが接触ピン 1 1 8 bにより電気的に直接に接続される。
    [0052] このような半導体装置は、 パッケージ 1 1 6内はパワープレーン 1 1 7のみを形成することから薄型とすることができると共に、 他の機能の チップを有する半導体装置と共通化して使用することができる。 また、 電源系統等のリ一ドビン 2 2をチップ 2に直接に接続して導体パターン を介在させないことから低インピーダンスとすることができる。 さらに、 メタルベース 1 1 3 とパッケージ 1 1 6 とを剝離してもリードピン 1 4、 リードピン 2 2 とチップ 1 1 1、 薄膜部 1 1 2との接続は接触ピン 1 1 8 a , 1 1 8 bの付勢力で当接させているのみであることから、 再現性 がある。 従って、 装置に不良等が存在しても容易に不良解析等を行うこ とができ、 組立てにおける歩留りを向上させることができる。 また、 こ のような半導体装置を基板に表面実装した場合に、 電源用の内部リード 1 2がグループとして内部領域 1 4に配置しており、 何れかの接続状態 が確保できる可能性が極めて高いことから、 これらの接続状態の視認を 不要とすることができる。
    [0053] なお、 図 1 1 においては、 リードピン 1 4 a、 リードピン 2 2と薄膜 部 1 1 2 との電気的接続を接触ピン 1 1 8 a , 1 1 8 bにより行った場 合を示したが、 バンプにより接続した場合には、 該接触ピン 1 1 8 a , 1 1 8 bの大きさ分だけ小型化を図ることができる。
    [0054] また、 リードピン 2 2の一部をチップ 1 1 1 に直接に接続をしている が、 T A Bリード等で引き廻して薄膜部 1 1 2を介在させてチップ 1 1 1 に接続してもよい。 これによれば、 構造を禝雑にすることなく、 信号 用のリードピン 1 4におけるクロストークを防止することができる。
    [0055] また、 リードピン 2 2を、 図 4に示すように、 リードピン 1 4より長 く して実装時のガイ ドとしてもよい。
    [0056] 図 1 1 A〜図 1 1 Cは、 本発明の第 5の実施例を示す図である。 本実 施例は、 図 1 0におけるリードピン 1 4 , 2 2と、 薄膜部 1 1 2、 チッ プ 1 1 1 とを接続する接触ピン 1 1 8 a , 1 1 8 bの代りに、 バンプを 使用して接続した場合である。 従って、 図 1 1 A〜図 1 1 Cは、 バンプ 部分を示した部分断面図であり、 他の構成は図 1 0 と同様である。 図 1 1 Aは、 チップと薄膜部との関係を示した平面断面図の一部であ り、 図 1 1 Bはその横断面図の一部である。 図 1 1 A及び図 1 1 Bにお いて、 メタルベース 1 1 3にチップ 1 1 1が搭載され、 その周囲に薄膜 部 1 1 2が表面の高さを同一にして配置される。 薄膜部 1 1 2上にはス ルーホール等により各層が適宜導通するパターン 1 1 9 a (例えば信号 ライン） 、 1 1 9 b (例えば電源系統ライン） が形成されている。
    [0057] 薄膜部 1 2の最上層のパターン 1 1 9 aの一端はバンプ 1 2 0が設け られ、 他端はチップ 1 1 1のパッ ド 1 2 1 と T A Bリード 1 1 4により 接続される。 なお、 薄膜部 1 1 2の周囲に形成されるパターンはシール パターン 1 2 2である。 この場合、 パターン 1 1 9 aにバンプ 1 2 0を 設けない場合が図 1 0の薄膜部 1 1 2部分となる。
    [0058] また、 図 1 1 Cは薄膜部とリードピンとの関係を示した図である。 図 1 1 Cにおいて、 図 1 1 A , 図 1 1 Bでパターン 1 1 9 a上に設けられ たバンプ 1 2 0は、 ノ、。ッケージ 1 1 6表面に形成されたパターン 1 2 2 上に設けられるバンプ 1 2 0 と圧着により一体化となって固着状態とな る。 これらが、 対応する各パターン 1 1 9 aと各リードピン 1 4 との間 で行われて接続される。
    [0059] 図 1 2 A〜図 1 2 Dは、 図 1 1 A〜図 1 1 Cの製造例を示す図である まず、 図 1 2 Aにおいて、 ヒートシンク 1 5に取り付けられたメタル ベース 1 1 3に形成された凹部 1 1 3 aの周囲に、 対応して開口部 1 1 2 aが形成された薄膜部 1 1 2を形成する。 図 1 2 Bにおいて、 メタル ベース 1 1 3の凹部 1 1 3 aにチップ 1 1 1 を搭载する。 図 1 2 Cにお いて、 図 1 1 A及び図 1 1 Bに示すように、 チップ 1 1 1 と薄膜部 1 1 2とを T A Bリード 1 1 4により接続する。 また、 チップ 1 1 1 と薄膜 部 1 1 2の接続部分にバンプ 1 2 0を設ける。 そして、 図 1 2 Dにおい て、 パッケージ 1 1 6の表面より延出するリードピン 1 4， 2 2に導通 するように形成した該パッケージ 1 1 6上のパターン部分にバンプ 1 2 0を設け、 対応するチップ 1 1 1、 薄膜部 1 1 2のバンプ 1 2 0 と圧し て一体化させることにより接続する。 この場合、 パッケージ 1 1 6 とメ タルベース 1 1 3の周囲とはろう付け等により取り付けられ、 封止され 図 1に示す従来の半導体装置は、 チップとメタルベース等が確実に固 着されているかの判断が困難であり、 また、 チップとメタルベース間で 半田が漏れる場合があるが、 上述の工程で製造される半導体装置はパッ ケージ 1 1 6の周囲とメタルベース 1 1 3 とが固着されればよく、 確認 も容易に行うことができる。
    [0060] なお、 電源系統用のリ一ドビン 2 2は、 チップ 1 1 1 に直接接続させ ずに、 パッケージ 1 1 6のパターンを配して薄膜部 1 1 2を介在させて 接続してもよい。 これにより、 上述と同様にクロストークを回避するこ とができる。
    [0061] ここで、 図 1 3 A〜図 1 3 Iに、 図 1 2 Aにおける薄膜部を形成する 製造例を示す。 まず、 メタルベース （図 1 3 A ) 上に金属層 1 3 1 を蒸 着等により形成する （図 1 3 B；) 。 金属層 1 3 1上にフォ トレジス ト 1 3 2を塗布し （図 1 3 C ) 、 露光、 現像によりパターン 1 3 2 aを形成 する （図 1 3 D ) 。 そして、 金属層 1 3 1をエッチングによりパターン 1 3 1 aを形成し （図 1 3 E ) 、 レジスト剝離によりフォ ト レジストパ 夕一ン 1 3 2 aを除去する （図 1 3 F ) 。 続いて、 金厲パターン 1 3 1 a上に感光性のポリイ ミ ド 1 3 3をスピ ンコー トし （図 1 3 G ) 、 露光、 現像により金厲パターン 1 3 1 aを露 出させて加熱によりポリイ ミ ド 1 3 3を硬化させる （図 1 3 H ) 。 そし て、 金属層 1 3 4を蒸着等により形成して、 下方の金属パターン 1 3 1 aと導通させる （図 1 3 I ) 。
    [0062] これらの工程を繰り返して 4層乃至 5層積層することにより薄膜部】 1 2が形成される。
    [0063] なお、 図示しないが、 図 1 2 Aにおける開口部 1 1 2 aは各層ごとに 形成されるものである。
    [0064] 図 1 4 A , 図 1 4 Bは、 図 1 1 A〜図 1 1 Cの他の製造例を示す図で ある。 図 1 4 Aにおいて、 図 1 2 Aにおける開口部 1 1 2 aを形成せず に、 メタルベース 1 1 3上にパターンが形成されたポリイ ミ ド層を 4層 又は 5層積層して薄膜部 1 1 2を形成する （図 1 3 A〜図 1 3 I参照） 。 そして、 この薄膜部 1 1 2上にチップ 1 1 1 を搭載し、 該チップ 1 1 1 と薄膜部 1 1 2のパターンをワイヤ 1 4 1 によりボンディ ングを行う。 また、 薄膜部 1 1 2上のパターン 1 1 9 aの一端とチップ 1 1 1上の ノ、。ッ ド 1 2 1 とにバンプ 1 2 0を設ける。
    [0065] —方、 図 1 4 Bにおいて、 裏面にリードピン 1 4 , 2 2が延出させて 積層したパッケージ 1 1 6の表面にパターン 1 4 2が形成されており、 先端にバンプ 1 2 0が設けられる。 そして、 チップ 1 1 1及び薄膜部 1 1 2上のバンプ 1 2 0 と、 対応するパターン 1 4 2上のバンプ 1 2 0 と を圧して固着するものである。
    [0066] 図 1 5は、 本発明の第 6実施例を示す図である。 図 1 5に示す半導体 装置はマルチチップ化した場合の横断面図である。 図 1 5において、 チップ 1 1 1 とチップ 1 1 1 Aとを T A B リー ド 1 1 4 Aにより接続し たもので、 他は図 1 0の半導体装置と同様である。 すなわち、 これによ り従来不可能であったマルチチップ化を容易に行うことが可能となる。 この場合、 チップは 2個に限られるものではない。
    [0067] また、 図 1 5では、 チップ 1 1 1 , 1 1 1 A間を T A Bリード 1 1 4 Aで接続した場合を示しているが、 所定パターン.が形成されたポリイ ミ ド層を積層した薄膜部をチップ 1 1 1 , 1 1 1 A間に介在させ、 T A B リードで接続してもよい。
    [0068] なお、 チップ 1 1 1 , 1 1 1 Aと薄膜部 1 1 2との接続を図 1 4 A , 図 1 4 Bに示すようにワイヤボンディ ングにより行ってもよい。
    [0069] 上記第 5及び第 6実施例は、 第 1の実施例 （図 2 ) のようにリードピ ン 2 2を表面実装用として説明した。 従って、 この場合のリ一ドビン 2 2による作用効果は図 2と同様である。 また、 このリードピン 2 2を図 4に示すように長く形成した場合には、 図 4 と同様の作用効果を有する c さらに、 図 5及び図 6に示すように端子 5 1を配設した場合には、 図 5 及び図 6同様の作用効果を有する。 そして、 リードピン 2 2を図 7乃至 図 9に示す形状としてもよい。
    [0070] なお、 上記第 1乃至第 6の実施例ではセラ ミ ックパッケージを用いた 場合を示したが、 エポキシ等の樹脂又はメタルで形成されるパッケージ を使用しても同様であり、 またヒートシンクの不要なチップを搭載した 半導体装置であつても同様の効果を有する。
    [0071] 図 1 6 A及び図 1 6 Bは本発明の第 7の実施例を示した図である。 上 述の第 1乃至第 6の実施例では、 P G A型の半導体装置について示した 力、 本実施例では Q F P ( Quad Flat Package)型について適用する場合 での。。
    [0072] 図 1 6 A及び図 1 6 Bに示す半導体装置は、 パッケージ （セラ ミ ック 又は樹脂モールド） 1 6 1 の四側方向にリードピン 1 6 2が延出してお り、 表面実装用に 「L」 型形状に形成される。 そして、 裏面にリー ド部 材 1 6 3が少なく とも一つ以上延出する。 このリード部材 1 6 3は上述 したリードピン 2 2， 4 1及びリード部材 7 1 , 8 1 , 9 1 の総ての形 状が適用される。 また、 クロック用の端子 5 1 を設けてもよい。 これに より、 Q F P型パッケージの空き領域を有効に利用することができる。 図 1 7 A及び図 1 7 Bは、 図 1 6の他の変形例を示した図である。 図 1 7に示す Q F P型の半導体装置は、 「L」 字板状のリ一ド部材 1 7 1 をパッケージ 1 6 1の裏面に複数個 （一個でもよい） 配設したものであ る。
    [0073] 以上のように、 第 1乃至第 7の実施例の如く、 パッケージ裏面の空き 領域に、 特定役割のリード部材を配設することにより、 無駄なく ピン配 置を行うことができ、 基板実装時の接続状態を確実にし、 視認を省く こ とができる。 また、 これによりパッケージの積層構造が簡易となり、 パッケージの小型化を図ることができる。 さらに、 例えばパッケージ裏 面に電源系統のリード部材を配設することで、 信号用のリードビンをよ り高密度化することができ、 これにより半導体集積回路の高容量化を図 ることができる。 産業上の利用可能性
    [0074] 以上説明したように、 本発明によれば、 パッケージ裏面全体で無駄な く ピン配置を行うことができると共に、 基板への実装時の視認を省く こ とができ、 これに伴い半導体装置の高密度化、 高容量化を実現すること か'で'さ o。
    [0075] 本発明は、 例えば P G A型、 Q F P型等の高密度半導体装置に用いる ことができる
    权利要求:
    Claims請求の範囲
    1. チップ （ 1 1 ) が搭載されたパッケージ （ 1 3 ) の裏面の外周領 域に所定数配設された表面実装するためのリードピン （ 1 4 ) と ； 前記パッケージ （ 1 3 ) の裏面に配設された前記リードピン （ 1 4 ) の領域以外の内部領域に、 複数本配設される表面実装するための所定役 割のリ一ド部材 （ 2 2) とを有し ；
    前記リ一ド部材 （ 2 2 ) のうち、 同じ機能を有するリ一ド部材 （ 2 2) が少なく とも 2本以上設けられる半導体装置。
    2. チップ （ 1 1 ) が搭載されたパッケージ （ 1 3 ) の裏面の外周領 域に所定数配設された表面実装するためのリードピン （ 1 4 ) と ； 前記パッケージ （ 1 3 ) の裏面に配設された前記リードビン （ 1 4 ) の領域以外の内部領域に、 少なく とも一っ配設される前記リードビン ( 1 4 ) より長い所定役割のリ一ド部材 （ 4 1 ) と
    を有する半導体装置。
    3. 所定数のチップ （ 1 1 ) が搭載されたパッケージ （ 1 1 6 ) の裏 面の外周領域に所定数配設された表面実装するためのリー ドピン （ 1
    4 ) と ；
    前記チップ （ 1 1 1 ) と前記リードピン （】 4 ) を接続するために介 在される、 所定配線パターンが形成されたフィルム層を積層した薄膜部 ( 1 1 2 ) と ；
    前記リードピン （ 1 4 ) の領域以外の内部領域に少なく とも一^ ^配設 され、 前記チップ （ 1 1 〗 ） と前記薄膜部 （ 1 1 2 ) の前記配線パター ンを介さずに接続される所定役割のリー ド部材 （ 2 2 , 4 1 ) と
    を有する半導体装置。
    4. 所定数のチップ （ 1 1 ) が搭載されたパッケージ （ 1 1 6 ) の襄 面の外周領域に所定数配設された表面実装するためのリ一ドビン （ 1 4 ) と ；
    前記チップ （ 1 1 1 ) と前記リードピン （ 1 4 ) を接続するために介 在される、 所定パターンが形成されたフイルム層を積層した薄膜部 （ 1 1 2 ) と ；
    前記リードピン （ 1 4 ) の領域以外の内部領域に少なく とも一つ配設 され、 前記チップ （ 1 1 1 ) と前記薄膜部 （ 1 1 2) を介在させて接続 される所定役割のリード部材 （ 2 2, 4 1 ) と
    を有する半導体装置。
    5. 前記チップ （ 1 1 1 , 1 1 1 A) が複数個搭載される場合に、 前 記チップ （ 1 1 1 , 1 1 1 A) 間を前記薄膜部 （ 1 1 2) を介在させて 接続される請求項 3又は 4記載の半導体装置。
    6. チップが搭載されたパッケージ （ 1 6 1 ) の四側方向に延出され た所定数のリ―ド端子 （ 1 6 2) と ；
    前記パッケージ （ 1 6 1 ) の裏面に、 複数本配設される表面実装する ための所定役割のリ一ド部材 （ 1 6 3 ) とを有し ；
    前記リ一ド部材 （ 1 6 3 ) のうち、 同じ機能を有するリ一ド部材 （ 1 6 3 ) が少なく とも 2本以上設けられる半導体装置。
    7. チップが搭載されたパッケージ （ 1 6 1 ) の四側方向に延出され た所定数のリ一ド端子 （ 1 6 2) と ；
    前記パッケージ （ 1 '6 1 ) の裏面に、 少なく とも 3配設される所定 役割のリ一ド部材 （ 1 6 3 ) とを有し ；
    前記リ一ド部材 （ 1 6 3 ) は、 前記リ一ド端子の前記パッケージ （ 1 6 1 ) の裏面からの高さより長い形状を有する半導体装置。
    8. 前記リード部材 （ 2 2, 4 1， 1 6 3 ) は、 複数の機能を有する 複数のリ一ド部材群から成り ；
    一つの機能を有する前記リード部材 （ 2 2 , 4 1， 1 6 3 ) 群は、 複 数本のリ一ド部材より形成されて、 隣接するリ一ド部材群の間の間隔は 任意のリ一ド部材群の中のリ一ド部材のピツチより粗に配設される請求 項 1乃至 7記載の半導体装置。
    9. 前記リード部材 （ 2 2， 4 1 , 1 6 3 ) は、 半導体集積回路にお ける電源系統としての役割を有する請求項 1乃至 8記載の半導体装置。
    1 0. 前記リード部材 （ 2 2， 4 1 , 1 6 3 ) は、 柱状の前記リ一ド ピン （ 1 4 ) より太い形状を有する請求項 1乃至 9記載の半導体装置。
    1 1. 前記リードピン （ 1 4 ) より長い前記柱状のリ一ド部材 （ 2 2 , 4 1 , 1 6 3 ) は、 前記基板 （ 4 2 ) への実装時にガイ ドビンとしての 役割を有する請求項 2又は 7記載の半導体装置。
    1 2. 前記リ一ド部材 （ 2 2 , 4 1 , 1 6 3 ) は、 ブロック状の形状 ( 7 1 , 8 1 ) を有する請求項 1乃至 9記載の半導体装置。
    1 3. 前記リ一ド部材 （ 2 2, 4 1 , 1 6 3 ) は、 「 L」 字板状の形 状 （ 9 1 , 1 7 1 ) を有する請求項 1乃至 9記載の半導体装.置。
    1 4. 前記リード部材 （ 2 2， 4 1 , 1 6 3 ) により包囲される所定 役割の端子 （ 5 1 ) を有する請求項 1乃至 1 3記載の半導体装置。
    1 5. 前記端子 （ 5 1 ) は、 前記基板 （ 4 2 ) への実装時に貫通させ て固着するために、 前記リードピン （ 1 4 ) より長い形状を有する請求 項 1 4記載の半導体装置。
    1 6. 前記リー ドピン （ 1 4 ) より長い前記端子 （ 5 1 ) は、 前記基 板 （ 4 2 ) への実装時にガイ ドとしての役割を有する請求: ¾ 1 5記載の 半導体装置。
    1 7. 前記端子 （ 5 1 ) は、 半導体集積回路におけるクロックとして の役割を有する請求項 1 4乃至 1 6記載の半導体装置。
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