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    • 专利摘要:

    公开号:WO1991017602A1
    申请号:PCT/JP1991/000595
    申请日:1991-05-01
    公开日:1991-11-14
    发明作者:Hiroshi Satoh；Masao Kaizuka
    申请人:Kabushiki Kaisha Toshiba；
    IPC主号:H03K5-00
    专利说明:
    [0001] 明 細 書
    [0002] 遅 延 回 路
    [0003] 技術分野
    [0004] 本発明 は M O S F E T を用 い た遅延回路 に 関 し 、 特に ア ナ ロ グ回路に使用 さ れ る も の であ る 。
    [0005] 背景技術
    [0006] 一般に ア ナ ロ グ方式に よ る 遅延回路 は、 L C ( L は イ ン ダ ク タ ン ス 、 C は キ ャ パ シ 夕 ） 、 ま た は C R ( R は抵抗） に よ る 遅延を利用 し て い る 。 特 に集積回 路で は 、 イ ン ダ ク タ ン ス L の構成が困難な た め、 C R に よ る も の を用 い て い る 。
    [0007] 第 1 図 に そ の よ う な構成の遅延回路の原理図を示 す。 こ の 回路 に可変遅延機能を も たせ る 場合、 キ ャ パ シ タ C ま た は抵抗 R の値を可変 さ せ る 。 可変遅延機能 を M O S F E Tで実現 さ せた集積回路で は、 抵抗 R は M O S F E Tで構成 さ れてい る 。 1 1 , 1 2 は イ ン バ ー タ 、 I N は入力信号、 O U T は遅延出力、 G N D は 接地を示す。
    [0008] 第 2 図 に 、 従来技術に よ る そ の よ う な構成の遅延 回路を示す。 こ こ で 丁 ェ ， T 2 は電圧制御型抵抗 と し て用 い て い る 相補型 M O S F E T ( Complement dry Me t a 1 Oxide Sera i conductor Field Effect Trans i stor ) 、 V p , V n は遅延制御入力であ る 。
    [0009] し か し なが ら 、 上記従来技術 に よ る 可変遅延回路 で は、 抵抗 と し て使用 し て い る N型 M O S F E T ( N 型 M O S ト ラ ン ジ ス タ と い う ） T t 、 P 型 M O S F E T ( P 型 M O S ト ラ ン ジ ス タ と い う ） T 2 の ソ ー ス電 位及び ド レ イ ン電位がそ れ ら M O S ト ラ ン ジ ス タ を通 過す る 入力信号 I N の変化に応 じ て変化す る 。 そ の結 杲、 ゲー ト 及びバ ッ ク ゲー ト 電位が変動 し 、 動的 に そ れ ら M O S ト ラ ン ジ ス タ の抵抗値が変化 し て し ま う 。
    [0010] ま た入力信号 I N が通過す る 際に、 M O S ト ラ ン ジ ス 夕 T 丄 お よ び T 2 それぞれの チ ャ ネ ル と ゲー ト 間 の寄生容量に よ っ て遅延制御電圧 V p お よ び V それ ぞれ と 入力信号 I N と の 間で干渉が発生す る 。 そ の た め遅延時間が入力信号の影響を受けて し ま う 。 こ の影 響を除去す る た め に は、 遅延制御電圧 V D お よ び V の駆動イ ン ピー ダ ンス を小 さ く し な ければな ら な い。 し 力、 し駆動 ィ ン ピー ダ ン ス の小 さ な電圧源を得 る こ と は、 製造技術上困難が伴 う 。 一般に イ ン ピ ー ダ ン ス を 下 げ る た め に キ ャ パ シ タ を用 い る が、 集積回路 に 形成 し得 る キ ャ パ シ タ 容量の大 き さ に は限界があ り 、 そ の た め信号間の干渉を完全に 除去す る こ と は困難で あ る 発明の開示
    [0011] そ こ で本発明の 目 的 は、 信号間の干渉に対 し安定 な遅延時間が得 ら れ る 遅延可変の遅延回路を提供す る こ と に あ る 。
    [0012] すな わ ち 、 本発明 は、 ゲー ト に第 1 の遅延時間制 御電圧が供耠 さ れ ソ ー ス が低電位電源 に 接続 さ れた第 1 の N 型 M O S F E T と 、 ゲー ト に第 2 の遅延時間制 御電圧が供給 さ れ ソ 一 ス が高電位電源に接続 さ れた第 1 の P 型 M O S F E T と 、 ゲー ト に入力信号が供給 さ れ ソ ー ス に第 1 の N 型 M O S F E T の ド レ イ ン が接続 さ れた第 2 の N 型 M O S F E T と 、 ゲー ト お よ び ド レ ィ ン が前記第 2 の N 型 M O S F E T の ゲ一 ト お よ び ド レ イ ン に そ れぞれ共通接続 さ れ ソ ー ス が第 1 の P 型 M O S F E T の ド レ イ ン に接続 さ れた第 2 の P 型 M 0 S F E T と 、 前記第 2 の N型 M O S F E T 及び第 2 の P 型 M O S F E T の ド レ イ ン の共通接続点に一端が接続 さ れ他端が低電位電源ま た は高電位源に接続 さ れた キ ャ パ シ 夕 と 、 を具備 し 、 該キ ヤ ノ、。 シ タ の前記一端 よ り 遅延出力信号が取 り 出 さ れ る こ と を特徵 と す る 遅延回 路であ る 。 ま た本発明 は、 前記キ ヤ パ シ 夕 の 一端 に波 形整形回路が接続 さ れ、 前記遅延出力信号が該波形整 形回路を介 し て波形整形 さ れ る こ と を特徵 と す る 遅延 回路であ る 。
    [0013] すな わ ち本発明で は、 C M 0 S イ ン < — 夕 （第 2 の N型 M O S F E T お よ び第 2 の P 型 M O S F E T か ら成 る ィ ン バ ー タ ） の遅延時間を制御す る た め の抵抗 用 M O S F E T (第 1 の N型 M O S F E T ぉ ょ び第 1 の P 型 M O S F E T ) 力《該 C M 0 S イ ン 夕 の ソ 一 ス と 電源 と の 間 に 介挿 さ れて い る 。 上記笫 1 の遅延時 問制御電圧お よ び第 2 の遅延時問制御電圧を調整 し て 上記抵抗用 M 0 S F E T の ド レ イ ン電流を減少 さ せ る と 、 上記 C M 0 S イ ン バ ー 夕 の駆動能力が低下 し 、 そ れに よ り 該 C M 0 S ィ ン ノくー タ の 出力波形の な ま り 力《 大 き く な り 、 該 C M 0 S イ ン バ ー 夕 の遅延時間が長 く な る 。 一方、 上記抵抗用 M O S F E T の ド レ イ ン電流 を増加 さ せ る と 、 上記 C M 0 S イ ンバ ー 夕 の駆動能力 が増大 し 、 そ れに よ り 該 C M 0 S ィ ンバ ー 夕 の 出力波 形の な ま り 力《小 さ く な り 、 該 C M 0 S イ ンバ ー 夕 の遅 延 問が短 く な る 。 こ の よ う に上記第 1 の遅延時 |Sj制 御 ¾圧お よ び第 2 の遅延時間制御電圧を変化 さ せ る こ と に'よ り 上記抵抗用 M 0 S F E T の ド レ イ ン電流を変 化 さ せ、 それに よ り 上記 C M O S ィ ン バー 夕 の遅延時 問を調整す る こ と がで き る 。 本発明では ま た、 上記抵 抗 ffl M O S F E T の ソ ー ス は、 電源に接続 さ れて電位 固定 と さ れて い る ので、 外乱の影響を受け な い。 な お、 上記遅延時問の調整の ため な さ れた 出力波形の な ま り を除去す る た め に、 該出力を波形整形回路を介 し て波 形整形 し た後遅延出力 と し て と り 出す。 な お、 上記抵 抗用 M O S F E T は 和 ¾ ' カイ ∑ 5。
    [0014] 図面の簡単な説明
    [0015] 筇 1 図 は、 遅延回路の原理図、
    [0016] 第 2 図 は、 従来の電圧制御型遅延回路を示す図、 第 3 図 は、 こ の発明 の一実施例 に し たが う 遅延回 路を示す図、
    [0017] 第 4 図 は、 第 3 図の遅延回路 に お け る 波形整形用 C M O S イ ンバ ー 夕 1 2 の具体的回路を示す図、 お よ び
    [0018] 第 5 図 は、 第 3 図の遅延回路の変形例を示す図、 であ る 。
    [0019] 発明 を実施す る た め の最良の形態
    [0020] 以下図面を参照 し て本発明 の一実施例を説明す る 第 3 図 は同実施例の 回路図であ る が、 こ こ で前記従来 例 と 対応す る 個所 に は同一符号を用 い る 。 図示 さ れ る 如 く 、 N型 M O S ト ラ ン ジ ス タ 2 1 の ゲー ト に 遅延時 間制御用電圧 V n を供給 し 、 ソ ー ス を接地 G N D に接 続す る 。 接地 G N D は低電源電位 V 。。と し て用 い て い る 。 ま た 、 P 型 M O S ト ラ ン ジ ス タ 2 2 の ゲ ー ト に 遅 延時間制御電圧 V n を供給 し 、 ソ ー ス を正 の高電源電 位 V ddな る 電源端子 2 5 に接続す る 。 N型 M O S ト ラ ン ジ ス タ 2 3 の ゲー ト に入力信号 I N を供耠 し 、 ソ ー ス を ト ラ ン ジ ス タ 2 1 の ド レ イ ン に接続す る 。 P 型 M O S ト ラ ン ジ ス タ 2 4 の ゲー ト を ト ラ ン ジ ス タ 2 3 の ゲー ト に共通接続 し 、 ド レ イ ン を ト ラ ン ジ ス タ 2 3 の ド レ イ ン に共通接続す る 。 上記接続 に よ り 、 C M O S ィ ンバ ー タ 構成の抵抗回路 R を形成す る 。 すな わ ち 上 記の構成では、 M 0 S ト ラ ン ジ ス タ 2 3 お よ び 2 4 に よ り C M 0 S イ ンバー タ カく構成 さ れて い る 。 ま た M 0 S ト ラ ン ジ ス タ 2 1 お よ び 2 2 は こ の C M O S イ ン バ — 夕 の遅延時間を制御す る 抵抗用 M O S ト ラ ン ジ ス タ で あ る 。 抵抗回路 R の 出力端 は、 キ ャ パ シ 夕 C を介 し て接地 さ れて い る 。 抵抗回路 R の 出力端力、 ら は ま た、 波形整形 ffl C M O S イ ン バ— タ 1 2 を介 し て遅延出力 信号 O U T が取 り 出 さ れ る
    [0021] 上記構成の遅延回路に おい て、 遅延時間を長 く し よ う と す る 場合に は、 制御用電圧 v n お よ び vp を そ れぞれ低下かつ上昇 さ せ、 それに よ り 、 M O S ト ラ ン ジ ス タ 2 2 を介 し てキ ャ パ シ タ C に流れ込む ド レ イ ン 電流お よ びキ ャ パ シ タ じ か ら M O S ト ラ ン ジ ス タ 2 1 を介''し て流れる ド レ イ ン電流を減少 さ せ、 そ れに よ り C M O S イ ンノく一 夕 2 6 の駆動能力を低下 さ せて そ の 出力波形の な ま り を大 き く す る 。 一方、 遅延時間を短 く し ょ う と す る 場合 に は、 制御用電圧 V n お よ び V p を それぞれ上昇かつ 低下 さ せ、 それに よ り M O S ト ラ ン ジ ス 夕 2 2 を介 し てキ ヤ パ シ タ C に流れ込む ド レ イ ン電流お よ びキ ャ パ シ 夕 C 力、 ら M O S ト ラ ン ジ ス タ 2 1 を介 し て流れ る ド レ イ ン電流を増大 さ せ、 そ れに よ り C M O S イ ン ノく 一 夕 2 6 の駆動能力 を増大 さ せて そ の 出力波形の な ま り を小 さ く す る 。 な お、 いずれの場 合 も 、 M 0 S ト ラ ン ジ ス タ 2 1 , 2 2 は 8 力 乍 ΐ 1L 3。
    [0022] 抵抗回路 R か ら の 出力すな わ ち C M O S ィ ン バ 一 — —
    [0023] 夕 2 6 力、 ら の 出力 は、 波形整形用 の C M 0 S イ ンバ ー タ 1 2 に入力 さ れ、 波形整形 さ れ、 上記遅延の た め の な ま り が除去 さ れ、 遅延出力 0 U T と し て と り だ さ れ る o
    [0024] 上記遅延回路 に お い て は、 M 0 S ト ラ ン ジ ス タ 2 1 , 2 2 の ソ ー スがそれぞれ電源電位に接続 さ れて い る た め 、 こ れ ら ト ラ ン ジ ス タ の ソ ー ス電位力《信号 I N の電位変化に よ る 干渉を受け な い。 更に ト ラ ン ジ ス タ 2 1 , 2 2 を飽和領域で動作 さ せて い る た め、 ド レ イ ン ー ソ ー ス 間電江-の変化に対す る ド レ イ ン電流の変化 が少な く 、 そ の た め ト ラ ン ジ ス タ 2 3 , 2 4 の駆動能 力を ""安定に可変す る こ と がで き る 。 ま た遅延制御信号 V n お よ び V n に対す る 入力信号 I N の干涉は、 M 0 S ト ラ ン ジ ス タ 21 の ゲー ト 一 ド レ イ ン 間容量お よ び M 0 S ト ラ ン ジ ス タ 2 2 の ゲー ト 一 レイン 間容量を そ れぞれ介す る も の と な る の で、 そ の度合 い は第 1 図の 従来回路 の場合 に比べて小 さ く な る 。 こ の 結果、 遅延 の た めの 回路動作が一層安定す る 。
    [0025] 第 4 図 は波形整形用 C M 0 S ィ ン バー タ 1 2 の具 体的な 回路図であ り 、 C M O S ィ ン バ一 夕 1 2 は接地 と 高電位電源 V ddと の 問 に 直列に接続 さ れた N型 M 0 S ト ラ ン ジ ス タ 3 1 と P 型 M O S ト ラ ン ジ ス タ 3 2 と 力、 ら な っ てい る 。
    [0026] な お、 本発明 は上記実施例 に 限定 さ れ る も の で は な く 、 他の種々 の実施例が こ の発明の範囲を逸脱す る こ と な し に考え ら れ る も のであ る 。 例え ば、 上記実施 例で は キ ャ パ シ タ C は接地電位に接続 さ れてい る が、 第 5 図 に示す よ う に高電源電位 V d dに接続 さ れて も よ い o
    [0027] 産業上の利用 可能性
    [0028] 本発明 は、 入力信号 と C M 0 S イ ン バ ー 夕 の制御 用信号 と の干渉をお さ え る こ と がで き る の み な ら ず、 外乱に対 し て も 安定な動作が保証 さ れ る の で、 例えば ノ イ ズの発生源 と な る ス ィ ツ チ ン グ動作を伴 う よ う な 回路に組込むの に有用であ る 。
    权利要求:
    Claims― y ― 請 求 の 範 囲
    1. ゲー ト に第 1 の遅延時間制御電圧が供給 さ れ ソ ー ス が低電位電源 に接続 さ れた第 1 の N 型 M 0 S F E 丁 と 、 ゲー ト に第 2 の遅延時間制御電圧が供給 さ れ ソ ー ス が高電位電源 に接続 さ れた第 1 の P 型 M O S F E 丁 と 、 ゲー ト に入力信号が供給 さ れ ソ ー ス に第 1 の N 型 M O S F E T の ド レ イ ン が接続 さ れた第 2 の N 型 M 0 S F E T と 、 ゲー ト お よ び ド レ イ ン 力く前記第 2 の N 型 M O S F E T の ゲー 卜 お よ び ド レ イ ン に そ れぞれ共 通接続 さ れ ソ ー ス が第 1 の P 型 M O S F E T の ド レ イ ン に接続 さ れた第 2 の P 型 M O S F E T と 、 前記第 2 の N 型 M O S F E T 及 び第 2 の P 型 M O S F E T の ド レ イ ン の共通接続点に一端が接続 さ れ他端が低電位電 源 ま た は高電位源 に接続 さ れた キ ャ パ シ 夕 と 、 を具備 し 、 該キ ャ パ シ タ の前記一端 よ り 遲延 出力信号が取 り 出 さ れ る こ と を特徴 と す る 遅延回路。
    2. 前記キ ャ パ シ タ の前記一端 に波形整形回路が接 続 さ れ、 前記遅延出力 信号が該波形整形回路を介 し て 波形整形 さ れ る こ と を特徴 と す る 請求の範囲第 1 項 に 記載の遅延回路。
    类似技术:
    公开号 | 公开日 | 专利标题
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    US7400163B2|2008-07-15|Dead time control circuit capable of adjusting temperature characteristics of dead time
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    US5266887A|1993-11-30|Bidirectional voltage to current converter
    US7239185B2|2007-07-03|Driver circuit connected to pulse shaping circuitry
    US5457420A|1995-10-10|Inverter circuit and level shifter circuit for providing a high voltage output
    US6265911B1|2001-07-24|Sample and hold circuit having improved linearity
    同族专利:
    公开号 | 公开日
    EP0481093A4|1992-08-26|
    JPH0413305A|1992-01-17|
    EP0481093A1|1992-04-22|
    KR910021019A|1991-12-20|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-11-14| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1991-11-14| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1991-11-22| WWE| Wipo information: entry into national phase|Ref document number: 1991908785 Country of ref document: EP |
    1992-04-22| WWP| Wipo information: published in national office|Ref document number: 1991908785 Country of ref document: EP |
    1993-06-02| WWW| Wipo information: withdrawn in national office|Ref document number: 1991908785 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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