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    公开号:WO1991017544A1
    申请号:PCT/JP1991/000587
    申请日:1991-04-30
    公开日:1991-11-14
    发明作者:Nobuo Watanabe；Kouichi Magome；Katsumi Abe；Haruki Toda
    申请人:Kabushiki Kaisha Toshiba；
    IPC主号:G11C7-00
    专利说明:
    [0001] 明 細 書 マルチポー ト半導体記憶装置 .
    [0002] 発明の技術分野
    [0003] 本発明は、 半導体記憶装置に関し、 より詳し く は、 RAMと、 それに対する シリ アルレジスタと して機能す る S A Mとを有するいわゆるマルチポー ト ビデオ D R A Mと呼ばれる画像用半導体記憶装置に関する。
    [0004] さ らに、 本発明は、 コ ンピュータグラフィ ッ クスの為 のグラフィ ッ ク システムの分野に関連する もので、 特に- 画像データの記憶と C R Tへのデータ出力とを行なう フ レームバッファに使用 して好適な装置に関する。
    [0005] 発明の背景
    [0006] エンジニア リ ングワークステーショ ン （ EW S ) ゃコ ンピュータグラフイ クス （ C G) 等における高速データ 処理及びその表示に適したメ モリ と して、 近年マルチポ 一卜 ビデオ R AM (M P R AM) が注目されている。 こ の M P R AMは、 ラ ンダムアクセス可能なメモリ ア レイ (例えば D R AM) を有するラ ンダムアクセスポー ト (R AMポー ト） と、 この R AMポー ト とは非同期的に 巡回的にシリ アルアクセスされる シリ アルアクセスメ モ リを有する シリ アルアクセスポー ト （ S AMポー ト） と を備えている。 M P R AMにおいては、 RAMポー トと S AMポー ト の間でデータを転送する。 このため、 この転送サイクル 時にのみ、 R AMポー 卜と S AMポー トの間でタイ ミ ン グを同期させる必要がある。 この転送サイクルにおける タイ ミ ングを第 1 A図及び第 1 B図を参照して説明する。 第 1 A図において、 R AMポー トのメモリアレイ 1 0 1におけるある行 Rのデータを、 シリアルアクセス を間断無く行なっている S AMポー トを有するシリアル アクセスメモリ 1 0 2に転送する場合について説明する。 この場合には、 転送を制御する外部信号 D Tをまず立ち 下げる （第 1 B図の時刻 T 1 ) 。 そして、 信号 R A Sが 立ち下がる時に外部信号 D丁が レベルであれば転 送サイクルに入る。 の転送サイクルでは、 通常の R AMサイクルと同様に、 ローア ドレスおよびカラムァ ドレスを、 それぞれ R A S及び C A Sの立ち下がり （時 刻 T 2及び T 3 ) に同期して与える。 通常の RAMサイ クルとは異なり、 ローア ドレスは転送すべきメモリァレ ィ 1の行を示し、 カラムア ドレスは転送完了後の新しい シリ アルサイ クルを始める位置となる T A Pァ ドレスを 示す。 そして外部信号 D Tが立ち上がった次のシリアル サイクル （時刻 T 6 ) から転送されたデータを T A Pァ ドレスを先頭にして出力する。
    [0007] 外部信号 D Tの立ち上げタイ ミ ング （時刻 T 5 ) は、 シリアルクロ ッ ク信号 S Cの立ち上げ （時刻 T 4 ) から 次の立ち上げ （時刻 T 6) までの間 (こ行なう必要が有る。 そのため時間間隔 t l ( = T 5— T 4 ) 及び t 2 ( = T 6 - T 5 ) に、 制限がある。 そしてシリアルクロ ック信 号 S Cのサイ クルタイムは 3 0〜 4 0 n s e cである為、 時間間隔 t 1 , t 2に対する制約は、 実際の製品への応 用において、 きつい。
    [0008] そこで、 これを緩和するためにスプリ ッ 卜転送方式が 考えられた。
    [0009] このスプリ ッ ト転送方式を第 2 A図及び第 2 B図を参 照して説明する。 スプリ ッ ト転送方式が適用される
    [0010] S AMポー トを有するシリアルアクセスメモリ 2は第 2 A図に示す様に、 S AM ( L ) と S AM (U) の 2つの 部分に分けられてい 。 この分割された S AM ( L ) と S AM ( U ) は、 TA Pア ドレスの最上位ビッ ト
    [0011] (M S B ) の "〇 " と " 1 " にそれぞれ対応している。 このため、 S AM ( L ) と S AM (U) に R AM 1 0 1 からそれぞれ独立にデータ転送を行なう ことが出来る。 今、 S AM ( L ) がシリアルアクセスを受けているとす る。 この時に転送サイクルが生じ、 R AMポー トを有す るメモ リアレイ 1の行 Rのデータの転送を S A M 1 0 2 に行なう場合を考える。 このときの口一ア ドレスが行 R を表すことは第 1 A図の場合と同様である。 T A Pア ド レスの M S Bはシ リ アルアクセスを受けていない側の M S B (今の場合 " 1 " ) にセッ トされる。 また、 転送 動作を行なうのはセッ トされた M S B側の S AM (U) である。 S AM (U) に転送されたデータは、 シリアル アクセスが進み、 S AM (L) から S AM (U) に移つ た時に、 M S Bが新たにセッ トされた T A Pア ドレス力、 らアクセスされる。 第 2 A図の場合においては、 シリア ルァ ドレス 0〜 1 2 7の転送サイクル時には、 シリアル ァ ドレス 1 28〜 2 5 5が R AM I 0 1の行 Rから転送 を受ける。 シリアルアクセスが 1 2 7まで進んで次の S Cサイ クルに入ると、 T A Pァ ドレスがアクセスされ、 引き続いてシリアルアクセスが行われる。 この様に、 シ リアルアクセスが行なわれている分割されたシリアルァ クセスメモリ部と、 転送が行なわれる分割されたシリア ルアクセスメモリ部とが異なっているため、 第.1 B図の 場合の様なタイ ミ ングの制約が無い。
    [0012] 以上のスプリ ッ ト転送をより具体的な回路図を参照し て、 説明する。
    [0013] 第 3図は、 RAM I と、 S AM 2と、 それらをつなぐ ト ラ ンスフ ァゲー ト i の対応関係をスプリ ッ トデータ転 送状態においてモデル化して示す概略図であり、 第 4図 は第 3図の一部の詳細を示す回路図である。
    [0014] 第 3図において、 スプリ ッ 卜データ転送時には、 R AM Iは、 カラムア ドレスの M S B - 0に対応する下 位側の第 1の R A M部 a と、 M S B = lに対応する上位 側の第 2の R A M部 b とに分割される。 而して、 後に詳 しく説明する第 4図からわかるように、 R AM Iの各力 ラムと、 S AM 2の各カラムとは一対一に対応している c このため、 スプリ ッ トデータ転送時には、 下位側
    [0015] (M S B - 0 ) の第 1の R AM部 aに属するメモリセル M Cのデータは下位側の第 1の S A M部 cのレジスタ j に転送され、 上位側 （M S B = 1 ) の第 2の R AM部 b に属するメモリセル M Cのデータは上位側の第 2の
    [0016] S AM部 dのレジスタ j に転送される。
    [0017] 第 4図は、 M S B - 0の第 1の R AM部 a と第 1の S AM部 cの詳細を示す。 こ こでは、 4つのカラムを有 するものとして表わしている。 各カラムは一対のビッ ト 線 B L , B Lを有する。 R AM部 aにおいては、 それら のビッ 卜線 B L , B Lに接続された複数のメモリセル M Cを有するセルアレイ hと、 各セル M Cからのデータ をセンスするセンスアンプ gと、 一対のビッ ト線 B L , B L ¾·ィ コライズする ビッ 卜線ィコライズトランジスタ と、 データを外部との間で送受する R AM部 D Qゲー 卜 e とを有する。
    [0018] S AM部 cは、 データ トラ ンスファゲ一ト i を介して R A M部 a と接続されている。 S AM部 c は、 R AM部 aに対するシリアルレジスタとして機能するものであり、 S AMデータ レジスタ j と、 S AM部 S D Qゲー ト k と を有する。
    [0019] ！^部 、 S AM部 d も上記と同様に構成されてい o
    [0020] 例えば、 上記第 3図、 第 4図の装置において、 スプリ ッ トデータ転送によって連続読み出し又は書き込みを行 う場合には、 カラムア ドレスの M S Bの " 0 " 力、 " 1 " 力、によって、 上位側及び下位側の 2つの R A M部 a， b が交互にアクセスされる。 このため、 同一の RAM部内 で連続アクセスすることはできない。 即ち、 下位側 （M S B = 0 ) の第 1の R AM部 a内において連続して異な るメモリセル M Cをアクセスしたり、 上位側 （M S B = 1 ) の第 2の R A M部 b内において連続して異なるメモ リセル M Cをアクセスすることはできない。 このような アクセスができないと、 C R T等に画像を高速に表示す るメモリ としての適性に欠ける。 これは、 本発明者らが 新たに独自に認識するに至った課題である。 以上のこと を以下に観点を変えてさらに詳細に説明する。
    [0021] 上記スプリ ッ ト転送方式を用いて、 表示画面データを 高速に処理するデータバッファの構成方法を次に説明す る 0
    [0022] MP R AMのラ ンダムアクセスメモリ と しては
    [0023] D R AMが使われる。 D R AMのページモー ドを使用し て同一行のデータをアクセスすれば、 ローァ ドレスを変 化させアクセスする場合の 1 / 2〜 1 Z 3の時間でデー 夕をアクセスすることが出来る。 また、 この 1行のデー 夕は、 S A M部からシリアル出力されるデータに対応す る。 このシリ アルデータは表示画面のピクセルデータと なる。 画面上にこれらピクセルデータをどの様に配置す るかが、 高速画面処理では重要である。 画面処理は、 正 方形領域のピクセルを高速に処理出来るようにすれば、 いかなるパターン処理も高速で行える。 即ち、 縱、 横、 斜めのいかなる方向にも高速な画面処理が出来る。 そこ で、 ページモー ドでアクセス出来る 1行のデータを、 表 示画面のスキヤ ン方向に対してどの様に縱方向に割り当 てるかが重要になる。
    [0024] 今、 画面を、 スキャ ン方向に 4個、 縱方向に 4個、 合 計 1 6個の D P RAMを使つて構成する場合、 即ちタイ ルと して 4 X 4の構成を採用した場合を考える。 第 5 A 図及び第 5 B図はラ ンダムアクセスメ モリ （RAM) の 1行のデータ力く 256ビッ 卜であり、 シリアルアクセス メ モリ （S AM) のデータ も 256ビッ トである、 スプ リ ッ ト転送方式の D P RAMを用いた場合を示している。 また、 画面サイズは、 説明を簡単にする為、 スキャ ン方 向に 1 536ピクセルとする。 第 5 A図において、 R O, R 1 , R 2, …は RAM I 0 1の行を示し、 カラム方向 の 0〜： L 27 L) と 1 28〜255 (U) は、 スプリ ッ 卜転送時に 2分割された S AM 1 02にそれぞれ転送 する RAM I 0 1のカラムを示す。
    [0025] ここで、 タイル 1枚のスキャ ン方向の長さは、 分割さ れた部分 S AMが 1 28ビッ トであり、 M l , M 2 , M 3 , M4の 4デバイスを使って構成する為、 1 28 X4 = 5 1 2 ビッ トとなる。 更に、 縱方向の長さは、 2 X 4 デバイス = 8ビッ トである。 従って、 画面のスキャ ン方 向には 1 5 3 6 5 1 2 = 3個のタイルが並ぶことにな る。 そこで、 部分 S AM (L) と部分 S AM (U) を縱 方向のピクセルに割り当てると、 1行のページモー ドに よるアクセスで、 より正方形に近い画面処理が出来る事 になる。 即ち、 R A M部のデータを R fl L ( R { U ; R„ L , R0 U, R丄 L , R 2 U， …の順にスプリ ッ ト 転送する。 S AM部 1 0 2からはシリアルにデータが出 力され、 ピクセルをスキャ ンして行く。 画面上のデータ のうち第 5 B図の斜線で示した領域が、 4デバイスのそ れぞれの RQ のデータから成っている。 4デバイスにお いては例えば の領域は、 ページモー ドで何処にでも アクセス出来る。 従って、 画面はページモー ドでァクセ ス出来るような第 5 B図に示す斜線の夕ィルで敷き詰め られる。 つま り、 高速な画面処理が可能となる。
    [0026] こ こで、 スキャ ン方向のデータ構成についてもう少し 詳しく説明する。 第 6図に 4個の MP RAMのシリアル データからどの様にピクセルが構成されるかを示す。 デ ノくイス M l〜M4の S AMの 4 ビッ トの出力データは、 並直列変換回路を通して （第 6図 （ a ) 参照） 1 ビッ ト のシリアルデータとして出力され、 画面のピクセルを一 点一点構成する。 こうすることによって、 画面を表示す るスピ一 ドの 1 / 4のスピ一 ドで S A Mからシリアルァ クセスすれば良く 、 S AMにかかる負担を軽減出来る。 この様に並直列変換を行なった時のピクセルデ一夕は、 スキャ ン方向に順番に M l , M 2 , M 3 , M4の
    [0027] D P R A Mからのデータの繰り返しとなる （第 6図 （ b ) 参照） 。 第 5 B図に示すタイルの R β L, R 0 Uの枠は この様なデータ構成になっている。
    [0028] こ こで、 画面サイズが上述の場合と異なる場合につい て説明する。
    [0029] 第 7 Α図及び第 7 Β図はスキャ ン方向のピクセル数が 1 0 24の場合である。 タイルのサイズは上述と同様に 4 X 4個の M P R AMを用いて構成されているとする。 このとき、 画面のスキヤ ン方向には 1 0 24 / 5 1 2 = 2個のタイルが並べられる。 この時、 1行の分割データ である Uと Lが縱方向の画面上のビクセル配置に対応す るようにするには、 第 7 A図に示す様な順番でスプリ ッ ト転送を行なう必要がある。 即ち、 L , R1 U， _ R 0 U, R { L, …の順に転送すれば、 第 7 B図の斜線 領域を R AMのページモ一 ドで自由にアクセス出来る様 になる。 し力、し、 この時の転送は、 S AMに対して Lと Uが交差しており、 従来のスプリ ッ ト転送では対応出来 ない。 そこで、 この様に R A Mの U側から S A Mの L側、 または R A Mの L側から S A Mの U側へ転送可能なスプ リ ッ ト交差転送を採用すれば、 第 7 A図の様なデータ転 送が可能になり、 さらに画面のスキヤ ン方向にタィルが 偶数個並ぶ様な場合にも対応できる様になる。 これは、 上述のように、 本発明者らが独自に知得した課題である。
    [0030] しかし、 前に説明したように、 R AM内で高速にァク セスできるカラム方向には、 表示画面のなるべく正方形 に近いピクセル領域を対応させた方が画面の高速処理に 適している。 この様に、 S AMを 2分割で使用している 限り、 タイルのスキャ ン方向長さの方が縱方向より長く なり、 高速な画面処理には不利であることが分かる。 こ れには、 タイルの大きさを変えることで対応できる。 し 力、し、 そのようにするには、 画面のサイズ毎にバッファ メモリ システムの設計を変えなく てはならない。
    [0031] 以上のことを、 観 を変えて、 さらに説明する。
    [0032] スプリ ッ ト転送機能を持つマルチポ一 ト ビデオ R AM を用いたグラフィ ック システム用フレームノくッファは、 S AMポー トを C R T表示の為のデータ出力用に使用し、 R AMポー トをグラフィ ックス用のプロセッサによる画 像データの入出力用に使用している。 つまり、 そのバッ ファは画像データの記億と C R Tへの高速データ出力を 行なっている。 C R Tへデータ出力するには、 高速で連 統して出力することが必要である。 この為、 上述のよう に、 スプリ ツ ト転送機能を備えさせて、 S AMレジスタ 及び R A Mセルアレイをそれぞれ 2ブロックに分割し、 S AM出力と、 R AMから S AMへのデータ転送とを交 互にイ ンタ一リーブするようにしている。
    [0033] 従来のスプリ ッ ト転送方式のマルチポー ト ビデオ R A Mを使用したフ レームバッファの場合について述べる。 C R T画面の水平方向の ドッ 卜をマルチポー ト ビデオ R AMの一本のロウ上のセルのデータと対応させる。 この とき、 第 8図の様に C R Tをマッ ピングすると、 マルチ ポー ト ビデオ R AMのセルは第 1 0図の様に対応する。 C R Tの走査線は第 8図の 1→ 2→ 3→4…の順に走る。 この為、 それに対応してマルチポー ト D RAMの S AM は、 R AMセルアレイのデータを 1→ 2→ 3→4…の順 に出力する。 このとき、 S AM出力は連続したデータ出 力となることが必要である。 このため、 スプリ ッ ト転送 を使用し、 S AMレジスタ a と bとで交互に出力を行い、 —方が出力を行っている間に、 他方の S A Mレジスタに R AMアレイから新しいデータを転送しておぐ。 交差 転送機能の無いマルチポー ト ビデオ R AMでは、 S AM レジス夕 aに接続できる R A Mは第 1 0図の左半分のセ ノレアレイであり、 S AMレジスタ bに接続できるのは右 半分の R A Mアレイと決まっている。 この為、 必然的に 第 8図に対し第 1 0図のマッ ピングとなる。 こ こで、 第 1 0図の 1 と 2 , 3と 4 , …は同一ロウ上のセルとなる。 このため、 グラフィ ッ クプロセッサによって RAMポー 卜からのデータを書きこむ場合、 ページモー ドを使用し、 高速なデータ書き込みが可能で、 C R T画面側から見る と横線ライ 卜が高速でできる。 その反面、 C R T画面の 縦線ライ トは、 全て異なるロウのセルに対しデータを書 きこまねばならないため、 R A Mポー 卜側からは全てノ 一マルライ トサイクルを使用する事となり、 非常に時間 がかかってしまう。 その結果、 グラフィ ッ クプロセッサ からマルチポー ト ビデオ RAMへの画像データの書きこ みスピー ドは縱線によつて律束される。
    [0034] 発明の要約
    [0035] 本発明は、 上記に鑑みてなされたもので、 その目的は、 ア ドレスの特定のビッ ト （M S B ) によって分けられる 2つの RAM部のうち、 同一の RAM部内であっても連 続してアクセスして、 データスプリ ツ ト転送可能な半導 体記憶装置を提供す ことにある。
    [0036] さらに、 本発明の他の目的は、 表示画面のサイズ毎に ノくッファメモリ システムの変更をせず、 R AM内-の 1行 のデータを表示画面のなるべく正方形に近いピクセル領 域に対応させ、 高速な画面処理ができる様な画像用のメ モリを提供する事にある。
    [0037] さらに、 本発明の他の目的は、 高速で画像表示可能な 画像表示装置を提供することにある。
    [0038] 本発明のさらに他の目的は、 グラフィ ックプロセッサ (又はコン トローラ） からマルチポー ト ビデオ R AMへ の画像データの書きこみに関し、 横線と縦線データの書 きこみスピー ドのアンバランスを少なく し、 描写効率を 上げる事を目的とする。
    [0039] 本発明のマルチポー ト半導体記憶装置は、 第 1 R AM 部と第 2 R AM部を有する R AMと、 第 1 S AM部と第 2 S A M部を有する S A Mと、 前記第 1 R AM部と前記 第 1 S A M部とを接統し且つ前記第 2 R AM部と前記第 2 S AM部とを接続するスプリ ッ ト転送状態と、 前記第 1 R AM部と前記第 2 S AM部とを接銃し且つ前記第 2 R A M部と前記第 I S A M部とを接続するク πス転送状 態とを切換可能にとり得る転送手段とを備えたものと し て構成される。
    [0040] 図面の簡単な説明
    [0041] 第 1 A図及び第 1 B図は、 従来の画像メモリの概略図 及びタイ ミ ングチヤ一ト。
    [0042] 第 2 A図及び第 2 B図は、 従来のスプリ ッ ト転送方式 を説明する説明図及びタイ ミ ングチャー ト。
    [0043] 第 3図は従来のメモリの概念図。
    [0044] 第 4図は、 第 3図の一部の詳細図。
    [0045] 第 5 A図及び第 5 B図は、 従来の転送方法を示す説明 図で、 データ転送に当りスプリ ツ ト転送方式を採用し、 可及的に正方形状のピクセル領域をべ一ジ乇一 ドサイク ルでアクセスする場合について説明する。
    [0046] 第 6図は、 4つのデバイスのそれぞれの S A Mポー ト と、 スキャ ン方向に並ぶピクセルとの対応を示す説明図。 第 7 A図及び第 7 B図は、 従来の画像メ モリ の問題点 を示す説明図であり、 スプリ ツ ト転送方式を採用し、 可 及的に正方形状のピクセル領域をページモー ドサイ クル でアクセルする場合の問題点を説明する。
    [0047] 第 8図は C R Tに表示する ドッ ト数に合せて、 ブロッ ク単位で C R T上をマツ ビングした図。
    [0048] 第 9図は、 交差転送機能を持つマルチポー ト ビデオ R A Mを、 フ レームバッファに使用した場合の、 第 8図 に対するメモリの対応を示す。
    [0049] 第 1 0図は交差転送機能を持たないマルチポー ト ビデ ォ R A Mをフ レームバッファに使用した場合の、 第 8図 に対応するメモリの対応を示す。
    [0050] 第 1 1図は本発明の一実施例を概念的に示すプロッ ク 第 1 2図はその一部の詳細を示す回路図。
    [0051] 第 1 3図は第 1 2図の一部を変形した変形例を示す回 路図。
    [0052] 第 1 4図は異なる実施例の一部を示す回路図。
    [0053] 第 1 5図は、 C R Tに表示する ドッ ト数に合わせ、 メ モリの 1つのロウを 4分割したブロックを 1単位として
    [0054] C R Tをマツ ビングをしたマツ ビング図。
    [0055] 第 1 6図は、 交差転送機能とス ト ップレジスタ機能を 持つマルチポー ト ビデオ R A Mをフ レームバッファに使 用した場合の、 第 1 5図に対するメモリの対応関係を示 す説明図。 第 1 7図は交差転送機能を持たないマルチポー ト ビデ ォ R AMを用い、 ス ト ップレジスタ機能を発揮させて、 フ レームバッ フ ァを構成した場合の、 第 1 5図に対する メ モ リ の対応関係を示す説明図。
    [0056] 第 1 8図は本発明の画像メ モ リの一実施例を示すプロ ック図。 - 第 1 9図は表示画面の矩形領域のデータを高速に処理 する場合の、 R A Mデータと表示画面のピクセルとの対 応関係を示す概念図。
    [0057] 第 2 0 A図， 第 2 0 B図は第 1 9図に示す対応関係を 具体的に説明する説明図。
    [0058] 第 2 1 A図， 2 1 B図は第 2 0 A〜 2 0 B図のバッフ ァメ モ リを用いて小さな表示画面のサイズに対応する為 の方法を説明する説明図。
    [0059] 第 2 2図は、 本発明を適用したグラフィ ック機能を持 つシステムのブロック図。
    [0060] 第 2 3図は画像データの記億と C R T表示の為のデー タ出力を行なう、 第 2 2図中のフ レームノく ッ フ ァ のプロ ッ ク図。
    [0061] 好適な実施例の記述
    [0062] 第 2 2図は、 本発明のメ モ リ装置を組込んだ画像表示 装置の全体を示す図であり、 第 2 3図はそのうちのク レ —ムバッフ ァ の詳細を示す。
    [0063] 第 2 2図に示すように、 システムバス 3 0 1 には、 メ イ ンの C P U 3 0 2と、 汎用メモリで構成されたメ ィ ン メ モ リ 3 0 3と、 バス ト ラ ン シーバ 3 04が接続されて いる。 <ス トラ ンシーバ 3 04は、 メ イ ンのシステムバ ス 3 0 1 と C R T表示用のサブシステムバス 3 0 5を接 続する ものである。 サブシステムバス 3 0 5には、 フ レ —ムバッ ファ 3 0 7を介して C R T 3 0 6が接続される と共に、 画像データの処理を行うグラフィ ッ クプロセッ サ 3 08が接銃されている„ フ レームバッ フ ァ 3 0 7は、 本発明に係るマルチポー ト ビデオ R AMで構成される。
    [0064] 上記したところからわかるように、 図示のワークステ ーシヨ ン時のグラフィ ッ ク システムにおいては、 メイ ン C P U 3 0 2の負担を軽くするため、 画像処理用のサブ システムを設けて分散処理させるようにしている。
    [0065] 上記フ レームバッ フ ァ 3 0 7の詳細は第 2 3図に示さ れる。 フ レームバッファ 3 0 7は、 主と して、 マルチポ 一ト ビデオ R AM 3 14で構成される複数のプレーンと、 DZAコ ンバータ （D A C ) 3 1 3と、 コ ン トローラ 3 1 2を備える。
    [0066] より詳しく は、 コ ン トローラ 3 1 2は制御信号 3 1 6 を加えてマルチポー ト ビデオ R A M 3 14を制御すると 共に、 同期信号 3 1 0を加えて C R T 3 0 6を制御する。 D A C 3 1 3は、 マルチポー ト ビデオ RAM 3 1 4から のデジタル画像データをアナログ信号に変換し、 R G B 信号を出力する。 マルチポー ト D R AM 3 14は、 複数 - 1 1 — のプレーンを構成する。 マルチポー ト ビデオ R A M 3 1 4の R AMポー 卜は、 データバス 3 1 5でシステムバス 3 0 5と接続されている。
    [0067] フ レームバッファ 3 0 7においては、 上記したところ からわかるように、 サブシステムバス 3 0 5からの画像 データを、 データバス 3 1 5と R AMポー ト 3 1 4 Aを 介してマルチポー ト ビデオ R AM 3 14に入力、 記億す る。 マルチポー ト ビデオ R AM 3 14の S AMポー ト 3 14 Bから出力されるデータは、 データバス 3 1 7を介 して D A C 3 1 3に入力され、 D A C 3 1 3で DZA変 換され、 R G B信号 3 1 1 と して C R T 3 0 6に入力さ れ、 そこに画像を表示する。 C R T 3 0 6への同期信号 3 1 0と、 マルチポー ト ビデオ R AM 3 14内の R AM と S AMとの間のデータ転送は、 コン トローラ 3 1 2で 制御される。
    [0068] 第 1 1図は、 本発明の実施例を概略的に示す概念図で あり、 第 1 2図はその一部の詳細を示す回路図である。 第 1 1図からわかるように、 R AM Iをカラムァ ドレ スの M S B = 0の第 1の R AM部 aと M S B = 1の第 2 の R AM部 bとに分割し、 それらを構成する： R A Mプロ ック a丄 ， a 2 , - ; b χ , b 2 , …を交互に配列する。 S AM 2をカラムァ ドレスの M S B - 0の第 1の S AM 部 J2 と M S B = 1の第 2の S A M部 mに分割し、 それら を構成する S A Mブロック J 丄 ， J 2 , - ； m1 , m , …を交互に配列する。
    [0069] 上記 RAMIと S AM2とをつなぐ 卜ラ ンスファゲ一 ト "は、 RAM Iと S AM2とを次のように接続する。 即ち、 第 1 1図において、 ； RAM Iのうちの上から 2つ の RAMブロック a i , , と、 S AM2のうちの上か ら 2つの S AMブロック ^ 丄 ， m i について ίϊΙ3する。 卜ラ ンスファゲ一ト ηは、 MS Bのレベルの ；しいもの 同士、 即ち R A Mプロック a， と S A Mブロック J 丄 間 及び R A Mブロック b i と S A Mブロック m〗 IHJのデ一 夕転送を可能とする。 さらに、 トラ ンスファゲ一 卜 nは、 MS Bのレベルの異なるもの同士、 即ち RAMブロック a i と S A Mブロック m丄 間及び R A Mブロ ッ ク b j と S AMブロック 丄 ^のデータ転送を可能とする。 即ち、 トラ ンスファゲー ト ηは、 RAMIと S AM2 に ^い て、 R A M 1のあるメモリセルと、 そのメモりセルの力 ラムァ ドレスと M S Bの異なる ビッ ト線にシリアルに ^ 続されている S AMデータレジスタとの問での '7 —タ 送をも可能とするものとして構成されている。
    [0070] 第 1 2図は、 第 1 1図の上から 4つのカラムの を 示すものである。 この第 1 2図において、 ^ 4図'1 ^等 の構成要素には第 4図と同一の符号を付している。 1 1 2図からわかるように、 トランスファゲ一ト " は 種 類のゲー ト ο , p , qを有する。 その 1つであるデ'—夕 トラ ンスファ第 1ゲー ト 0は、 各ビッ ト線 β L , B Lの 途中に トラ ンジスタ を 1つ宛揷入接続したものであ る。 各 トラ ンジスタ 1^ のゲー ト線のう ち、 カラムア ド レスの MS Bのレベルの等しいカラムにおける トラ ンジ スタ のゲー ト線を同一のゲー ト線 0 ι , ο 2 にそれ ぞれ共通に接続している。 2つ目のゲー トである ビッ ト 線接続用ゲ一 ト Ρは、 隣り合うカラムのビッ ト線同士を 導通する ものである。 即ち、 ビッ ト線 と B L2 の 間、 B L〗 と B L 9 の間にそれぞれ トラ ンジスタ T 9 を 接続し、 各 トラ ンジスタ τ。 のゲー トをゲー ト線 P l に 共通に接続する。 これにより、 例えば、 ビッ ト線 B L i ,
    [0071] B L2 間及び B I^ , B L n 間がそれぞれ導通する。 3 つ目のゲ一 トである非ァクティ ブ側 S AM選択用第 2ゲ — ト qは、 上記第 1 ー ト oと同様に、 各ビッ ト線の途 中に トラ ンジスタ T。 を 1つ宛揷入接続し、 各 トラ ンジ スタ Τ3 のゲー ト線のうち、 MS Bレベルの等しいカラ ムにおける トラ ンジスタ T s のゲー ト線を同一のゲー ト 線 c^ i , q 2 にそれぞれ共逄に接続している。
    [0072] 上記 R A Mブロ ッ ク a丄 ， b丄 ； a 2 , b。 ； …はそ れぞれ R A Mブロ ッ ク対 Aを構成し、 S A Mブロ ッ ク ΰ 1 , m χ ； j η , m ο ； …はそれぞれ S A Μブロ ッ ク 対 Βを構成する。
    [0073] 第 1 2図の構成において、 R A Μブロ ッ ク a丄 は
    [0074] S AMブロ ッ ク ] ェ ， m { のいずれにも選択的に導通し、 且つ RAMブロ ッ ク b丄 も S AMブロ ッ ク 丄 ， m { の いずれにも選択的に導通する。 即ち、 例えば、 ゲー ト線 o l , q丄 を活性化し、 ゲー ト線 0 2 , p { , q 2 を非 活性化する。 これにより、 R AMブロック & i のデ一夕 は S A Mブロッ ク _β χ へ転送される。 ゲー ト線 0丄 ， ρ χ , q 2 を活性化し、 ゲー ト線 o 2 , を非活性化 すれば、 RAMブロック のデータは S AMブロック m へ転送される。
    [0075] 即ち、 上記第 1 2図において、 スプリ ッ ト （データ） 転送時には、 T A Pァ ドレスの M S Bにより第 1ゲ一 ト oのゲー ト線 0 l , o 2 のいずれかが開状態となる。 さ らに、 S AMブロック 2の使用状態に応じてゲー ト p , qの開閉がコン トロールされる。 即ち、 ゲー ト P , qの 開閉コ ン トロールにより、 R A M 1のセルアレイ hはス タンバイ側の S A M 2のレジスタ j と接続される。
    [0076] 第 1 3図は、 第 1 2図の変形例を示す。 第 1 3図は、 デ一夕転送に、 相補する一対のビッ ト線 B L, B Lのう ちの一方のビッ ト線 B Lのみを使用する例を示す。 第
    [0077] 1 3図が第 1 2図と異なるのは、 ビッ ト線 B Lをデータ 転送に使用しないことに起因する。 即ち、 第 1ゲー ト o 及び第 2ゲー ト qにおいてビッ ト線 B Lには トランジス タの揷入接続はない。 さらに、 ビッ ト線接続用ゲー ト P は、 隣り合うカラムのビッ ト線、 例えば、 B L丄 ，
    [0078] B L 2 を導通させる トラ ンジスタを有しない。 S AM 2 においては、 R A M 1からデータ伝送されるビッ 卜線 ― . 1 一
    [0079] B Lをイ ンバー夕 I Vを介してビッ ト ¾ B L 0 ( "BT 01、
    [0080] B L 02- ) に接続している。 第 1 3図のその他の構成は 第 1 2図と同様であり、 よって同等部分には同一の符号 を付している。
    [0081] 第 14図は、 本発明の異なる実施例における一部を示 す回路図である。 第 14図からわかるように、 R AM I においては、 カラムァ ドレスの M S B = 0の 2つの
    [0082] R A Mブロック aェ ， a 2 と M S B ^ 1の 2つの R A ブロ ック b , , b 2 とを交互に配列している。 これと同 様に、 S AM 2においても、 カラムア ドレスの M S B - 0の 2つの S AMブロッ ク ^ ェ ， H 2 と M S B = 1の 2 つの S AMブロック m2 とを交互に配列している c データ トラ ンスファゲー ト nのビッ ト線接続用ゲー ト pにおいては、 R A Mプロック a のビッ ト線 B Lェ ， B L と R A Mブロック b のビッ ト線 B L。 ， B L 3 をそれぞれトラ ンジスタ T u, τηιで接続している。 ま た、 R AMブロッ ク a Q のビッ ト線 B L 2 , B L 9 と R AMブロック b 2 のビッ ト線 B L4 , B L 4 とをそれ ぞれトラ ンジスタ τ^, τ41で接続している。 各 卜ラ ン ジスタ TU〜T41のゲー ト線は共通にゲー ト線 ρ , に接 続されている。 装置全体と しては、 第 14図に示した 4 つのブロック a 2 . b丄 ， 力、り成るユニッ ト の複数を有する。 さらに、 第 14図からわかるように、 R AMブロ ッ ク a 2 b 1 , b。 はそれぞれ第 1 及び第 2の RAMブロック対 , C 2 を構成し、
    [0083] S AMブロック 丄 ， ； m i , m。 はそれぞれ第 1 及び第 2の S AMブロック対 D丄 ， D 2 を構成する。 第 14図において、 その他の構成は第 1 2図と同様であり、 よって第 1 2図と同一の符号を付している。
    [0084] 第 14図の装置において、 RAMブロック & i のセル アレイ h中のデータは S AMブロック £ { 又は のい ずれかのデー夕レジスタ j に転送される。 R A Mブ□ッ ク 1, のセルアレイ h中のデータは S AMブロック m ml 又は χ のいずれかのデータレジスタ j に転送される。 これと同様に、 R AMブロック a 2 のセルアレイ中のデ 一夕は S A Mブロック £ „ 又は m 2 のいずれかのデータ レジスタ j に転送される。 R AMブロック b 2 のセルァ レイ h中のデータは S AMプロック m。 又は £ 2 のいず れかのデータ レジスタ j に転送される。
    [0085] 第 14図においては、 例えば、 R A Mブロック対 C ^ を 2つの R A Mブロック a， 、 a 2 から構成したが、 こ の数は 2に限るものではなく、 任意の数例えば "4 " あ るいは "8" とすることもできる。
    [0086] 第 14図においても、 第 1 3図と同様に、 データ伝送 に 1つのビッ ト線のみを使用するように構成することも できる。
    [0087] 従来、 スプリ ッ ト転送における連続アクセスでは、 力 ラムァ ドレスの M S Bにより 2分割されるセルアレイに 対し交互にアクセスしていた。 このため、 転送される力 ラムア ドレス （R AMブロック） の M S Bは、 ロー、 ハ ィのく り返しとなっていた。 しかし.ながら、 本発明の実 施例によれば、 カラムァ ドレスの M S Bが必ずしもロー、 ハイと繰り返されるようにしなく ても、 R AMブロ ッ ク から非ァクティ ブ側の S AMデータ レジスタへデータ転 送が可能となる。 このため、 カラムア ドレスの M S Bに より 2分割された第 1及び第 2の R AM部のうちの同一 の R AM部内でも、 スプリ ッ ト転送のための連続ァクセ スが可能となる。
    [0088] 即ち、 本発明によれば、 R A Mと S A Mとを有する半 導体記憶装置において、 R AMブロックをそれと対応す る S A Mブロックだけでなく、 対応しない S A Mブロッ クに対してもデータ転送可能である。 これにより、 スプ リ ッ トデータ転送を行う際に、 カラムァ ドレスの特定の ビッ 卜によって分けられる第 1及び第 2の R AM部のい ずれに属する R A Mブロックであるかに拘りなく、
    [0089] R AMブロ ッ クの連続ァクセスが可能となる。 よって、 例えば同一の R A M部内における R A Mブロッ クの連続 アクセスも可能である。
    [0090] 次に、 上記交差転送を実施するフ レームバッ フ ァにつ いて述べる。
    [0091] フ レームバッファに交差転送機能を持つマルチポー ト ビデオ R A Mを使用し、 第 8図のように C R Tディ スプ レイをマッ ピングする。 このとき、 マルチポー ト ビデオ R AMは第 9図の様に対応する。 交差転送機能により、 S AMレジスタ a又は bに対し、 R AMセルアレイの左 右どちらからでも自由に転送できる。 この為第 1 0図の 様な対応を第 9図の様な対応に変える事ができる。
    [0092] C R Tの走査線が 1→ 2→3→4→ 5…と走るのにあわ せて、 マルチポー ト ビデオ R A Mは、 1を S AMレジス 夕 aに転送して出力し→ 2を S A Mレジスタ bに転送し て出力し→ 3を S AMレジスタに転送して出力する—… のように動作する。 第 8図の 1から 3にかかる縱線を引 く場合、 グラフィ ックプロセッサは、 第 9図の様にセル アレイの内では 1 と 3は同一ロウにある為、 ページモー ドを使用する事ができる。 第 9図の場合は、 スプリ ッ ト 機能による 2分割の場合である。 ス ト ップレジスタ機能 を用いている場合においても同様である。 第 1 5図の様 な C R Tのマツ ビングに対し、 第 1 6図の様にマルチポ 一 ト ビデオ R AMと対応をとる。 第 1 6図では、 一本の ロウが、 1 , 5 , 9 , 1 3と言う様に 4分割されている。 この範囲内ではぺージモー ドによる書きこみが可能とな る。 この 4分割されたロウは第 1 5図では全て縱方向に つながつている。 この為、 C R T上の縦線を描く のにべ 一ジ乇一 ドによる高速ライ 卜が使用できる。 交差転送機 能の無いマルチポー ト ビデオ R AMの場合には、 第 1 7 図の様な対応となり、 分割されたロウを全て C R T上の 縦方向に対応させる事はできない。 ス 卜 ップレジスタ機 能で 4分割以上に分割した場合においても同様である。 上記実施例によれば、 フ レームバッ フ ァを構成するメ モリ に交差転送機能を有するマルチポー 卜 ビデオ R AM を使用し、 第 9図、 第 1 0図の様に C R Tディ スプレイ とメモリの分割ロウブロッ クとを対応させ、 分割された ロウブロ ッ クを C R Tに対し、 縦軸方向にマツ ビングす るようにしている„ このため C R T上の縦線データをグ ラフィ ッ クプロセッサがマルチポー ト ビデオ R AMへ書 きこむ時に、 ロウの分割数分の ドッ ト数をページモー ド で書きこむ事が可能となる。
    [0093] 次に、 本発明の実施例を、 以上と異なる図面を参照し て、 異なる観点から説明する。
    [0094] 第 1 8図に本発明による画像メモリの一実施例を示す。 この実施例の画像メモリは、 ランダムアクセスメモリ (R AM) 1 0 1 と、 シリ アルアクセスメモリ （ S AM) 1 0 2と、 データ転送手段 1 0 3と指定手段 1 04とを 備えている。 シリアルアクセスメモリ 1 0 2は第 1 8図 に示す様に、 S AM (U) と S AM ( L) の 2つに分け られている。 この分割された S AM ( U ) と S AM ( L ) は、 T A Pア ドレスの最上位ビッ ト （M S B ) の " 1 " と " 0 " にそれぞれ対応しており、 それぞれ独立にデ一 夕転送を行う事が出来る。 R A M I 0 1 は、 T A Pア ド レスの M S Bの " 1 " , に対応する R AM ( 1 ) と RAM ( 0) の 2つに分割されている。 転送サイ クル における口一ァ ドレスが行 Rを表す事は、 従来のスプリ ッ ト転送の場合と同様である。 しかし、 カラムア ドレス である T A Pァ ドレスの M S Bはここでは無視されず、 T A Pア ドレスが示す RAM ( 1 ) 又は R AM ( 1 ) の データが、 シリアルアクセスを受けていない S AM ( U ) 又は S AM ( L) に自動的に転送される。
    [0095] 今、 S AM (L ) がシリアルアクセスを受けている時 に、 転送サイ クルが生じ、 RAMポー トのメモリアレイ 1 0 1の行 Rのデータの転送を行う事を考える。 転送サ ィクルにおける T A Pア ドレスの M S B力 " 1 " であれ ば、 M S B " 1 " に対応する R AM ( 1 ) から S AM (U) にデータ転送される。 このときは、 従来のスプリ ッ ト転送の場合と同様である。 しかし、 T A Pア ドレス の M S B力《 " 0 " であった場合に、 M S B " 0 " 側の R AM ( 0 ) から S AM (L) にデータ転送されると、 現在シリアルアクセス中の S AMデータを破壊してしま う。 この為、 本実施例の画像メモリでは、 自動的に交差 転送に切り替えて、 S AM (U) にデータを転送する。 転送されたデータはシリアルアクセスが進み、 S AM ( L ) 力、ら S AM ( U ) に移る時に、 M S Bを以下の T A Pア ドレスからアクセスされる。
    [0096] 第 1 8図の場合、 シリ アルア ドレス◦〜 1 2 7に転送 サイ クルが生じた場合、 この時の T A Pァ ドレスが 5 0 であったとする。 このときは、 カラムア ドレス 0〜 1 2 7の R A Mデータが、 シ リ アルァ ドレス 1 28〜 2 5 5の S AM (U) に交差して転;^される。 これと同 時に、 T A Pア ドレスと して、 （ 1 28 + 5 0 =) 1 78がセッ トされる。 シリアルアクセスが 1 2 7まで 進み、 次の S Cサイクルに入ると、 T A Pア ドレスの 1 78番地 （R A M側の 5 0番地に相当するデ一夕） が アクセスされる。 つまり、. シリ アルアクセスが継続され る。 指定手段 1 04は、 S AM 1 0 2のシリ アルァクセ スの番地 （先頭番地 T A Pおよび最終番地 L A S T) を 指定する。 も し、 こ こで最終番地 L A S Tが指定されて いれば S AM ( L ) のシリアルアクセスは 1 2 7まで達 せずに L A S Tをもって終了する。 そして、 次の S Cサ ィ クルに入ると、 S AM (U) の T A Pア ドレスのァク セスを行う。 最終番地を与えるには、 転送サイクルによ つて与えても良いし、 又は、 例えば S AMの長さを幾つ かに区切り、 各区切毎の複数の最終番地を設定しておく こ と もできる。
    [0097] 次に、 この様な転送動作を行うと画面の表示がどの様 に効率的に行えるかを説明する。
    [0098] 本実施例によれば、 交差転送を採用したので、 第 7 A 図の様なデータ転送が可能である。 これにより、 画面の スキャ ン方向にタイルが偶数個並ぶ様な場合にも対応で きる。 しかし、 R A M内で高速アクセス可能なカラム方 向には、 表示画面のなるべく正方形に近いピクセル領域 を対応させた方が画面の高速処理に適している事は前に 説明した通りである。 この様に、 S .AMを 2分割で使用 している限り、 スキャ ン方向のタイルの長さの方が縱方 向より長く なり、 高速な画面処理には不利であることが 分かる。
    [0099] 第 1 9図は、 このタイルをより正方形に近付ける為の —実施例である- まず、 表示画面 2 0 2の 8ライ ン分の データについて考える。 R A M 1 0 1のある行のカラム 方向のデータを、 表示画面 2 0 2で 8つのライ ンにまた がる矩形領域のピクセルデータに対応させる。 また、 表 示画面 2 0 2に示す一つのライ ンのピクセルデータであ る斜線部を、 R AM 1 0 1の矩形領域の斜線部に対応さ せる。 残りの R A Mと表示画面 2 0 2の矩形領域の対応 についても同様に関係付けて行く。 こ こで、 表示画面 2 0 2の表示の際のスキャ ンは、 ライ ン 1 , ライ ン 2 , ライ ン 3 , …の順に行われる。 一方、 R A M 1 0 1から S AM 1 0 2へのデータ転送は 1行ずつ行われる。 まず、 領域 1を S AM 1 0 2でスキャ ンし、 次に領域 2、 次に 領域 3、 …と、 シリアルアクセスが可能である様にデ一 タ転送を行う。 この際、 スプリ ッ ト転送と交差点送が可 能であるので、 従来のリアルタイム転送の様にタイ ミ ン グの制約がない。 R A M 1 0 1 と表示画面 2 0 2のデ一 タの対応関係を第 2 0 A図、 第 2 0 B図に更に具体的に 示す。 第 2 0 A、 2 0 B図においては、 表示画面 2 0 2 はライ ンが 1 0 24個のピクセルで構成されているとす る。 つま り、 4 X 4のタイルで画面を構成するものとす る。 R AM 1 0 1 は 5 1 2カラムから成り、 これを第 2 0 A図に示す様に aから hまでの 8つの領域に分割す る。 分割の仕方と しては、 前述の様に、 S AMを 8等分 する境界線である 6 3 , 1 2 7 , 1 9 1 , ···, 44 7の 7つを最終番地と して設定しておけば良い。 今、. 各行を K, L, M, N…と呼び、 例えば行 Kの領域 aのデータ を K a と表せば、 K aから K hのデータは第 2 ◦ B図に 示す様に画面 2 0 2において斜線で示す矩形領域を構成 する。 また画面上のライ ンを順次を表示する為には、 R AM上の K a , L a , M a , N a , K b , L b…の順 にシリアル出力する必要がある。 このため、 まず K行の L側のデータを S A M ( L ) にスプリ ッ 卜転送し、
    [0100] T A Pア ドレスを 0にセッ 卜 してシリアル出力する。 次 に、 L行の L側のデータを S AM ( U ) に交差転送し、 同様に T A Pァ ドレスを 0にセッ ト してシリアル出力す る。 このように、 スプリ ツ ト転送と交差転送を繰り返し 順次出力する。 2ライ ン目以降は、 T A Pア ドレスを 64 , 1 28, …にセッ ト していけば良い。 ここで、 夕 ィルを構成する ピクセルはライ ン方向に 2 5 6、 縦方向 に 3 2である。 S AMから出力されるデータの長さを更 に短く していけば、 より正方形に近いタイルを当てはめ ることが可能になる。 R AM 1 〇 1のカラム方向の高速 アクセス、 例えばページモ一 ドでアクセスする こ とによ り画面 2 0 2の高速処理が行える樣になる。
    [0101] また、 第 2 1 A, 2 1 B図は第 20 A, 2 0 B図の実 施例で用いたバッファメモリを変更すること無く、 更に 小さい画面サイズに対応する一例である。 バッフ ァメモ リのタイルの大きさは前述と同様に 4 X 4で構成されて おり、. R A M I 0 1は 5 1 2カラムから成り立つている- また、 画面のサイズはスキャ ン方向に 80 0個のビクセ ルで構成されているものとする。 RAM I 0 1を分割す る最終番地の設定は最終番地変更サイクル等により容易 に変更できる。 ここでは 8分割のままとしている。 今、 各行を K， L, Μ, Ν…と呼び、 例えば行 Κの領域 aの データを K a と表わす。 K aから K hのデータは、 第 2 1 A図に示す様に、 画面 2 0 2において斜線で示す矩 形領域 （タイル） を構成する。 バッファメモリの構成を 変えないようにするには以下のようにする。 即ち、 画面 2 0 2のスキャ ン方向にタイルは 4個並ぶ。 更に、 タイ ルは 4個のデバイスで構成されている。 このため、 画面 2 0 2の 80 0のピクセル中に 1 8 S AMが 1 6個含 まれている。 従って、 1 /8 S AM 1個の長さを 64 ビ ッ 卜から 5 ◦ ビッ トに変更すれば良い。 この操作は、 各 転送サイ クル時の T A Pァ ドレスによって行う ことが出 来る。 例えば、 K aのデータをシリ アルに出力する際は T A Pア ドレスを 1 4にセッ 卜 し、 6 3までの 5 0 ビッ トデータと して出力すれば良い。
    [0102] 上記の実施例によれば、 ラ ンダムアクセスメモ リから シ リ アルアクセスメモリへのデータ転送を制約なしに行 う ことが出来るとと もに、 シリ アルアクセスメモリから 表示画面に送出するデータの長さを任意に設定するこ と が可能となり、 バッ ファメモリ システムを変えること無 しに各種サイズの表示画面にも対応する ことが出来る。
    权利要求:
    Claims

    請 求 の 範 囲
    1. 第 1 RAM部と第 2 R AM を有する R AMと、 第 1 S AM部と第 2 S AM部を有する S AMと、 前記第 1 R AM部と前記第 1 S AM部とを接続し且つ 前記第 2 R AM部と前記第 2 S AM部とを接続するスプ リ ッ ト転送状態と、 前記第 1 RAM部と前記第 2 S AM 部とを接続し且つ前記第 2 R AM部と前記第 1 S AM部 とを接続するクロス転送状態とを切換可能にとり得る転 送手段と、
    を備えたマルチポー ト半導体記憶装置。
    2 , 前記第 1 S AM部と前記第 2 S AM部は、 交互 にデータをシリ アル出力するものである、 請求項 1に記 載の装置。
    3. 前記転送手段は、 前記第 1及び第 2 RAM部の うちの任意のものを、 前記第 1及び第 2 S AM部のうち のデータ出力済のものに接続するために、 スプリ ツ ト転 送状態とク ロス転送状態のいずれかの状態をとる、 請求 項 1 に記載の装置。
    4. 前記転送手段は、 前記第 1及び第 2 R AM部の うちの任意のものを、 前記第 1及び第 2 S AM部のうち のデ一夕出力済のものに接続するために、 スプリ ッ ト転 送状態とク ロス転送状態のいずれかの状態をとる、 請求 項 2に記載の装置。
    5. 前記第 1及び第 2 R A M部は、 選択信号によつ てそのいずれかが選択される、 請求項 3に記載の装置。
    6. 前記第 1及び第 2 R AM部.は、 選択信号によつ てそのいずれかが選択される、 請求項 4に記載の装置。
    7. 前記選択信号は、 カラムア ドレスの 1つのビッ トである、 請求項 5に記載の装置。
    8. 前記選択信号は、 カラムア ドレスの 1つのビッ トである、 請求項 6に記載の装置。
    9. 前記第 1及び第 2 R A M部は、 共に、 カラム方 向に沿って並んだ複数の R AMブロックを有し、 前記各 R A Mブロッ クは、 ロウ方向に沿って並んだ複数のメモ リセルを有し、 前記メモリセルのうちロウ方向に沿って 並んだものはロウライ ンの 1つによつて同時に選択され る、 請求項 6に記載の装置。
    1 0. 前記第 1及び第 2 R A M部は、 共に、 カラム 方向に沿って並んだ複数の R AMブロックを有し、 前記 各 R A Mブロックは、 ロウ方向に沿って並んだ複数のメ モリセルを有し、 前記メモリセルのうちロウ方向に沿つ て並んだものはロウライ ンの 1つによつて同時に選択-さ れる、 請求項 7に記載の装置。
    1 1. 前記第 1及び第 2 R AM部は、 共に、 カラム 方向に沿って並んだ複数の R AMブロッ クを有し、 前記 各 R A Mブロッ クは、 ロウ方向に沿って並んだ複数のメ モ リセルを有し、 前記メモ リセルのうちロウ方向に沿つ て並んだものはロウライ ンの 1つによって同時に選択さ れる、 請求項 8に記載の装置。
    1 2. 前記第 1 R AM部に属する前記 R A Mブロッ クと、 前記第 2 R AM部に属する前記 R AMブロッ クと
    5 が交互にカラム方向に沿って並んでいる、 請求項 9に記 載の装置。
    1 3. 前記第 1 RAM部に属する前記 R AMプロッ クと、 前記第 2 R AM部に属する前記 R A Mプロッ クと が交互にカラム方向に沿って並んでいる、 請求項 1 0に
    10 記載の装置。
    1 4. 前記第 1 R AM部に属する前記 R AMブロッ クと、 前記第 2 R AM部に属する前記 R AMブロックと が交互に力ラム方向 ίί:沿つて並んでいる、 請求項 1 1に 記載の装置。
    15 1 5. 前記 S AMはカラム方向に沿って並んだ複数 の S AMブロックを有し、 それらの S AMブロックは前 記 R A Mブロックに 1対 1 に対応しており、 前記 S A M ブロックのうち、 1つおきのものが前記第 I S AM部を 構成し、 他の 1つおきのものが前記第 2 S AM部を構成 - 20 する、 請求項 1 2に記載の装置。
    1 6. 前記 S AMはカラム方向に沿って並んだ複数 の S AMブロックを有し、 それらの S AMブロックは前 記 R A Mブロッ クに 1対 1に対応しており、 前記 S A M ブロッ クのうち、 1つおきのものが前記第 I S AM部を 構成し、 他の 1つおきのものが前記第 2 S AM部を構成 する、 請求項 1 3に記載の装置。
    1 7. 前記 S AMはカラム方向に沿って並んだ複数 の S AMブロックを有し、 それらの S AMブロックは前 記 R A Mブロックに 1対 1 に対応しており、 前記 S A M ブロックのうち、 1つおきのものが前記第 1 S AM部を 構成し、 他の 1つおきのものが前記第 2 S A M部を構成 する、 請求項 14に記載の装置。
    1 8. 前記第 1 R AM部に属する前記 R AMブロッ クの複数 （N) のものを、 前記第 2 R AM部に属する前
    ' 記 R AMブロックの複数 （N) のものとが交互にカラム 方向に沿って並んでいる、 請求項 9に記載の装置。
    1 . 前記第 1 R AM部に属する前記 R AMプロッ クの複数 （N) のものを、 前記第 2 R A M部に属する前 記 R AN!ブロッ クの複数 （N) のものとが交互にカラム 方向に沿って並んでいる、 請求項 1 0に記載の装置。
    2 0. 前記第 1 R AM部に属する前記 R AMブロッ クの複数 （N) のものを、 前記第 2 R AM部に属する前 記 R A Mブロッ クの複数 （ N ) のものとが交互にカラム 方向に沿って並んでいる、 請求項 1 1 に記載の装置。
    2 1. 前記 S AMはカラム方向に沿って並んだ複数 の S AMブロックを有し、 それらの S AMブロッ クは前 記 R A Mブロッ クに 1対 1に対応しており、 前記 S A M ブロックのうち、 隣り合った複数 （N) のものが交互に 前記第 I S AM部と第 2 S AM部を構成する、 請求項
    1 8に記載の装置。
    2 2. 前記 S AMはカラム方向に沿って並んだ複数 の S AMブロックを有し、 それらの S AMブロックは前 記 R A Mブロックに 1対 1に対応しており、 前記 S A M ブロックのうち、 隣り合った複数 （N) のものが交互に 前記第 I S AM部と第 2 S AM部を構成する、 請求項
    1 ¾に mi の装 ii。
    2 3. 前記 S A Mはカラム方向に沿つて並んだ複数 の S AMブロックを有し、 それらの S AMブロックは前 記 R A Mブロックに 1対 1 に対応しており、 前記 S A M ブロックのうち、 隣り合った複数 （N) のものが交互に 前記第 I S AM部と第 2 S AM部を構成する、 請求項
    20に記載の装置。
    24. カラムア ドレスのある ビッ トに対応して選択 される第 1の R A M部と第 2の R A M部とを有し、 前記 各 R AM部はそれぞれ複数の R AMプロックを有する、
    R A Mと、
    前記第 1の R AMに対応する第 1の S AM部と前記第 2の R AM部に対応する第 2の S AM部とを有し、 前記 各 S AM部はそれぞれ複数の S AMブロックを有し、 前 記第 1の S AM部の前記各 S AMブロッ クと前記第 1の R A M部の前記各 R A Mプロ ッ クとがカラム方向の一対 一に対応すると共に、 前記第 2の S AM部の前記各 S A Mブロッ クと前記第 2の R A M部の前記各 R A Mブ 口 ックとがカラム方向に一対一に対応している、 S AM と、
    前記ある R AMブロックとそれに対応する前記 S AM ブロックとを導通する機能と、 前記ある R AMブロック とその R AMブロックが属する前記 R A M部に対応しな い前記 S A M部に属する前記 S AMブロックの 1つとを 導通する機能とを、 切り換え可能なデータ転送手段と、 を有するマルチポー ト半導体記憶装置。
    2 5. 前記 RAMは、 前記第 1の R AM部に属する ' 第 1の前記 R AMブロックと、 前記第 2の R AM部に属 し前記第 1の R AMブロックと隣り合う第 2の前記 R AMブロックとを有する R AMブロック対の複数を有 し、
    前記 S AMは、 前記第 1の R A Mプロックに対応する 第 1の S AMブロックと、 前記第 2の R A Mブロ ックに 対応する第 2の S AMプロッ クとを有する S AMブロッ ク対の複数を有し、
    前記転送手段は、 データ転送に当り、 前記第 1の R A Mブロックを前記第 1及び第 2の S A Mブロッ クの 一方に選択的に導通させ得ると共に、 前記第 2の R A M ブロッ クを前記第 1及び第 2の S A Mブロックの一方に 選択的に導通させ得るものである、 請求項 24に記載の
    2 6. 前記 R AMは、 前記第 1の R AM部にそれぞ れ属し互いに隣り合う第 3及び第 4の前記 RAMブロッ クを有する第 1の R AMブロック対と、 前記第 1の R AMブロック対と互いに隣り合う第 2の R AMプロッ 5 ク対であって、 前記第 2の RAM部に属し互いに隣り合 う第 5及び第 6の前記 R AMプロックを有する第 2の RAMブロック対とを有し、 前記第 1の R AMブロ ック 対と前記第 2の R AMプロック対とは交互に配列されて おり、
    10 前記 S AMは、 前記第 3及び第 4の R Aノブロ ッ クに ' それぞれ力ラム方向に対応する第 3及び第 4の前記
    S AMブロックを有する第 1の S AMブロック対と、 前 記第 1の S AMブロック対と互いに隣り合う第 2の S AMブロック対であって、 前記第 5及び第 6の RAM
    15 ブロックにそれぞれカラム方向に対向する第 5及び第 6 の前記 S A Mブロックを有する第 2の S AMブロック対 とを有し、 前記第 1の S A Mブロック対と前記第 2の - S AMブロック対とは交互に配列されており、 前記転送手段は、 データ転送に当って、 前記第 3及び ' 20 第 5の R AMブロ ックのいずれかと、 前記第 3及び第 5 の S AMブロ ッ クのうちのいずれかのブロ ッ ク とを選択 的に導通させ得ると共に、 前記第 4及び第 6の R AMブ ロ ッ クのいずれかと、 前記第 4及び第 6の S AMブロッ クのうちのいずれかのブロッ クとを選択的に導通させ得 るものである、 請求項 24に記載の装置。
    2 7. 前記 R AMブロックと前記 S AMブロックと の間のデータ転送は 1本のカラム線 ίこよって行われる、 請求項 24に記載の装置。
    28, 前記 R A Μブロッ クと前記 S A Μブロッ クと の間のデータ転送は 1本のカラム線によって行われる、 請求項 2 5に記載の装置。
    2 9. 前記 R AMブロッ クと前記 S AMブロッ クと の間のデータ転送は 1本のカラム線によって行われる、 請求項 2 6に記載の装置。
    3 0. 前記 S AMからの出力に基づいて表示画面に 画像を表示する表示手段をさらに有する請求項 1 に記載 の装置。
    3 1. 前記 S A Mからの出力に基づいて表示画面に 画像を表示する表示手段をさ らに有する請求項 2· 3に記 載の装置。
    3 2. 前記 S AMからの出力に基づいて表示画面に 画像を表示する表示手段をさらに有する請求項 24に記 載の装置。
    3 3. 前記 S AMからの出力に基づいて表示画面に 画像を表示する表示手段をさ らに有する請求項 2 6に記 載の装置。
    34. 前記第 1及び第 2 S A M部におけるデータ出 力開始と終了の番地を指定して、 指定した範囲内の番地 におけるデータを前記第 1及び第 2 S AM部から出力さ せる、 指定手段をさらに備える、 請求項 1に記載の装置。
    3 5. 前記第 1及び第 2 S AM萍におけるデータ出 力開始と終了の番地を指定して、 指定した範囲内の番地 におけるデータを前記第 1及び第 2 S AM部から出力さ せる、 指定手段をさらに備える、 請求項 2 3に記載の装
    3 6. 前記第 1及び第 2 S AM部におけるデータ出 力開始と終了の番地を指定して、 指定した範囲内の番地 におけるデータを前記第 1及び第 2 S AM部から出力さ ' せる、 指定手段をさらに備える、 請求項 24に記載の装
    3 7. 前記第 1及び第 2 S AM部におけるデータ出 力開始と終了の番地を指定して、 指定した範囲内の番地 におけるデータを前記第 1及び第 2 S AM部から出力さ せる、 指定手段をさらに備える、 請求項 2 6に記載の装
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