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    公开号:WO1991015852A1
    申请号:PCT/JP1991/000424
    申请日:1991-03-30
    公开日:1991-10-17
    发明作者:Masao Taguchi
    申请人:Fujitsu Limited；
    IPC主号:G11C7-00
    专利说明:
    [0001] 明 細 書 データ読み出し完了タイ ミ ングを早めた ダイナ ミ ック RAM 技術分野
    [0002] 本発明は、 大容量の半導体記憶装置、 特に、 ダイ ナ ミ ック ランダム · アク セス · メ モリ （ D RAM) に関し、 更に、 ダ イ ナ ミ ック · ラ ンダム ' アクセス · メ モリ の制御信号発生回 路に関する。
    [0003] 半導体記憶装置は大容量になると、 ビ ッ ト線 （列） を分割 し、 その各々にセ ンスアンプを設けて分割セルアレー構造を とるものがある。 本発明は、 データの読み出しおよび書き込 み時におけるビ ッ ト線とデータバス線との間の信号伝達制御 および、 この制御を行うための制御信号のタイ ミ ングに係る ものである。 背景技術
    [0004] 図 1に分割セルア レー形式のダイ ナ ミ ック RAMの一例を 示す。 本例ではメ モ リ セルア レー M CAは M CAm ( m = 1 〜 4 ) の 4つに分割され、 各メ モ リ セルア レー M CAmの各 列毎に 1対のビ ッ ト線 BLi , ΒΓΓ" ( i = 1 , 2 , · · · ) が 接続され、 これらの対のビ ッ ト線 BLi , III "の間にはセ ンス ア ンプ S Aが接続され、 各対のビ ッ ト線 BLi , Π—の各線に は、 各メ モ リ セルア レー M CAm毎に設けられた 1対のデー タバス線 DB j , ΜΤのそれぞれ対応する 1 つの線が接続され る。 また、 各対のデータバス線 DB j , Tには、 データバス アンプ D B A、 書込みアンプ WA等が接続される。 各ビッ ト 線 BLi , III—は列選択スィ ツチ Qn ' ( n = 1 , 2 , ' · · ) によりそれぞれ対応するデータバス線 DB j , "BFTに接続する。 各ビッ ト線 BLi , BLi に対応する列選択スィ ツチの開閉は、 列選択線 C S L k ( k = l , 2 , · · · ) を通して与えられ る列デコーダ C Dの出力により、 各列毎に全てのメ モ リ セル ァレー M C Amに対して共通に行なわれる。
    [0005] 図 1 の構成の動作は周知の通りであるが、 概述すれば、 図 示しないワー ド線を選択すると、 選択ワード線に対応するメ モリセルの記憶データによる電圧がビッ ト線 BLi , ITT上に 現われ、 ビッ ト線 BLi , ΙΓΓ"上の電圧はセ ンスアンプ S Aに より増幅される。 例えば、 列デコーダ C Dが列選択線 CSL 1 を Hレベル （選択レベル） にすると、 列選択スィ ッチ Q t ' 〜QB ' がオンになり、 ビッ ト線 BLI , irT"〜BL4 , ITT"上 の電圧がデータバス線 DB 1 , TT〜DB4 , "ίΓ へ出力される。 これらのデータバス線上の出力はアンプ D B Aで増幅され、 そして 1 ビッ ト出力型なら 1組だけが選択されて外部出力と して得られる。 また、 このとき、 ビッ ト線 BL1 , Ιΰ~〜ΒΙ^ , 上の増幅された電圧は、 選択されたワー ド線に対応する メ モリ セルに印加され、 メ モリ セルの内容のリ フ レツ シュが 行われる。
    [0006] 書込みの場合は書込みア ンプ WAが動作し、 この出力がデ ータバス線 DB j , DB . 選択されてオンになった列選択スィ ツチ Q n ' 、 これらのオンになった列選択スィ ッチ Q n ' に よつてデータバス線 DB j , DB j に接続されるビッ ト線 BL i , 11 "を介して、 選択されたヮ一ド線に対応するメ モリ セルに 入り、 該メ モ リ セルに書込みが行われる。
    [0007] なお分割メ モリ セルア レーでは、 各メ モ リ セルァ レ一 M C Aに列デコーダを置く方式もあるが、 これはスペースを要す るので、 図 1 の構成のように列デコーダは各 M C A mに共通 にし、 各 M C A mを通って延びる列選択線によって全ての M C A mの列選択をする方式が最近では主流になっている。
    [0008] 図 1 のように、 従来、 ダイ ナ ミ ック R A Mの列選択手段は, 列デコーダの出力をセルア レーの分割ブロ ックごとに置かれ ている列選択スィ ッチ Qに接続するものであった。 列選択ス ィ ツチはデータバス線 DB j , DB j とビッ ト線 BL i , BL i もし く はセンスア ンプ S Aを列デコーダの駆動によって接続し、 読出し動作時にはセンスアンプ S Aによってデータバス線に プリ チャージされた電荷を引き抜き、 データバス線 DB j , DB 丁の負荷素子に対して適当な出力信号を発生させる。 書込時 にはデータバス線 DB j , DB j に与えた大振幅によってセ ンス ア ンプを構成するフリ ップフロ ップ回路を駆動する。
    [0009] たとえばメ モ リ セルア レー MCA 1 のビッ ト線 BL 1 , BL 1 に 接続されたメモリ セルの記憶データを読出す場合、 列デコー ダの駆動で列選択線 CSL 1が駆動され、 これによつて ' Q z ' がオンになり、 センスアンプ S Aとデータバス線 DB 1 が接続される。 ここで、 ワー ド線の駆動によって読み出 したいメ モ リ セルに接続されたビッ ト線 （例えば、 DB 1 ) の 他に、 該ビッ ト線と対になるビッ ト線 （例えば、 DB 1 ) をセ ンスアンプ S Aのもう一方の入出力端子に接続するのは、 セ ンスア ンプ S Aの 2 つの入出力端子間でビ ッ ト線の寄生容量 がバラ ンスするようにするためである。
    [0010] データバス線は予め V c c— V t h ( V c cは電源電圧、 V t hは M〇 S ト ラ ンジスタのしきい値電圧でたとえば V c c = 5 V , V t h = 1 V ) 程度の電圧にセ ッ 卜されており、 セ ンスアンプ S Aは読出データの " 0 " " 1 " に応じて一方のデータバス 線の電位を引下げる。 ここに現れる電圧振幅は 0. δ V程度で ある。
    [0011] 一方、 書込みのときは、 データバス線 DB j , DB j に接続さ れた書込ア ンプ W Aがデータバス線に電源電圧いつばいの大 振幅を与えるので、 選択 （導通している） ' , Q z ' を 通じてセ ンスア ンプ S Aは書込データに応じて反転する。 選 択メ モ リ セルはセル内の ト ラ ンスフ ァ ゲー ト （ M 0 S トラ ン ジスタで、 そのゲー トはワード線） を通じて、 この電圧をセ ルのキ ヤ ノ、·シタに蓄える。
    [0012] ここで、 従来の方式においては、 下記の 2つの問題があつ た。 これらの問題は、 実際にはタイ ミ ングをうま く調整する ことで現れないのであるが、 そのためには常にタイ ミ ングマ 一ジンをとつておく必要があるため、 メ モ リ のアク セスをあ る程度以上速く しょう とすると、 マージン不足で限界が生じ てしまう。
    [0013] ① セ ンスアンプが動作し始めてからある程度時間 （マー ジン） が経ってからでないと、 列選択線を駆動できない。 こ のマージ ンが不足する とセ ンスア ンプは誤動作する。 こ の理 由は、 セ ンスア ンプが動作しはじめた初期は、 ビ ッ ト線に生 じているメ モ リ セル出力 （約 200mV ) 電圧があまり増幅され ておらず、 こ の状態で列選択スィ ッチが導通してしま う と、 データバス線上にある電圧がセ ンスア ンプに入り 、 セ ンスァ ンプはその影響で動作が不安定になつてしまうためである。 このため、 セ ンスア ンプが動作してから 15〜20ns後に列選択 ス ィ ツチを駆動する。 従来方式ではこ のタ イ ミ ングマージ ン が必要である。
    [0014] ② 書込みを行ったあとはデータバス線上に大振幅が残つ ているので、 これを完全にリ セ ッ ト してからでないと読出し 時にセ ンスア ンプは前の書込データの影響を受けて誤動作す る。
    [0015] 以上のことから、 上記のダイ ナ ミ ック R A Mではセ ンスァ ンプ動作初期の不安定な時期にデコーダを動作させることが できず、 アクセス高速化に限界があった。
    [0016] 日本国特開昭 5 9—1 0 6 9 2号においては、 書き込み 用の列選択線 C L Wと読み出し用の列選択線 C L Rとを別々 に設け、 ダイ ナ ミ ック R A Mにおいてビッ ト線とデータバス 線とを ト ラ ンジスタを介して接続する例が示されている。 図 2 は、 図 1 と同じように複数のメ モ リ セルア レーからなるダ ィ ナ ミ ッ ク R A Mの、 1 つのメ モ リ セルア レーの 1 つの列に ついての構成を示すものであり、 また、 ビッ ト線の対 BL i ,
    [0017] BL i に接続される複数のメ モ リ セルのう ち 1 つのメ モ リ セル のみを示している。 図 2の構成においては、 書き込み用列選 択線 C L Wと読み出し用列選択線 C L Rとが独立に設けられ ており、 書き込み時には、 ビッ ト線の対 BLi , BLi とデータ バス線の対 DB j , DB j との間に接続される トランジスタ Q！ および Q2 を書き込み用列選択線 C L Wを介して与えられる 書き込み用列選択信号が制御するこ とによってビッ ト線の対 BLi , HT—とデータバス線の対 DB j , とが接続され、 読 み出し時には、 データバス線の対 DB j , DB j に各々のソース 端子を接続する トランジスタ G および Q7 を、 読み出し用 列選択線 C L Rを介して与えられる読み出し用列選択信号が 制御する。 トラ ンジスタ Q ί> および Q 7 の ドレイ ン端子には それぞれトランジスタ Q8 および Q9 のソース端子が接続さ れ、 トランジスタ Q8 および Q9 のゲー ト端子はそれぞれビ ッ ト線の対 BLi , BLi の各線に接続されている。
    [0018] 読み出しの前には、 ト ラ ンジスタ Q3 および Q4 を介して 電源 V c cからデータバス線 DB j , DB j に電荷がプリチャージ され、 データバス線 DB j , "0Έ を所定の電圧に保持して トラ ンジスタ Q 3 および Q 4 が 0 F Fされる。 そして、 ワー ド線 W Lを Hとすることにより トランスファゲー ト Qc を導通状 態にしてメモリ セルのキャパシタ Cに記憶された 1ビッ トの データに応じた電圧が、 該キャパシタに接続されたビッ ト線 BLi または TF上に現れる。 図 2においては図示しないしな いが、 ビッ ト線 1ΓΓ"側に接続されるメ モリ セルの構成も、 ビ ッ ト線 BLi 側に示されるものと同様である。
    [0019] 上記のビッ ト線 BLi , BLi の対上に現れた電圧はセンスァ ンプ S Aに印加され、 1 5〜 2 0 n s の時間で徐々に増幅さ れる の増幅された電圧は ト ラ ンジスタ Q8 および Q9 の ゲー ト端子に印加される。 これにより、 ビ ッ ト線 BLi , BLi の対にそれぞれ接続されたメ モ リ セルに記憶された電圧に応 じて、 ト ラ ンジスタ Q 8 および Q <) の一方のみが 0 Nとなる, こ こで、 上記の読み出し用列選択線 C L Rを介して与えられ る読み出し用列選択信号を Hとする こ とによ り、 ト ラ ンジス タ Q6 および Q 7 が 0 Nとなり、 上記の ト ラ ンジスタ Q 8 お よび Q 9 のう ち 0 Nとなった方に接続されるデータバス線に プリ チヤ一ジされた電荷が低電圧源 V ss側に引き抜かれる。 こ う して、 電荷が引き抜かれた側のデータバス線の電圧が低 下し、 このデータバス線 DB j , DB j の対の差電圧がデータバ スア ンプ D B Aにて増幅されラ ツチされる こ とにより、 メ モ リ セルに記憶された 1 ビ ッ 卜 のデータが検出される。
    [0020] 図 3 A〜 3 Hは、 図 2の構成におけるデータ読み出しのタ ィ ミ ングを示すものである。
    [0021] R A S信号が無効 （ H ) である間 （図 3 B ) に、 ト ラ ンジ スタ Q3 , Q 4 , および， Q5 のゲー トに与えられるゲー ト 電圧 0 R が V ccとなる （図 3 A ) こ とにより、 これらの ト ラ ンジスタ Q 3 および Q 4 が 0 Nとなり、 これらの ト ラ ンジス タ Q3 および Q4 を通って、 高電圧源 Vccよりデータバス線
    [0022] DB j および DB j に電流が供給され、 データバス線 DB j および Tが充電 （プリ チャージ） される （図 3 H ) 。 こ のプリ チ ヤージの後、 ト ラ ンジスタ Q 3 , Q4 , および， Q 5 のゲー 卜に与えられるゲー ト電圧 <* R は 0 Vに戻され、 ト ラ ンジス タ Q3 , Q4 , および， Q5 は全て O F Fされる。 こ う して データバス線 DB j および DB j は、 高電圧 V c cにプリ チヤ一ジ されたまま、 高電圧源 V ccからも、 および、 互いに相手のデ ータバス線 DB j からも、 それぞれ絶緣された状態となる。 こ の状態で、 ワー ド線 W Lが駆動される （図 3 C ) と、 このヮ 一ド線 W Lをゲー ト端子に接続する ト ラ ンジスタ Qc が 0 K となり、 トラ ンジスタ Q c を介して該キャパシタ Cに接続さ れるビ ッ ト線 BLiの電圧が、 メ モ リ のキ ャパシタ Cの端子電 圧の影響で、 例えば、 約 1 0 O m V低下する （図 3 E ) 。 こ の時点で、 セ ンスア ンプ S Aに供給される電源電圧 B が V c とされる （図 3 D ) ことにより、 ビッ ト線 BLiの電圧 （高電 圧 V ccからのずれ） が増幅され始める （図 3 E ) 。 この増幅 された電圧は トラ ンジスタ Q 8 および Q 9 のゲー ト端孑に印 加される、 ビッ ト線 BLi , BLi の対にそれぞれ接続されたメ モリ セルに記憶された電圧に応じて、 トランジスタ Q B およ び Q9 の一方のみが O Nとなる。 このビッ ト線 1ΓΓの電圧が 充分増幅された時点で、 読み出し用列選択線 C L Rが Hレべ ルにされることにより、 図 2の構成の トラ ンジスタ Q6 およ び Q 7 が 0 Nとなり、 上記の トラ ンジスタ Q 8 および Q 9 の うち 0 Nとなった方に接続されるデータバス線にプリチヤ一 ジされた電荷が低電圧源 Vss側に引き抜かれる。 こう して電 荷が引き抜かれた側のデータバス線の電圧が低下し （図 3 H ) このデータバス線 DB j , DB j の対の差電圧がデータバスァ ン プ D B Aにて増幅されラ ッチされることにより、 メ モリセル に記憶された 1 ビッ トのデータが検出される。
    [0023] このように、 図 2の構成によっても、 前述の①、 セ ンスァ ンプが動作し始めてからある程度時間 （マージン） が経って からでないと、 列選択線を駆動できないという問題があり、 さ らに、 ②、 書込みを行ったあとはデータバス線上に大振幅 が残っているので、 これを完全にリ セ ッ ト してからでないと 読出し時にセ ンスアンプは前の書込データの影響を受けて誤 動作するという問題は解決されておらず、 ァクセス高速化に 限界があった。 発明の開示
    [0024] 本発明の目的は、 ワー ド線の活性化から短時間でメ モ リ セ ルに記憶されたデータを読み出すことを可能にし、 また、 書 込み時のデータバス残留電圧の影響をセ ンスアンプが受ける ことがないようにする、 ビッ ト線とデータバスとの間の信号 伝達機能を有するダイ ナ ミ ック R A Mを提供することを目的 とするものである。
    [0025] 本発明によれば、 ビッ ト線が接続されたセ ンスアンプと、 データバス線と、 該ビッ ト線上に生じた電圧変化に応じて、 該データバス線の電圧を変化させる読み出し電圧出力手段と を有し該読み出し電圧出力手段の活性化の後に、 セ ンスア ン プを活性化することを特徴とするダイ ナ ミ ック R A Mが提供 される。
    [0026] 更に、 本発明によれば、 4 々 1 ビッ トのディ ジタルデータ を端子電圧として記憶する少な く とも 1 つのメ モ リ セルのキ ャバシタと、 少な く とも 1 つのメ モ リ セルに対応して設けら れる ビ ッ ト線と、 前記メ モ リ セルのキ ヤバシタの各々 に対応 して設けられ、 該メ モ リ セルのキ ャパシタ の端子と、 該メ モ リ セルに対応するビッ ト線との電気的接続/非接続を制御す るゲ一 ト手段と、 各々が、 少なく とも 1つのビッ ト線に対応 して設けられ、 該各々に対して、 所定の抵抗を介して、 所定 の電源から電流が常時供給される、 少なく とも 1 つのデータ バス線と、 前記ビッ ト線の各々に対応して設けられ、 該ビ 'ノ ト線に対応するデータバスに電流入力端子を接続し、 該ビッ ト線上に生じた電圧変化に応じて、 該データバスの電圧を変 化させる読み出し電圧出力手段とを有してなることを特徴と するダイ ナ ミ ック R A Mが提供される。 図面の簡単な説明
    [0027] 図 1 は、 従来のダイナミ ック R A Mにおけるデータの書き 込み、 および、 読み出しのための構成の 1例を示す図、 図 2 は、 従来のダイ ナ ミ ック R A Mにおけるデータの書き 込み、 および、 読み出しのための構成の 1例を示す図、
    [0028] 図 3 A〜3 Hは、 図 2の構成におけるデータ読み出しのタ ィ ミ ングを示す図、
    [0029] 図 4 は、 本発明の実施例の構成を示す図、
    [0030] 図 5 は、 図 4の構成の 1変形を示す図、
    [0031] 図 6 は、 図 2の構成において、 従来のリ一ド · モディ ファ ィ · ライ トを行うタイ ミ ングを示す図、
    [0032] 図 7 は、 図 4の構成において、 リード · モディ ファイ · ライ トを行うタイ ミ ングを示す図、
    [0033] 図 8 は、 図 2のような構成のダイナミ ック R A Mの全体構 成を、 前述のような制御を行うための制御信号を発生する制 御回路の構成と共に示す図、
    [0034] 図 9 は、 図 4 のデータバスアンプ D B Aおよびデ一タラ ッ チ回路の構成例を示す図、
    [0035] 図 1 0 A〜 1 0 I および図 1 1 Α〜 1 ΐ Γは、 本発明の実 施例のタ イ ミ ングを示す図、 そして、
    [0036] 図 1 2、 図 1 3、 図 1 4、 および、 図 1 5 は、 本発明の実 施例の変形例を示す図である。 発明を実施するための最良の形態
    [0037] 図 4 は、 本発明の第 1 の実施例の構成を示すものである。 図 4においても、 図 2におけると同様に、 図 1 と同じように 複数のメ モ リ セルア レーからなるダイ ナ ミ ック R AMの、 1 つのメ モ リ セルァ レーの 1 つの列についての構成を示すもの であり、 また、 ビッ ト線の対 BLi , BLi に接続される複数の メモリ セルのう ち 1対のメ モリセルのみを示している。 図 4 の構成において、 図 2 と同じ符号で示される構成要素は、 図 2 の構成におけると同様に機能するものである。
    [0038] 図 4 の構成においては、 図 2の従来の構成と異なり、 デ一 タバス線の対 DB i , DB i は、 共に、 常時一定の抵抗を与える ト ラ ンジスタ Q3 ' および Q4 ' を介して高電位電源 V ccに 接続され、 高電位電源 V ccからの電流の供給を受けている。 すなわち、 図 4 の構成においては、 読み出しの前にデータバ ス線 DB j , DB j をプリ チャージすることはない。
    [0039] 図 4 の構成においても、 書き込み用列選択線 C L Wと読み 出し用列選択線 C L Rとが独立に設けられており、 書き込み 時には、 ビッ ト線の対 BLi , BLi とデータバス線の対 DB j
    [0040] DB j との間に接続される ト ラ ンジスタ Q , および Q z を書き 込み用列選択線 C L Wを介して与えられる書き込み用列選択 信号が制御するこ とによ ってビ ッ ト線の対 BLi , ΓΓとデ一 タバス線の対 DB j , DB j とが接続され、 読み出し時には、 デ ータバス線の対 DB j , DB j に各々のソース端子を接続する ト ラ ンジスタ Q6 および Q7 を、 読み出し用列選択線 C L Rを 介して与えられる読み出し用列選択信号が制御する。 トラ ン ジスタ Q 6 および Q 7 の ド レイ ン端子にはそれぞれ ト ラ ンジ スタ Q8 " および Q9 " のソース端子が接続され、 トラ ンジ スタ Q 8 " および Q 9 " のゲー ト端子はそれぞれビッ ト線の 対 BLi , BLi の各線に接続されている。
    [0041] 読み出しの際には、 目的のメモリ セルに接続されるワー ド 線 W L t または W L Z を Hとして、 対応する ト ラ ンスファゲ ー ト QC1または QC2を導通状態にすることにより、 メ モリセ ルのキ ャパシタ C 1または C 2に記憶された 1 ビッ トのデ一 タに応じた電圧がビッ ト線 BLi または BLi 上に現れる
    [0042] 上記のビッ ト線 BLi , BLi の対上に現れた電圧は、 センス アンプ S Aに印加されると同時に、 ト ラ ンジスタ QB " およ び Q9 " のゲー ト端子に印加される。 トラ ンジスタ Q8 " お よび Q9 " のう ち、 Hレベルの電圧を記憶する側のメ モリ セ ルに接続されるビッ ト線の電圧をゲー ト端子に印加される方 の ト ラ ンジスタの Q 8 " または Q , " のソース ' ド レイ ン問 抵抗は、 上記のワード線 W L i または W L 2 を Hとしたとき から徐々に低下し、 読み出し用列選択線 C L Rを介して与え られる読み出し用列選択信号が Hとすれば、 これに応じて、 この ト ラ ンジスタに接続される側のデータバス線のデータバ ッ ファ D B A入力点における電圧が低下する。 この電圧低下 により発生した、 このデータバス線 DB j , DB j の対の差電圧 がデータバスア ンプ D B Aにて増幅されラ ツチされ、 メ モ リ セルに記憶された 1 ビッ トのデータが検出される。 すなわち ワー ド線 W L , または W L 2 を Hとするタイ ミ ングと読み出 し用列選択線 C L Rを介して与えられる読み出し用列選択信 号を Hとするタイ ミ ングとの遅い方に応答して、 データバス 線のデータバッ ファ D B A入力点に、 メ モリ セルに記憶され た 1 ビッ トのデータに対応する差電圧が現れ、 これがデータ バッ ファ D B Aにて検出される。
    [0043] 尚、 図 4の構成において、 ト ラ ンジスタ Q 8 〃 および Q 9 ' の伝達コ ンダクタ ンス g m を （特に、 セ ンスア ンプ S Aを構 成する ト ラ ンジスタ Q17および Q の伝達コ ンダクタ ンス g . より ） 大き く すると、 ビッ ト線 BLi , BLi —の電圧に応じたデ ータバス線 DB j , DB j の駆動がより高速化され、 ダイ ナ ミ ツ ク R A Mのアクセス速度のより大きな向上が計られる。 また セ ンスアンプ S Aの ト ラ ンジスタ Q17および Q1 Bの伝達コ ン ダクタ ンス g m が余り大き く なり過ぎる と、 セ ンスア ンプの フ リ ッブフ口 ップ回路が反転しな く なるため、 データの書き 込みが困難になる。
    [0044] 図 4 の構成においては、 セ ンスアンプ S Aは、 メ モ リ セル のデータを読み出した後に、 図 2の構成におけると同様にし てメ モリ セルの内容のリ フ レ ッ シュするため、 および
    [0045] 込み時に、 書込みア ンプ W Aからデータバス線 DB j , DB j を 介してビッ ト線 BL i , BL i に出力される書き込みデータに対 応する電圧を増幅してメ モ リ セルに書き込むためにのみ使用 される。 すなわち、 図 4 の構成においては、 ビッ ト線 BL i ,
    [0046] BL i 上の電圧がセンスアンプ S Aによつて増幅される前に、 データバス線 DB j , DB j を介してデータバッファ D B Aにて 検出される。 尚、 図 4において、 S A Pおよび S A Nは、 そ れぞれ、 セ ンスア ンプ S Aに供給される高電圧供給線および 低電圧供給線を示すものである。
    [0047] 尚、 図 5に示されるように、 図 4の トラ ンジスタ Q 8 " お よび Q 6 の直列接続、 および、 トラ ンジスタ C " および Q 7 の直列接続において、 これらの トラ ンジスタの接続順序を入 れ換えてもよい。
    [0048] 一方、 読み出し時に、 プリ チャージされたデータバス線 DB j , DB j の一方から電荷が引き抜かれたことを検出する図 2 の従来構成においては、 ビッ ト線 BL i , 上の電圧がセン スアンプ S Aによって増幅された後でないと、 センスアンプ S Aの出力が安定しないため、 読み出し用列選択線 C L Rを 介して与えられる読み出し用列選択信号を Hとしてビッ ト線
    [0049] BL i または BL i 上の電圧の変化をデータバス線 DB j または 丁に出力させることはできない。 前述のように、 セ ンスア ン ブ S Aによるビッ ト線 BL i または BL i 上の電圧の増幅には、 例えば、 1 5〜 2 0 n s の時間が必要である。 したがって、 図 4の構成によれば、 図 2の構成に比較して、 データ読み出 しに要する時間を大幅に短縮することができる。
    [0050] 図 6 は、 図 2 の構成において、 従来のリ ー ド · モディ ファ ィ · ライ トを行う際の読み出し用列選択線 C L R上の読み出 し用列選択信号、 および、 書き込み用列選択線 C L Wを介し て与えられる書き込み用列選択信号のタイ ミ ングを示すもの である。 図 6 に示されるように、 従来構成によれば、 読み出 し用列選択線 C L R上の読み出し用列選択信号は、 ビッ ト線 の対 DB j , DB j 上の差電圧のセンスアンプ S Aによる増幅が 行われた後に、 この増幅されたビッ ト線の対 DB j , DB j上の 差電圧をデータバス線 DB j , DB j を介して検出するまで Hに 維持する必要があり、 書き込み用列選択線 C L Wを介して与 えられる書き込み用列選択信号の活性化は、 この後で行う こ とになる。 これに対して、 図 4 の構成によれば、 従来のリー ド - モディ ファ イ ' ライ 卜と同様の、 データ読み出しに続く 書き込み行うためには、 図 7に示されるように、 読み出し用 列選択線 C L R上の読み出し用列選択信号を印加した後は、 センスアンプ S Aによる増幅を待つことなくデータの読み出 しを完了することができるので、 この読み出し完了後、 直ち に （図 7 の t z ) 、 書き込み用列選択線 C L Wを介して与え られる書き込み用列選択信号を Hにしてデータの書き込みを 開始することができる。 尚、 この場合、 書き込み用列選択信 号を H した時に、 このダイ ナ ミ ック R A Mに供給するライ ト ィ ネーブル信号 W Eも無効から有効に切り換える。 こ う して、 リー ド · モディ ファ イ · ライ ト処理を高速化することができ る。 図 8 は、 図 2 のような構成のダイ ナ ミ ッ ク R AMの全体構 成を、 前述のような制御を行うための制御信号を発生する制 御回路の構成と共に示すものである。
    [0051] 図 8 において、 1 , 2 , 3 , 4， および， 1 0 はク ロ ック 発生回路、 5 はロウ ' ア ド レスバ ッ フ ァ R A B、 6 は O R回 路、 7 は A N D回路、 8 はコ ラム ' ア ド レスバ ッ フ ァ C A B、 9 はア ド レス変化検出回路、 1 1 は、 メ モ リ セルア レー、 1 2 はコ ラム · デコーダ、 1 3 はロウ · デコーダ、 1 4 はセ ン スア ンプ、 そ して、 1 5 はセ ンスア ンプ駆動 ト ラ ンジスタで ある。
    [0052] 外部から印加された R A S (ロウ · ァ ド レス · ス トローブ） ク ロ ックは、 ク ロ ック発生画路 C G 1 にてチップ内ク ロ ック R A Sに変換される。 このチップ内クロ ックは、 クロ ック発 生画路 C G 2'および C G 4、 および、 ロウ · ア ド レスバッ フ ァ R A Bに印加される。
    [0053] ロウ ' ア ドレスバッファ R A Bには、 図示しない C P U力、 らのロウ · ア ドレス Ai が印加されており、 ロウ . ア ド レス Ai は、 この R A Sクロ ックが有効になる （立ち上がる） タ イ ミ ング （ t。 ) でロウ ' ア ドレスノ ツファ R A Bにラ ッチ される。 ラ ッチされたロウ · ア ド レス Ai は、 ロウ - デコ一 ダ 1 3 に供給される。 ロウ ' デコーダ 1 3 は、 ロウ · ァ ドレ ス Ai をデコー ドする。
    [0054] 一方、 クロ ック発生回路 C G 2 は、 上記の R A Sク ロ ック を受けると、 にて立ち上がるワー ド線駆動パルスを出力 する。 このヮー ド線駆動パルスは、 ロウ ' デコーダ 1 3およ び A N D回路 7 の一方の入力に印加される。 ロウ ' デコーダ 1 3 は、 上記のワー ド線駆動パルスの立ち上がりに同期して、 上記のロウ · ア ドレス A i をデコー ドした出力に従ってメ モ リセルア レー 1 1 の前記ワー ド線 （図 4 ) を躯動する。
    [0055] ク ロ ック発生回路 C G 2 の出力は、 さ らに、 実際のメ モ リ セルア レー 1 1 内におけるワー ド線駆動の際の遅延をシユ ミ レー トするためのヮー ド線シュ ミ レータを介してク 口 ック発 生回路 C G 3にも供給される。 ク ロ ック発生回路 C G 3 は、 このヮー ド線シュ ミ レータによって遅延されたク 口 ック発生 回路 C G 2 の出力の立ち上がりに応じて立ち上がるセ ンスァ ンプ駆動パルス （図 8では t 5 で立ち上がる） を出力する。 このセ ンスア ンプ駆動パルスによって、 セ ンスア ンプ駆動 ト ラ ンジスタ 1 5が駆動されて、 前記高電圧供給線 S A Pおよ び低電圧供給線 S A Nを介してメ モ リ セルア レー 1 1 のため のセ ンスア ンプ 1 4に電力が供給され、 セ ンスア ンプ S A力 駆動される。
    [0056] ダイ ナ ミ ック R AMの一般的な規格に従って、 ァ ドレスバ スからは、 始めに、 ロウ * ア ドレス Ai が供給され、 一定の 時間の後、 （単数または複数の） コ ラム ' ア ドレス Ai ' が 順に供給される。 一般に、 ア ドレスバスから供給されるア ド レスの値の変化はァ ドレス変化検出回路 9によって検出され、 この検出の度に、 ア ドレス変化検出回路 9からは A T Dパル スが出力される。 この A T Dパルスは、 ク ロ ック発生回路 C G 5にてそのパルス幅が広げられた後、 0 R回路 6 の一方の 入力端子に印加される。 図 8においては、 八丁 0パルスは 13 に立ち上がるものとして示されている。
    [0057] ところで、 ロウ ' ア ド レス Ai と続いて供給される最初の コ ラ ム ' ア ド レス A i ' とが一致する場合には、 こ のロウ · ア ド レス A i から最初のコ ラム ' ア ド レス A i ' への変化は ァ ド レス変化検出回路 9によっては検出されないので、 上記 の一定の時間の経過を検出するためにクロ ック発生回路 C G 4が設けられている。 すなわち、 ク ロ ック発生回路 C G 4 は- 上記の一定の時間に対応して、 上記の R A Sク ロ ックの立ち 上がり t。 から所定の時間後の t 2 にて立ち上がるコ ラム · ァ ド レス取り込みパルスを出力する。 .こ のコ ラ ム . ァ ド レス 取り込みパルスは、 0 R回路 6の他方の入力端子に印加され る。 こう して、 0 R回路画路 6からは、 ア ド レスバスから供 給されたア ド レスの変化、 または、 ロウ . ア ド レス A i から 最初のコ ラム · ア ド レス Ai ' への変化のタ イ ミ ングで立ち 上がるパルスが、 コ ラム . ア ド レス A i ' を取り込むべきタ イ ミ ングを与えるバルス として出力されて、 A N D回路 7の 他方の入力端子に印加される。 AN D回路 7 は、 コ ラム * ァ ド レス Ai ' が取り込むべきタイ ミ ングをワード線駆動のタ ィ ミ ングに比較して早く なり過ぎないようにするために設け られたもので、 AN D回路 7 の出力は、 コラム . デコーダ 1 2に対して、 コラム · ァ ドレスを取り込むタイ ミ ング信号
    [0058] (コ ラム · ゲー ト駆動パルス） として与えられる。
    [0059] コ ラ ム · ァ ド レスバッ フ ァ C A Bは、 外部から供給される
    [0060] C A S (コラム ' ア ド レス · ス トローブ） クロ ックを受信し た後、 上記のァ ドレス変化検出回路 9を介してァ ドレスバス から供給されるコ ラ ム · ァ ド レス A i ' を順にラ ツ チ してコ ラム ' デコーダ 1 2 に供給する。 コ ラム ' デコーダ 1 2 は、 コ ラ ム · ァ ド レスノ ツ フ ァ C A B から供給されたコ ラム · ァ ド レス A i ' をデコー ドして、 上記の A N D回路 7 の出力の 立ち上がりのタイ ミ ングで、 前記書き込み用および読み出し 用の列選択線 C L Wまたは C L Rを駆動する。 ここで、 図示 しないが、 コ ラ ム ' デコーダ 1 2 は、 外部から供給されるラ ィ トイ ネーブル W E信号が有効か否かに従って、 書き込み用 および読み出し用の列選択線 C L Wおよび C L Rの何れかを 駆動する。
    [0061] こ う して、 この実施例においては、 ワー ド線駆動のタイ ミ ングと、 書き込み用および読み出し用の列選択線 C L Wおよ び C L Rを駆動するタイ ミ ングとがほぼ同時になるように、 図 4 の構成を有するメ モリ セルァレー 1 1 を制御しており、 セ ンスアンプ S Aによって増幅される前のビッ ト線 BL i , T i 上の電圧がデータバス線 DB j , DB j を介して読み取られる ように制御している。
    [0062] 図 9 は、 前記データバスア ンプ D B A、 および、 該データ バスア ンプ D B Aの出力側に接続されるデータラ ツチ回路の 構成例を示すものである。 図 9に示されるように、 データバ スアンプ 2 1 は、 従来のデータバスアンプに使用されている 公知の差動アンプによって構成され、 また、 データラ ッチ回 路は、 2つの N A N D回路 2 2および 2 3によって構成され 恃る o
    [0063] 図 1 0 A〜 I は、 上に説明した図 4、 図 8、 および、 図 9 の構成における、 データ読み出し時の信号の波形およびタイ ミ ングを示すもの、 そして、 図 1 1 A〜Gは、 図 4、 図 8、 および、 図 9 の構成における、 データ読み出し時の信号のよ り詳細な波形およびタィ ミ ングを示すものである。
    [0064] データバスの電位は、 例えば、 電源電圧 V c c = 3 . 3 Vと して、 データバスアンプ 2 1 の入力段の P M 0 S ト ラ ンジス 夕のしきい値レベルが V t h = 0 . 7 Vのときは、 初期状態に おいて、 V c c— V t h = 2 . 6 Vにリ セ ッ トされる。
    [0065] 図 1 1 Aに示すように、 ア ドレスバス上のア ドレス信号に 変化がある と、 すなわち、 ア ドレスバス上のア ドレス信号が- ロウ · ァ ドレスからコ ラム - ァ ドレスに変化したとき、 また は、 1 つのコ ラム · ァ ドレス力、ら别のコ ラム · ァ ドレスに変 化したときには、 図 9のア ドレス変化検出回路 9 は、 この変 化を検出して、 A T Dパルスを出力し、 これに応じて、 ク ロ ック発生回路 C G 5からは、 図 1 I Bに示されるように、 所 定の幅のパルス （図 1 1 Bの例では時刻 t 3 に立ち上がり、 時刻 t 6 に立ち下がる） が出力される。
    [0066] 他方、 時刻 t 。 に前述の R A S信号が L レベルとなる こと に応じて、 ク ロ ック発生回路 C G 2から出力されるワー ド線 駆動パルスは、 時刻 t , に立ち上がる （図 1 1 C ) 。 これに 応じて、 ロウ ' デコーダ 1 3 は、 ロウ ' ア ドレス ' ノ ッファ 5から自らに印加されるロウ · ア ドレスに対応するワー ド線 を駆動する。 これにより、 図 1 1 Fに示されるように、 この ワー ド線の電圧は上昇して、 H レベルとなる。 これにより、 このワード線 W Lをゲー ト端子に接続する ト ラ ンジスタ Q c が〇 Nとなり、 ト ラ ンジスタ Q c を介して該キャパシタ Cに 接続されるビッ ト線 BLiの電圧が、 メ モ リ のキャパシタ Cの 端子電圧の影響で、 例えば、 約 1 0 0 m V低下する （図 1 1
    [0067] G ) 。 このビッ ト線 BLiおよび該ビッ ト線 BLiと対をなすビッ ト線 BL iの電圧は、 それぞれ、 ト ラ ンジスタ Q 8 " および Q 9 " のゲー ト端子に印加され、 ト ラ ンジスタ Q 8 " および Q9 " のソース ' ドレイ ン間の抵抗は、 それぞれ対応する ビ ッ ト線 BLiおよび該ビッ ト線 BLiの電圧に応じて低下する。 ところで、 図 1 1 Dに示されるように、 A N D回路 7 の入 力である、 ワー ド線駆動パルス、 および、 O R回路 6 の出力 (このタイ ミ ング図の例ではク 口 ック発生回路 C G 5 の出力 に応じて H レベルとなる） が共に H レベルとなる とき （この タイ ミ ング図の例における時刻 t 4 で） 、 A N D回路 7 の出 力は Hとなる。 これに応じて、 コラム ' デコーダ 1 2 は、 コ ラム · ア ドレス ' バ ッ フ ァ 8から該コ ラム ' デコーダ 1 2 に 印加されているコ ラム · ァ ドレスに対応する読み出し用列選 択線 C L Rまたは書き込み用列選択線 C L Wを H レベルにす る。 ここで、 図示しないが、 コラム ♦ デコーダ 1 2には、 ダ イナ ミ ック R AMの書き込みを行う力、、 読み出しを行うかを 制御するライ ト · ィネーブル信号 W Eが印加されており、 ラ イ ト · ィネーブル信号 W Eが有効か否かに応じて、 コ ラム ' デコーダ 1 2 は、 書き込み用列選択線 C L Wまたは読み出し 用列選択線 C L Rを駆動する。 こ こでは、 読み出し時につい て示しているので、 A N D回路 7の出力が Hとなるこ とによ り、 読み出し用列選択線 C L Rが駆動されて、 図 2の構成の ト ラ ンジスタ Q 6 および Q 7 が 0 Nとなる。 ビ ッ ト線 BLiお よび TTの電圧をゲー ト端子に受ける トラ ンジスタ Q8 " お よび Q9 " はビッ ト線 BLi , BLi 上の電圧を増幅するが、 こ のときは、 まだセ ンスアンプ S Aが駆動されていないので、 ビッ ト線上の電圧は、 例えば、 B L 1が 1. 3 V、 そして、
    [0068] B L 1力く 1. 2 Vである。 ここで、 メ モリ セル出力電圧は 1 O O m Vとする。 すると、 ト ランジスタ Q8 " および Q9 は共に導通するが、 上記のビッ ト線上の電圧に応じた電流が データバス線 DB 1 , DB 1上に流れる。 差動アンプであるデ一 タバスアンプ 2 1 は、 上記のデータバス線 DB 1 , DB 1上に流 れる差電流を検出して、 上記の場合、 図 9のデータバスア ン プ 2 1 の出力 N 2の電圧が降下する。
    [0069] 図 9 の例では、 データバス線 DB 1 , 1STに電流を供給して いるのは、 データバスアンプ 2 1 の入力段の トランジスタ Q 3 , および Q3Zである。 （この場合、 トランジスタ Q31および Q3Z が、 図 4 の トランジスタ Q3 および Q< の機能を果たすので、 図 4の構成においてデータバスアンプ D B Aが図 9の構成を 有するときには、 ト ラ ンジスタ Q 3 および Q 4 および、 高電 圧源 Vccは不要である。 ） これらの トランジスタと、 図 4の ト ラ ンジスタ QB " および Q, " との間には寄生配線抵抗が 存在するが、 図 1 1 の orから /5の間に示すように、 メ モリセ ル出力電圧が低い側のビ ッ ト線に対応するデータバス線 DB 1 も瞬時低下した後回復する。
    [0070] 次に、 時刻 t 5 にてセンスアンプ S Aが駆動されると、
    [0071] L 1 の電圧は更に低下し、 これに対応して トラ ンジスタ Q14 の大きい値以下になると、 ト ラ ンジスタ Q はカ ッ トオフし データバス線 DB 1側には電流が流れな く なる。 これにより、 データバス線 DB 1 の電圧は V cc— V thに向かって上昇する。 データバスアンプ 2 1 の出力 N 1 および N 2 は、 データバス 線 DB 1 , "DTTを流れる電流によって制御され、 データバス線 の電流がな く なるとデータバス線 DB 1 の電圧は V cc— に戻る （図 1 1 H の ） 。
    [0072] 時刻 t 6 にてコ ラム ' ゲー ト駆動パルスカ、' L となる （コ ラ ム . ゲー トの駆動が終わる） と、 ト ラ ンジスタ Q6 および Q は O F F し、 データバス線 DB 1 > DB 1'には電流が流れな く な るので、 データバス線 DB 1 の電圧も V cc— V thに向かって上 昇する。
    [0073] 以上述べたように、 本発明の実施例によれば、 データ読み 出し時には、 セ ンスアンプによるビッ ト線の電圧の増幅を待 つことな く、 コ ラム · デコーダを駆動して、 読み出し用列選 択線 C L Rを駆動して、 セ ンスア ンプによつて増幅される前 のビッ ト線の対における電圧を、 ト ラ ンジスタ Q 8 " および Q, " によって増幅して、 これらビッ ト線の対に対応するデ ータバス線の対上の電圧に反映させ、 これらデータバス線の 対における電圧差に基づいて、 メ モ リ セルのディ ジタルデー タを読み取る。 したがって、 セ ンスアンプによるビッ ト線の 電圧の増幅を待たずに読み取ることができるため、 データ読 み出し時間が大いに短縮される。
    [0074] こ の時間短縮は、 図 2 の従来構成におけるように、 各セ ン スア ンプに接続される対のビ ツ ト線をヮー ド線駆動前にプリ チャージした後、 それぞれを電源からも、 互いに対の他から も絶緣状態にし、 その後、 セ ンスア ンプによって増幅された ビ ッ ト線の対の電圧によって駆動される ト ラ ンジスタ （図 2 の Q8 および Q9 の一方） によって、 一方のデータバス線の 電化を引き抜く構成では不可能であった。 図 2 の構成では、 セ ンスアンプによって増幅される前に読み出し用列選択線 C L Rを駆動しても、 セ ンスア ンプ自体が不安定になって、 ビ ッ ト線の対上の電圧を対応するデータバス線の対上に正し く 出力させることができない。
    [0075] 本発明においては、 対のデータバス線には常時、 所定の抵 抗 （図 4 の ト ラ ンジスタ Q 3 および Q 4 、 または、 図 9 の ト ランジスタ Q31および Q32) を介して電流が供給されており、 ビッ ト線の対の電圧は、 センスアンプによるビッ ト線の電圧 の増幅を待たずに、 直ちに、 ト ラ ンジスタ " および ' によって増幅されて、 これらビッ ト線の対に対応するデータ バス線の対上の電圧に反映され、 この電圧によって、 デイ ジ タルデータが読み取られる。
    [0076] 図 1 2 は、 本発明のダイナミ ック R AMの他の実施例の構 成を示すものである。
    [0077] 図 1 2 の構成は、 所謂シヱア ド · セ ンスァンブ構成をとる もので、 左右のメ モ リ セルア レー M C A 1 ' および M C A 2 において各列のセ ンスアンプ S Aを共用している。 そのため. プロ ック選択線 B 1および B 2を設けて、 右側と左側の何れ のメ モ リ セルァ レーを選択するかを制御している。 ブロ ック 選択線 B 1および B 2 は、 各ビッ ト線のメモリセル側と読み 出しノ書き込み制御回路側との間に ト ラ ンジスタ Q 3 3 ' 〜 Q 3 6 ' および Q 3 7 ' 〜 Q 4。 ' を有し、 右側と左側の何れかの メ モ リ セルア レーを、 対応する読み出し Z書き込み制御回路 側と接続するか否かを制御する。 また、 書き込み用列選択線 C L W ' および読み出し用列選択線 C L R ' によって同時に
    [0078] 2対の列ア ド レス BL 1 , BL 1 , BL 2 , BL 2を選択する。 更に データバス線 DB j , DB j は上側と下側の各列のビッ ト線 BL 1
    [0079] BL 1 , BL 2 , BL 2毎に設けられている。 このように、 左右の メ モ リ セルア レー M C A 1 ' および M C A 2 ' において各列 のセ ンスア ンプ S Aを共用し、 1対の読み出しおよび書き込 み列選択線 C L Wおよび C L Rによつて同時に 2対の列のビ ッ ト線をア ク セスすることにより、 読み出し用および書き込 み用に分けても、 列選択線の数は、 図 2 の従来の構成と変わ らな く なる。
    [0080] 図 1 3 は、 図 1 2の構成の 1変形を示すものであり、 デー タ書き込み用データバス線 DB 1 W , DB 1 Wと、 データ読み出 し用データバス線 D B 2 R , D B 2 Rとを、 各ビ ッ ト線 BL i
    [0081] BL i の対毎に別々に設けて、 さ らに、 これらを、 それぞれ、
    [0082] 2対のグロ一バルデータバス線 G D B 1 , G D B 1 , G D B
    [0083] 2 , G D B 2を介して、 書き込みア ンプ W Aおよびデータバ スア ンプ D B Aに接続している。
    [0084] 図 1 4 は、 図 1 3の構成の更なる変形例を示すものである < 図 1 4 の構成においては、 図 1 3 のデータ読み出し用データ バス線 DB 2 , DB 2 とデータ読み出し用グローバルデータバス 線 G D B 2 , G D B 2 との間にブリ アンプ A 1および A 2を 設けて、 データバス線から読み出される信号を増幅している , 一般に、 データ書き込み時には、 強力な書き込みア ンプ WA でデータバス線を駆動する ことにより、 データバス線とグロ 一バルデータバス線との間にプリ アンプは不要と考えられる が、 この場合に設けてもよい。
    [0085] 図 1 5 は、 図 1 3の構成の更なる変形例を示すものである 図 1 5 の構成においては、 図 1 3の構成のデータ書き込み 用データバス線 D B 1 W, D B 1 W—、 データ読み出し用デー タバス線 D B 2 R , D B 2 R各々のグロ一バルデータバス線
    [0086] G D B 1 , G D B 1 , G D B 2 , G D B 2 との接続箇所にス イ ッチング ト ラ ンジスタ S Tを設けて、 アクセス時には、 図
    [0087] 1 3 に示されるような 4対のビッ ト線 BLi , BLi に対応する 構成を、 それぞれ選択するスイ ツチ制御信号 B S„ によって ァクセス対象となる 4対のビッ ト線 BLi , BLi に対応するデ ータバス線 DB j , DB j のみをグロ一バルデータバス線 G D B
    [0088] 1 , G— D Β Γ, G D B 2 , G D Β 2に接続するようにし、 他 の （アクセスしない） 4対のビッ ト線 BLi , BLi に対応する データバス線 DB j , DB j をグローバルデータバス線 G D B 1
    [0089] G D B 1 , G D B 2 , G D B 2に接続しない （絶緣する） よ う にするものである。 これにより、 グローバルデータバス線 の寄生容量を小さ く して、 読み出しおよび書き込みの速度を 速める ことができる。
    权利要求:
    Claims 請 求 の 範
    1. ビ ッ ト線 （ B L i , Β L i ) が接続されたセ ンスア ン プと、
    データバス線 （ D B 1 , D B 2 ) と、
    該ビッ ト線上に生じた電圧変化に応じて、 該データバス線 の電圧を変化させる読み出し電圧出力手段とを有し、
    該読み出し電圧出力手段活性化後にセ ンスア ンプを活性化 することを特徴とするダイ ナ ミ ック RAM。
    2. 前記読み出し電圧出力手段は、 前記ビッ ト線 （ B L i： Bし i ) 上の電圧を制御入力として受け、 該制御入力に応じ た電圧降下を前記データバス線上に生じさせるものである請 求項 1に記載のダイナ ミ ック R AM。
    3. 前記読み出し電圧出力手段は、 電流制御端子を前記ビ ッ ト線 （ B L i , B L i ) に接続し、 電流入力端子を、 前記 データバス線に接続し、 電流出力端子を所定の電圧源に接続 する トラ ンジスタである請求項 2に記載のダイナミ ック RA M。
    . 前記読み出し電圧出力手段の動作を制御する読出制御 手段 （ Q6 , Q7 ) を有する請求項 1に記載のダイ ナミ ック R AM。
    5. 前記読出制御手段 （ C , Qv ) は、 読み出し制御線 ( C L R ) を介して印加される信号によって制御される請求 項 4に記載のダイナミ ック R A M。
    6. 前記読み出し電圧出力手段 （ Q8 " , Q9 " ) の活性 化を制御する読出制御手段 （ C , Qv ) を有し、
    前記読出制御手段 （ Q6 , Q7 ) は、 前記電流出力端子と 前記所定の電圧源との間に直列に接続される ト ラ ンジスタで ある請求の範囲第 3項記載のダイナ ミ ック R AM。
    7. 前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 ( C L R ) を介して印加される信号によって制御される請求 の範囲第 6項記載のダイ ナミ ック R AM。
    8. 前記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じ た電圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書 き込み電圧入力手段 , Q2 ) と-、
    とを有する請求の範囲第 1項記載のダイ ナ ミ ック R AM。
    9. 前記書き込み電圧入力手段 （ Q1 , Q2 ) は、 書き込 み制御線 （ C L W) を介して印加される信号によって制御さ れるこ とにより、 ィ ネーブルまたはディ スエーブルに制御さ れる請求の範囲第 8項記載のダイナミ ック R AM。
    1 0. 前記書き込み電圧入力手段 （ Qi , Q2 ) は、 前記 書き込み制御線 （ C L W) を介して印加される信号を電流制 御端子に受け、 電流入力端子を前記データバス線に接続し、 電流出力端子を該データバス線に対応するビッ ト線に接続す る ト ラ ンジスタである請求の範囲第 9項記載のダイ ナミ ック R A M。
    1 1. 前記データバス線上に、 書き込みデータに対応する 電圧を印加する書き込みデータ入力手段 （WA ) を有する請 求項 1 に記載のダイナミ ック R AM。
    1 2. 前記データ読み出し用データバス線 （ D B 1 R, D B 2 R ) の各々は、 前記グローバルデータバス線 （ G D B 1 , G D B 2 ) との接続点の前段に、 電圧増幅手段 （ A 1 , A 2 ) を有する請求項 3 0に記載のダイ ナ ミ ック R AM。
    1 3. 複数のメ モリ モルア レー （ M C A 1 〜 4 ) に接続さ れる複数のデータ読み出し用データバス線 （ D B 1 R , D B
    2 R ) と、
    前記複数のデータ読み出し用データバス線 （ D B 1 R , D B 2 R ) が選択的に接続されるグローバルデータバス線 ( G D B 1 , G D B 2 ) とを有してなるダイナミ ック R AMにお いて、
    前記データ読み出し用データバス線 （ D B 1 R , D B 2 R ) の各々は、 前記グローバルデータバス線 （ G D B 1 , G D B 2 との接続点の前段に、 電圧増幅手段 （ A 1 , A 2 ) を有す ることを特徴とするダイ ナ ミ ック R AM。
    1 4. ビッ ト線上に生じた電圧変化に応じて、 該データバ スの電圧を変化させる読み出し電圧出力手段 （ QB " , Q, " と、
    前記データバス線 （ D B 1 ， D B 2 ) 上の電圧に応じた電 圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書き込 み電圧入力手段 （ G , Q2 ) と、
    前記ビッ ト線 （ B L i , B L i ) 上に出力された電圧を増 幅する電圧増幅手段 （ S A ) と、
    前記読み出し電圧出力手段 ( Q ， ¾9 " ) の動作をィ ネーブルまたはディスエーブルに制御する読出制御手段 （ Q6 , QT ) と、 前記データバス線上に、 書き込みデータに対応する電圧を 印加する書き込みデータ入力手段 （WA) とを有し、
    前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 （ C L R ) を介して印加される読み出し制御信号によって制御さ れ、
    前記書き込み電圧入力手段 （ Q, , Q2 ) は、 書き込み制 御線 （ C LW) を介して印加される書き込み制御信号によつ て制御されることにより、 ィ ネーブルまたはディ スエ ーブル に制御されるダイナミ ック R A Mにおけるデータ読み出し方 法において、
    メ モリ セルの情報をビッ ト線 （ B L i , B L i ) 上に出力 させる第 1のステップと、
    前記電圧増幅手段を活性化する前に、 前記読み出し制御信 号を印加して、 前記読み出し電圧出力手段 （ Q8 " , Q, " ) の動作をイネ一ブルにすることにより、 前記対応するビッ ト 線 （B L i , B L i ) 上に出力された電圧に応じた電圧変化 を、 該ビッ ト線 （B L i , B L i") に対応するデータバス線 上に生じさせる第 2のステップとを有することを特徴とする データ読み出し方法。
    1 5. 各々 1 ビッ トのディ ジタルデータを端子電圧として 記憶し、 該端子電圧は書き込み、 および、 読み出し可能な、 少な く とも 1つのメ モリ セルのキヤ ノ、 'シタ （ C 1 , C 2 ) と、 少なく とも 1つのメ モリ セルに対応して設けられるビッ ト 線 （B L i , B L i ) と、
    前記メ モリ セルのキャパシタ （ C 1 , C 2 ) の各々に対応 して設けられ、 該メ モ リ セルのキ ャパシタ （ C 1 , C 2 ) に 前記端子電圧を記憶する該メ モ リ セルのキ ャパシタ （ C 1 , C 2 ) の端子と、 該メ モリ セルに対応するビッ ト線 （ B L i , ΒΤΓΤ) との電気的接続ノ非接続を制御するゲー ト手段
    ( Qci, Qcz) と、
    各々力く、 少な く とも 1 つのビッ ト線に対応して設けられ、 該各々に対して、 所定の抵抗 （ G " , Q4 " ) を介して、 所定の電源 （ V cc) から電流が常時供給される、 少な く とも 1 つのデータバス線 （ D B 1 , D B 2 ) と、
    前記ビッ ト線 （ B L i , B L i ) の各々に対応して設けら れ、 該ビッ ト線に対応するデータバスに電流入力端子を接続 し、 該ビッ ト線上に生じた電圧変化に応じて、 該データバス の電圧を変化させる読み出し電圧出力手段 （ Q8 " , 0. " ) と、
    各ビッ ト線に対応して設けられ、 該ビッ ト線に対応する前 記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じた電圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書き込み電圧 入力手段 （ , Q2 ) と、
    前記ビッ ト線 （ B L i , B L i ) 上に出力された電圧を増 幅する電圧増幅手段 （ S A) と、
    前記読み出し電圧出力手段 （ Q8 " , 0. 9 " ) の動作をィ ネーブルまたはデイ スエーブルに制御する読出制御手段 （ Q6 Q7 ) と、
    前記データバス線 （ D B 1 , D B 2 ) 上に出力された電圧 から、 メ モ リ セル （ C 1 ) 内に記憶されていた前記ディ ジタ ルデータを識別するディ ジタルデータ識別手段 （ D B A) と. 前記識別したディ ジタルデータをラ ツチするディ ジタルデ 一タラ ッチ手段 （ 2 2 , 2 3 ) と、
    前記データバス線上に、 書き込みデータに対応する電圧を 印加する書き込みデータ入力手段 （WA) とを有し、
    前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 （ C L R ) を介して印加される読み出し制御信号によって制御さ れ、
    前記書き込み電圧入力手段 , Q2 ) は、 書き込み制 御線 （ C LW) を介して印加される書き込み制御信号によつ て制御されることにより、 ィ ネーブルまたはディ スェ一ブル に制御されるダイ ナミ ツク R A Mにおける リー ド · モディ フ アイ ' ライ ト方法において、
    目的のメ モ リ セルに対応する前記ゲ一 ト手段を制御して、 該メ モ リ セル （ C I , C 2 ) に記憶する前記端子電圧を該メ モリ セル （ C 1 , C 2 ) に対応するビッ ト線 （ B L i , B L T) 上に出力させる第 1のステップと、
    前記読み出し制御信号を印加して、 前記読み出し電圧出力 手段 （ Q8 " 、 Q 9 " ) の動作をイネ一ブルにすることによ り、 前記対応するビッ ト線 （ B L i , B L i ) 上に出力され た電圧に応じた電圧変化を、 該ビッ ト線 （B L i , B L i ) に対応するデータバス線上に生じさせる第 2のステップと、 前記対応するデータバス線上に生じた電圧変化に基づいて 前記ディ ジタルデータ識別手段 （ D B A) によって、 前記目 的のメ モリセルのキャパシタに記憶されたディ ジタルデータ を識別する第 3 のステ ッ プと、
    前記ディ ジタルデータ ラ ッチ手段 （ 2 2 , 2 3 ) によって 前記識別したディ ジタルデータをラ ッチする第 4 のステップ と、
    前記書き込みデータ入力手段 （WA ) によって、 前記デー タバス線上に、 書き込みデータに対応する電圧を印加する第 5 のステ ップと、
    前記書き込み制御線 （ C L W 3 ) を介して、 書き込み制御信
    3
    号を前記書き込み電圧入力手段 （ , Q2 ) に印加して、 該書き込み電圧入力手段 （ Q i , Q2 ) をイ ネ一ブルにし、 前記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じた電圧 を、 該データバス線に対応する前記ビッ ト線 （ B L i , B L Γ) 上に出力させる第 6 のステップと、
    前記ビッ ト線 （ B L i， B L i ) 上に出力された電圧を前記 電圧増幅手段によって増幅させる第 7のステップと、
    前記増幅された、 前記ビッ ト線上の電圧を前記メモ リ セル のキャパシタの端子に書き込む第 8 のステ ップとを有するこ とを特徴とする リー ド ' モディ ファ イ · ライ ト方法。
    1 6. セ ンスア ンプ （ S A ) と列選択スィ ツチとメ モ リ セ ル （ M C ) を有するブロ ック単位で複数に分割されたメ モ リ セルァ レー（MCA) の各プロ ックのビッ 線 （BL, BL) をデー タバス （DB, DB) へ M O S ト ラ ンジスタ （ Q13, Q , 4 ) のゲ — ト とソース · ドレイ ンを介して接続し、
    各ブロ ックの列選択スィ ツチを読出し用 （ Q15, Q16) と 書込み用 （ Qu, Qiz) で別にし、 更に、 共通の列デコーダ （ C D ) の出力によって駆動され る列選択線も、 読出し用（CL R) と書込み用（CLW) で別にし、 読出し時には読出し用列選択線で読出し用列選択スィ ッチ をオ ンにし、 書込み時には書込み用列選択線で書込み用列選 択スィ ツチをオンにするようにしてなることを特徴とする半 導体記憶装置。
    1 7 . 少く とも、 セ ンスア ンプと列選択スィ ツチとメ モ リ セルで構成されるプロ ッ ク単位で複数に分割されたメ モ リ セ ルア レーの各ブロ ックの列選択スィ ツチを、 共通の列デコー ダ出力によって同時に駆動する列選択線が読出動作用と書込 動作用で独立した別の配線であることを特徴とする半導体記
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    1991-10-17| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB IT NL |
    1991-12-02| WWE| Wipo information: entry into national phase|Ref document number: 1991906569 Country of ref document: EP |
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    优先权:
    申请号 | 申请日 | 专利标题
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