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    • 专利摘要:

    公开号:WO1991001569A1
    申请号:PCT/JP1990/000889
    申请日:1990-07-11
    公开日:1991-02-07
    发明作者:Kenji Aoki
    申请人:Seiko Instruments Inc.；
    IPC主号:H01L29-00
    专利说明:
    [0001] ± 明 細 書 半導体装置およびその製造方法 技術分野
    [0002] この発明は、 コ ンピュータのスィ ツチング素子等に用いられる絶 緣ゲー ト型電界効果 ト ラ ンジスタ （以下、 M I S F E Tと略す） に 閩する。 背景技術
    [0003] 絶緣ゲー ト電界効果 ト ラ ンジスタ （以下、 M I S F E Tと略す） を製造する場合、 従来の方法は第 2図 (a)に示す半導体基板 1 の表面 部分にゲー ト絶縁膜 4を設ける工程と、 第 2図 Wに示す前記ゲ— ト 絶緣膜 4を介してゲ— ト電極用材料 5を成膜する工程と、 第 2図 (c) に示すゲー ト電極 5を所定形状に形成した後にィ オ ン注入でソース 6 と ド レイ ン 7を設ける工程とから成っていた。 この場合に形成さ れる ド レイ ン 7 と半導体基板 1 との間は P n + 接合となっていた。
    [0004] しかしながら、 ドレイ ンと基板との間の接合容量 （以下、 これを ド レイ ン容量 C D と称する） は、 例えば C M 0 Sイ ンバータの動特 性を低下させる要因であり、 ド レイ ン容量 CD の値を小さ くするこ とが必要となっていた。
    [0005] 本発明は、 基板とソ ース · ド レイ ン間の接合容量が小さ く 、 動特 性を向上させた M I S F E Tを提供することを目的とする。 発明の開示
    [0006] こ の発明は、 上記従来の方法の欠点を解決するために、 以下のよ うな手段を講じている。 まず、 短チ ャ ネル効果を防ぐために、 ゲー ト直下における半導体層の表面側の不純物濃度を下げ、 基板側を高 く している。 この構造を実現するために、 本発明では 0.1卿以下の 膜厚制御精度を有し、 かつ低温で单結晶を形成することのできる分 子線ェピタキシャル成長法 （M B E ) あるいは分子層ェピタキシャ ル成長法 （M L E ) を用いる。
    [0007] 基板 1 とソース 7 , ドレイ ン 8 との間の接合容量を低減化するた めに、 本発明では第 1図に示すようにソース領域と ドレイ ン領域の 下側に铯縁膜層 2を設けた構造としている。
    [0008] ソース · ドレイ ン両領域間の半導体層の表面近傍以外の不純物漶 度が高いため、 キ ヤリ ァ移動度の低下を少なく し、 かつ、 短チヤネ ル効果が抑制される。 またソース · ド レイ ン両領域と基板との間の 接合容量が大幅に低减でき、 動特性が向上する。 図面の簡単な説明
    [0009] 第 1図は本発明の半導体装置の一実施例を示す構造断面図、 第 2 図は従来の方法による M I S F E Tの製造工程順断面図、 第 3図 (a) 〜(c)は本発明の半導体装置の製造方法の一実施例を示す製造工程順 断面図、 第 4図は第 2 の実施例を示す製造工程順断面図、 第 5図は 第 4図 (c)におけるゲー ト直下の半導体層のポロ ンの深さ方向に対す る濃度プロファ ィ ルを示す図、 第 6図 ）〜（c)は本発明の Nチャ ネル M I S F E Tの製造方法の第 3 の実施例を示す製造工程順断面図で ある。 発明を実施するための最良の形態
    [0010] 本発明をより詳細に説述するために、 添付の図面に従ってこれを 説明する。
    [0011] この発明の第 1 の実施例を第 1図及び第 3図 )〜 (0を用いて説明 する。 第 3図 (a)において、 P型シリ コ ン基扳 31の上に C V D , 熱酸 化、 スパッタ等の方法により Si02, SiN 等の絶緣膜 32を設けてバタ 一ユングする。 次の第 3図 (Wにおいて分子層ェビタキ シャル成長法 を用いて のェ ピタキ シ ャル成長層 33を形成し、 引き続き P - の ェ ピタキ シャル成長層 34を形成している。 こ のあと第 3図 (c)におい てゲ— ト絶緣膜 35及びゲー ト 36を形成した後にイ オ ン注入法を用い てソース 37と ド レイ ン 38が形成される。 以上の工程により製造され た M O S F E Tの構造断面図が第 1 図に示されている。 第 1 図にお いて特徴的な点は、 まず第 1 に P型シリ コ ン基板 1 とソ ース 7、 P 型シリ コ ン基板 1 と ドレイ ン 8 との間に各々絶緣膜 2 が設けられて いる点である。 これによ り P型シ リ コ ン基板 1 とソース 7 との接合 容量及び P型シリ コ ン基板 1 と ド レイ ン 8 との接合容量が大幅に滅 少している。 第 1 図における第 2 の特徴は、 ソース 7 と ド レイ ン 8 との間の半導体層が不純物濃度の高いェビタキ シャル成長層 3 と不 純物濃度の低いェピタキ シ ャル成長層 4 とから成る点である。 こ の 発明の一実施例においては、 ェビタキシャル成長層 3 の厚さが例え ば約 2500人、 ェ ビタキシャル成長層 4 の厚さが例えば約 700 A とな つており 、 チャ ネル直下の不純物濃度が高く 、 ド レイ ン側からチヤ ネル側への空乏層の伸びが抑制されるため、 短チ ャ ネル効果が起こ り に く い構造となっている。
    [0012] 以上説明したよう に、 この発明により ソー ス 3 , ド レイ ン 4 と基 板 1 との間の接合容量は大幅に減少するため、 ト ラ ンジスタ の勛特 性が向上し、 また耐短チ ャ ネル特性の優れた M I S F E Tが実現で きる。 ゲー ト直下における半導体層の不純物濃度が低い層 4 の厚さ 力く、 チャネルの厚さ以上、 かつ、 こ こでの空乏層の厚さ以下であれ ば、 高速動作を可能にする と と もに、 半導体層の厚さを制御する こ とによって、 M I S F E Tのス レ ツ シ ョ ノレ ド電圧を調整する こ と力、' 可能となる。 不純物濕度の低い層 4 の厚さは 200〜 800 Aである こ とが望ま しい。
    [0013] 次に、 第 4図及び第 5 図を用いて本発明の第 2 の実施例を説明す る。 第 4図 ）〜（c)は本発明を用いて M I S F E Tを製造する場合の 製造工程順断面図である。 第 4図 )は、 半導体基板 41の上に絶緣膜 42を設けた,後に、 ゲー トが形成される部分の直下に相当する領域の み絶縁膜 42をエッチングし、 半導体基板表面を露出させる。 次に第 4図 (b)において、 前記半導体基板表面が露出した領域をシー ドとし てェビタキシ ャル成長を行う。 この場合、 前記絶緣膜 42の上側にも ラテラルェ ピタキシャル成長により単結晶が形成される。 また、 ェ ピタキシャル成長法と して分子層ェビタキシャル法 （Mo l ecu l ar Layer Ep i taxy 法； MLE)を用いると、 前記ェ ピタキシ ャル成長層の 膜厚は、 单原子層オーダ—の精度で形成され、 かつ不純物濃度プロ フ ァ イ ルも急峻となる。 例えば分子層ヱビタキシ ャル成長法を用い て形成された場合のェビタキシャル成長層のプロフ ァ イ ルは、 第 5 図に示すように約 2000人の P + 層と、 表面側の約 500 Aの P - 層と からなり、 その遷移領域の幅は約 20Q Aと急峻なものとなっている。
    [0014] この場合、 P + 層の形成にはシリ コ ンのソースガスとしてジク ロ ルシラ ン（S i H 2C £ 2)を用い、 ドーピングのソースと してジボラ ン (B 2 H 6)を用い、 P - 層の形成にはジボラ ンを用いずにノ ン ドーブ成 長を行っている。 次に、 第 4図 ( において、 ゲー ト絶緣膜 44及びゲ 一 ト電極 45を形成した後に、 ィ ォン注入法を用いてソ―ス 46.と ドレ ィ ン 47が形成される。
    [0015] 以上のような方法で製造された M I S F E Tは、 ド レイ ン容量 C D が小さ く、 かつ電流躯動能力が高いという特徴を有する。 更に、 チ ャ ネル直下の不純物濃度が高いため、 ド レイ ン空乏層がゲ— ト直下 に伸びることが抑えられ、 その結果、 単チャ ネル効果を起こしにく い構造となっている。
    [0016] ドレィ ン容量が低減化され、 電流駆動能力の高い ト ラ ンジスタの 新しい製造方法が提供する ことができる。
    [0017] 次に第 6図を用いてこの発明の第 3 の実施例を詳铂に説明する。 第 6図（a)〜（c)は本発明を用いた Nチャネル M 0 S F E Tの製造工程 順断面図である。 第 6図 (a)は低抵抗の半導体基板 61の上にゲー ト絶 緣膜 62を設けた後、 ゲー ト電極 63をレジス ト 64を用いてパターニン グした状態である。 次に第 6 図 (b)において前記レジス ト 64を残した ままで酸素をイ オ ン注入する こ とにより、 前記半導体基板 61の表面 より も下側 （基板側） に SiOzの絶縁膜層 65を設けている。 この後、 レジス ト 64を除去し、 ァニ一ルを行う こ とにより 、 酸素のイ オ ン注 入時に基板 61の表面に誘起されたダメ —ジを回復させる こ とができ る。
    [0018] このあと第 6 図 (c)で示すよう に、 レジス ト 64を除去して、 ヒ素の イ オ ン注入を行う こ とにより、 n + のソース 66と同じ く ド レイ ン 67 を設けている。 以上のよ う にして製造された M O S F E Tは半導体 基板 61とソ ース 66, ドレイ ン 67との間に接合容量 （寄生容量） が少 ないという構造上の特徴を有している。
    [0019] なお、 上記実施例では半導体基板 1 ， 31, 1, 61に M I S F E T を形成する場合を示したが、 基板ではな く ゥエルに形成してもよい こ とはもちろんである。
    权利要求:
    Claims

    請 求 の 範 囲 . ソ ース ' ド レイ ン両領域間上に絶縁膜を介してゲー トが設けら れ、 ゲー ト直下における半導体層がソ—ス · ドレイ ン両領域の導 電型と逆の導電型を有する半導体'装置において、 ソ ース · ド レイ ン領域の下側に絶緣膜層を設けたことを特徴とする半導体装置。 . ソース ' ド レイ ン領域の下側の铯緣膜層が S i 02もしく は S i Nで あることを特徴とする請求の範囲第 1項記載の半導体装置。
    . ゲー ト直下における半導体層の不純物漶度が表面近傍で低く バ ルク側で高く なつていることを特徴とする請求の範囲第 1項記載 の半導体装置。
    . ゲー ト直下における半導体層が複数のェピタキシ ャル成長層か らなる請求の範囲第 3項記載の半導体装置。
    . ゲー ト直下における半導体層の不純物濃度が低い表面近傍層の 厚さが空乏層以下であることを特徴とする請求の範囲第 3項記載 の半導体装置。
    . ゲー ト直下における半導体層の不純物濃度が低い表面近傍層の 厚さが 200〜 800 Aであることを特徴とする請求の範囲第 3項記 載の半導体装置。
    . 第 1導電型の半導体領域表面の少な く とも一部に絶緣膜を設け る第 1 の工程と、 前記絶緣膜を. _含む前記半導体領域の上に、 前記 第 1導電型と同じ導電型の半導体層を設ける第 2 の工程と、 前記 半導体層上にゲー ト絶緣膜を介してゲー ト電極を設けた後に不純 物を導入し、 前記第 1導電型と異なる第 2導電型のソ ー ス及び ド レイ ンを形成する第 3 の工程とからなり、 少な く とも前記絶緣膜 がソース及びドレイ ンの下側部分に設けられることを特徴とする 半導体装置の製造方法。
    8 . 前記第 1 導電型の半導体層—を設ける第 2 の工程が、 前記絶緣膜 が設けられず前記半導体表面が露出している領域をシー ドと して ラ テ ラルェ ピタ キ シ ャル成長を行う工程である請求の範囲第 7 項 記載の半導体装置の製造方法。
    9 . 前記第 2 の工程において形成される半導体層の不純物濯度がゲ 一 ト絶緣膜から下側に離れるにつれて高く なつている こ とを特徴 とする請求の範囲第 7項記載の半導体装置の製造方法。
    10. 前記第 2 の工程において半導体層を形成する方法が、 分子 Jf ェ ピタキシャル成長法あるいは分子線ェ ピタキ シ ャ ル成長法である こ とを特徴とする請求の範囲第 8項も し く は第 9 項記載の半導体 装置の製造方法。
    11 . 第 1導電型の半導体基板の上にゲー ト絶縁膜を形成し、 前記ゲ 一 ト絶緣膜を介してゲ— ト電極を設ける第 1 の工程と、 前記第 1 の工程においてゲ— ト電極上にレジス トを残した状態で酸素をィ オ ン注入する こ とにより 、 前記半導体基板のソ ース . ド レイ ンを 形成すべき領域の下側に酸化膜層を設ける第 2 の工程と、 前記第 1 導電型と異なる第 2 の導電型の不純物原子を導入し、 第 2導電 型のソ ース ' ド レイ ンを形成する第 3 の工程とからなる半導体装 置の製造方法。
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    法律状态:
    1991-02-07| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1991-02-07| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB NL |
    1991-03-12| WWE| Wipo information: entry into national phase|Ref document number: 1990910930 Country of ref document: EP |
    1991-07-10| WWP| Wipo information: published in national office|Ref document number: 1990910930 Country of ref document: EP |
    1993-02-02| WWW| Wipo information: withdrawn in national office|Ref document number: 1990910930 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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