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    公开号:WO1989012909A1
    申请号:PCT/JP1989/000599
    申请日:1989-05-15
    公开日:1989-12-28
    发明作者:Tadahiro Ohmi；Tadashi Shibata；Masaru Umeda
    申请人:Tadahiro Ohmi；
    IPC主号:H01L29-00
    专利说明:
    [0001] 明 細 書
    [0002] 半導体装置の製造方法
    [0003] 技術分野
    [0004] 本発明は、 半導体装置の製造方法に係り、 特に基板上に薄膜 半導体素子を形成する技術に関する。
    [0005] 背景技術
    [0006] 従来、 絶縁性基板上に半導体の結晶層を形成し、 これに種々 のデバイスを作成する技術に関しては、 様々な技術開発がなさ れている。 特に、 絶縁体基板上に单結晶シリ コ ン層を形成し、 これに半導体デバイスを作成して集積回路を実現する技術は、 S 0 I ( Silicon on Insulator) 技術と呼ばれ、 これまで盛ん に研究開発がなされてきた。 S 0 I技術が実用化すれば、 I C の高速化に有利なばかりでなく、 例えばラッチアップフリーの
    [0007] C M 0 S回路や、 ソ フ トエラー耐性の非常に大きなダイナミ ッ クメモリが実現される。 また、 半導体素子の上に絶縁層を介し て半導体素子を順次積み重ねて行く こ と によ り 、 3次元構造の I Cの実現も可能である。
    [0008] さ らに、 大面積のガラス基板上に S 0 I技術によ り単結晶シ リ コン層が安価に形成できれば、 高性能な、 大型のフ ラ ッ トパ ネル形式のディスプレイ装置ができ、 壁かけ型のテレビが実現 できるなど表示デバイスにも大きな変革をもたらすこ とが期待 される。 このよ う な重要な期待にもかかわらず、 S O I技術は 未だ実用的なレベルには決して達しておらず、 したがつてこれ らの技術を用いた商品開発にほ程遠い現状である。
    [0009] 以下に従来の S 0 I技術について例示しつつ、 その問題点に ついて述べる。 - 最も古く か ら知られてレヽる技術に S 0 S ( Sil-icon on Sapphire) と呼ばれる技術がある。 こ れは、 サフ ア イ ャ ( A JL 2 03)单結晶上に S i薄膜をェビタキシャル成長させ、 これに I Cを形成する技術であるが、 シリ コンウェハに較べ、 サフアイャ基板のコス トが高いことや、 またサフアイャとシリ コンの結晶の格子定数が違う こ とから結晶欠陥が発生し、 必ず しも性能のよいデパイスができないこと等の理由により、 古く から実甩化 · 商品化されて来たにもかかわらず、 現在では、 S 0 I の主流とはならず、 限られた分野においてしか用いられ ていない。
    [0010] これに対し、 S i 02 , S i a N 4 , A J2 N等の全く結晶性 を持たない絶縁物基板表面に单結晶シリ コン薄膜を形成する技 術がこ こ 1 0年間に非常に活発に開発されてきた。 このよう な 技術の 1 つに、 例えばグラフォエピタキシーと呼ばれる技術が ある。 これは第 1 2図に示すよう に、 S i 02 基板 1 2 0 1 の 表面に周期的に配置された溝を形成し、 その上にアモルフ ァス シリ コン 1 2 0 2を堆積させた後、 レーザ光を基板上でスキヤ ンしながらあて、 部分的に溶融した領域 1 2 0 3 を作り出し、 これによ り シリ コ ンを单結晶化させる技術である。 一旦溶融し たシリ コンは、 再結晶化する際に基板表面に形成されたグレー ティ ングパターンの影響で、 このパターン方向に揃った結晶が 成長し、 全面が单結晶化する。 しかし、 この技術で形成した結 晶層は多く の結晶欠陥を中に含み、 S 0 I デバィスへの応用に は到らなかった。 これに対し、 第 1 3図に示したようなゾーンメルト法も開 された。 これは、 第 1 2図と同様のウェハ 1 3 0 1 をステ一、二 1 3 0 2の上にのせて加熱し、 さらに棒状のカーボンヒーター 1 3 0 3 を通電加熱しながらスキャ ンさせるこ と によ り ウェハ 袠面に線状の溶融領域 1 3 0 4を形成し、 単結晶薄膜を得る方 法である。 しかし、 この方法では、 カーボンヒータ一 1 3 0 3 からのカーボンの汚染等により良い結晶が得られないばかりで なく、 熱によるウェハの反りや S i 薄膜のクラックが生じる等 の問題点も有り、 実用化しなかった。 さらに、 この方法はゥヱ ハの温度が部分的にシリ コンの融点 （ 1 4 1 2 t ) 以上に加熱 されるため、 3次元 I Cへの応用は不可能である。 なぜなら ば、 下地に作り上げたデバイスが上層のシリ コン層の单結晶化 の際の加熱により溶けたり、 あるいは著しい特性の劣化を生じ たりするからである。
    [0011] なお、 加熱手段と しては電子ビーム等を用いた例もあるが、 これも結果は同様で決して良好なものではない。
    [0012] 以上述べたグレーティ ングパターンを用いて单結晶化させる 方法以外に、 例えば第 1 4図に示したラテラルエピタキシーと 呼ばれる技術がある。 これは、 S i 单結晶の基板 1 4 0 1 上に 形成した S i 0 2 膜 1 4 0 2上にアモルファス S i 層 1 4 0 3 を堆積させるが、 この と きその一部を基板 1 4 0 1 の表面 1 4 0 4 と接触させる。 次いで、 レーザビーム 1 4 0 5を照射 してシリ コンの溶触部 1 4 0 6を形成し、 これをレーザビーム と ともにウェハ上をスキャ ンさせる。 この時、 レーザビームの スキャ ンを单結晶部 1 4 0 4からスター ト させる と、 この部分 から单結晶の成長が始まり、 順次 S i 0 2 膜 1 4 0 2上に伸び て行き、 单結晶層が絶縁膜上に形成されるのである。 この場合 もビームが单結晶領域から遠ざかるに従って結晶欠陥が発生 し、 よってゥュハ全面に渡って高品質な单結晶シリ コン薄膜を 形成することはまだ実現していない。 また、 レーザビームを用 いて局所的に加熱する方法は、 基板に大きな熱歪みを生じるな どの問題を生じている。 さらに本方法では、 シリ コ ン基板を熱 酸化して表面に S i 0 2 膜を形成したものを絶縁体基板として 用いるため、 必ずシリ コ ンの单結晶基板が必要であり、 例えば フラ ッ トパネル ♦ ディスプレイ装置の製造のように大面積のガ ラス基板上に单結晶薄膜を形成すること等への応用は不可能で ある。
    [0013] 以上に述べたように現状の S 0 I技術は多くの問題を抱えて いる。 問題点をまとめると以下の通りである。
    [0014] まず第 1 に、 部分的に S iを溶融させて再結晶化するため、 ゥュハの温度が局所的にシリ コ ンの融点 1 4 1 2 t以上に加熱 される点である。 これは低温化を目指している今後の半導体デ バイスプロセスとは本質的に全く相容れない点である。 すなわ ち、 再結晶化プロセスにおいて、 それ以前に形成した配線その 他の集積回路の各要素は、 この熱により望ましくない反応を生 じたり、 あるいは大きな熱歪みにより特性が著しく劣化するな どの問題が生じるのである。
    [0015] 第 2に、 サフアイャ基板や熱酸化したシリ コン基板を用いる 例では、 基术的には大型のデイスブレィ等の装置への応用がで きない点である。 これは大面積の良質の基板を用意するのが困 難なばかり でなく、 大幅なコス ト アッ プに繋がる等の問題も有 している。
    [0016] 第 3 に、 S 0 S技術を除いて、 いずれの S 0 I 技術において も得られた結晶層は結晶欠陥や不純物による汚染が多く、 まだ まだ集積回路を製作する レベルに到っていないという点であ る。 今後、 S 0 I技術を真に実用化するためには、 低温で、 し かも簡単なプロセスで、 いかなる絶縁物基板上にも高品質な 単結晶シ リ コ ン層が形成でき る技術を開発しなければならな い。
    [0017] 本発明は以上の点に鑑みなされたものであり、 低温で、 しか も簡便な手段により、 いかなる絶緑性基板上にも高品質な单結 晶半導体層を形成するこ とのできる半導体装置の製造方法を提 供しょう とするものである。
    [0018] 癸明の開示
    [0019] 本発明の第 1 の要旨は、 基板の一主表面上の少なく とも一部 に、 段差形状を有する導電体層を形成する工程と、 前記導電体 層に直流電位を与えた状態で前記基板上に半導体薄膜を形成す る工程を少なく とも一部に含んでいるこ とを特徴とする半導体 装置の製造方法に存在する。
    [0020] 本発明の第 2の要旨は、 第 1 の要旨において、 基板の主表面 が絶緣物で形成されているこ とを特徴とする半導体装置の製造 方法に存在する。
    [0021] 本発明の第 3の要旨は、 第 1 の要旨において、 基板の主表面 が導電体で形成されているこ とを特徴とする半導体装置の製造 方法に存在する。 本発明の第 4の要旨は、 第 1 の要旨乃至第 3の要旨のいずれ か 1つにおいて、 半導体薄膜の形成に際し、 不活性ガスを用い たスパッタリ ングにより薄膜形成を行うことを特徴とする半導 体装置の製造方法に存在する。
    [0022] 本発明の第 5の要旨ほ、 第 1の要旨乃至第 4の要旨のいずれ か 1つにおいて、 導電体層の段差部における側面が、 前記段差 部において低い方に位置した表面を閉ループを形成して包囲す る如く形成されたことを特徴とする半導体装置の製造方法に存 在する。
    [0023] 作用
    [0024] 本棻明は、 基板の一主表面上の少なく とも一部に、 段差形状 を有する導電体層を形成する工程と、 前記導電体層に直流電位 を与えた状態で前記基板上に半導体薄膜を形成する工程を少な く とも一部に含んでいることを最大の特徴としている。
    [0025] 本発明で、 基板としてほ
    [0026] 石英基板やガラス基板等の絶縁性基板が主なものである。 他 に、 例えば、 第 1 1 図に示すような、 k N基板 1 1 0 1上 に、 窒化シリ コン、 S i 0 2 等の膜 1 1 0 2を堆積させたもの を基板として用いてもよい。 このような基板では、 熱伝導性が- 良好で、 高速動作するデバイスから発生する熱を有効に逃がす こ とができる。 もちろん、 A J2 N基板 1 1 0 1 だけでもよい。 さらに、 従来技術において述べたようなサファイア基板等で あつても良いが、 本発明はむしろ石英基板やガラス基板のよう に低コストで入手の容易な基板上に良好な半導体单結晶薄膜を 形成できることに最大の意義がある。 また、 本発明は導電性の基板に対して実施するこ と もでき る。 例えば、 第 7図 （ a ) , ( b ) の断面図に示すよう な、 絶 緣物基板 7 0 1 に段差を有する金属薄膜 7 0 2 を設けたもの や、 絶緣物基板 7 0 1 表面に凹部 7 0 3 を形成した後、 全面に 金属薄膜 7 0 4を形成したものであってもよい。 すなわち、 金 属薄膜上に半導体单結晶の薄膜を成長させるこ ともできるので ある。
    [0027] 基板の一主表面上に形成される段差形状を有する導電体層と は、 例えば第 2図 （ a ) , ( b ) に示すような金属薄膜パター ン 2 0 1 である。 第 2図 （ a ) は平面図で、 斜線を施した部分 2 0 1 が金属薄膜に正方形の穴パターンを形成した金属薄膜パ ターンである。 その断面形状は第 2図 （ b ) の断面図に示した よう に、 バタ一ン端面 2 0 3が基板表面 2 0 2 に対しほぼ垂直 となるよう に加工されている。 このような加工は通常のフ ォ ト リ ソグラフ イエ程等を用いて行う こ とができる。 この導電体層 には後述する半導体薄膜形成時に直流電位が与えられ、 これに よ り半導体薄膜の形成が制御される。
    [0028] 格子パターンの大きさほ必要に応じて任意の大きさとするこ とが可能である。 また、 格子パターンの形状も第 2図 （ a ) , ( b ) に示した正方形の穴パターンに限らず、 例えば長方形で もよいし、 第 6図 （ a ) のような正六角形や、 第 6図 （ b ) の よう な正三角形の穴パターンでもよい。 第 6図 （ a ) . ( b ) において、 6 0 1 は金属薄膜パターン、 6 0 2 は基板表面であ る。 但し、 この格子パターンの形状は形成される半導体薄膜の 結晶方向と密接な関係があり、 例えば、 第 2図 （ a ) , ( b ) に示した正方形の穴パターンでは基板の主表面上に S i の ( 1 0 0 ) 面を形成でき、 第 6図 （ a ) , ( ¾ ) の正六角形や 正三角形の穴パターンでは S iの （ 1 1 1 ) 面を形成できる。 この点についてほ後に詳しく述べる。
    [0029] なお、 導電体層の材霣としては、 例えば Wが好適なものとし て挙げられるが、 これに限定ざれるものではない。 例えば、 そ の他のリ フラク ト リーメタルやリ フラク ト リ一メタルシリサ イ ドであってもよい。 もちろん、 A J2 , C U , N i , P d， P t , A u等の金属でもよいが、 その後のデパイス製作ブロセ スにおいて、 これらの金属が基板内に拡散して行く ことを防ぐ ために熱処理温度を下げる必要がある。
    [0030] 次に、 上記の導電体層に直流電位を与えた状態で半導体薄膜 を形成する工程であるが、 この形成方法は、 *発明者による R F — D C結合バイ アススパッタ リ ング装置 （特開昭 6 2 — 2 8 7 0 7 1号） による成膜や、 あるいは上記装置で石英基板 ホルダーに高周波印加によるパイァスを加えて行うスパヅタリ ング成膜を用いてもよい。
    [0031] 本発明は、 以上に述べた段差形状を有する導電体層と半導体 蓰膜形成時に印加される直流電位とによって、 形成される半導 体薄膜を制御し、 良好な半導体の単結晶薄膜を得るこ とを可能 にしたものである。
    [0032] 次に本発明のプロセスによつて基板の表面に半導体の单結晶 薄膜が形成されるメ力ニズムについて考察する。
    [0033] まず直流電位を与える方法を説明するために、 最も好適な例 として第 3図に示したような前述の R F — D C結合バイアスス パッタ リ ング装置 （特開昭 6 2 - 2 8 7 0 7 1号） について述 ベる。 この装置は、 超高純度の A Γ ガス及び H 2 ガスを供給す るガス供給某 3 0 1 と超高真空排気系 3 0 2 を備えた真空チヤ ンバー 3 0 3内にターゲッ ト 3 0 4 と ウェハホルダー 3 0 5が 設置されている。 この場合、 ターゲッ ト 3 0 4にほ A s , P , B等の不純物が所定量添加されたシ リ コ ンのブロ ッ クが用い られてお り 、 外部からは、 例えば 1 0 0 M H zの高周波電源 3 0 6が接続されている。 また、 直流電源 3 0 7が高周波フ ィ ルター （低域通過フ ィ ルター） を介してターゲッ ト に接続され ている。 W薄膜パターン 3 0 8 の形成された石英基板 3 0 9 は、 ウェハホルダー 3 0 5上に固定され、 かつビン 3 1 0 に よって電気的に W薄膜パターン 3 0 8 と繋がれている。 した がって、 W薄膜パターンの電位は外部よ り高周波フ ィ ルターを 介して接続された直流電源 3 1 1 によってコ ン ト ロールされ る。 - この装置の特徴ほ、 薄膜の成膜速度と同時に、 成長中の薄膜 表面に照射される A r イオンの量と個々のイオンの運動エネル ギ一等薄膜形成の重要なパラメーターをそれぞれ自在に、 しか も独立にコ ン ト ロールできる点にある。 すなわち、 高周波電源 3 0 6 のパワーによってプラズマの密度すなわち生成される A rイオンの濃度を決めるこ とができる。 一方、 ターゲッ トの 直流電位によってターゲッ トのスパッタ リ ングフ ィールドを決 定できる。 この高周波電力とターゲッ トの直流バイ ァス値の組 合せによって成膜速度が決定される。 これは、 ターゲッ ト に照 射されるイオンの運動エネルギーとイオン量を独立に制御でき るからである。 また、 ウェハホルダ一の直流電位をコン卜ロー ルするこ とによって、 成長中の S i一薄膜表面を照射する A r イオンのエネルギーが決定され、 高周波電力を制御するこ とに よ り 照射イオン量が決定される。 以上の機能によ り 、 基板 3 0 9上に堆積する薄膜の結晶学的性質を自在にコン トロール できるのである。
    [0034] 以下では、 以上の第 3図の装置において第 2図の金属薄膜パ ターンを有する基板上に半導体薄膜を堆積する場合を例として 説明する。
    [0035] 第 4図 （ a ) 〜 （！ D ) は結晶成長のメ力二ズムを説明するた めのモデル図であり、 ここで 4 0 1 は石英基板、 4 0 2は の 金属薄膜、 4 0 3 は S i 原子、 4 0 4は A rイオンである。 堆積の条件は、 R Fパワーを 2 0 W、 ターゲッ トパイァスを 一 3 0 0 V、 ウェハホルダーのバイアスを一 5 V、 A rガスの 圧力を 8 X 1 0 -3T o r r とする。 この条件のもとで、 絶緑物 基板 4 0 1 の表面は約 0 Vのフローティ ング電位となり、 ブラ ズマの電位ほ約 + 2 0 Vとなることが、 実験の結果により分つ ている。 なお、 このような電位の値は、 装置の形状等、 個々の 装置特有の特性によつて決まるものであり、 ここに示した設定 条件ほ 1 つの例を示したに過ぎない。
    [0036] 第 4図 （ a ) は S i薄膜を成膜し始めた初期の状況を模式的 に示したものである。 成膜を始める前に、 R F電力を 5 W程 度、 ターゲッ ト電位を一 2 0 3 0 V程度、 ゥヱノヽ電位を 5
    [0037] 〜 1 0 V程度にして、 A r + H 2 プラズマの A rイオン、 Hィ オンの表面照射を行い、 吸着している水分、 カーボン等を除去 してある。 ターゲッ ト部でスパッ タされた S i 原子は基板表面
    [0038] 4 0 5 に到達し付着堆積する。 もちろん、 W薄膜 4 0 2上にも 付着堆積する。 同時に A r イ オンも基板表面に飛来し、 基板表 面あるいは堆積した S i の表面を照射するこ と になる。 A rィ オ ンの照射エネルギーはプラズマと基板表面の電位差に等し く、 この場合は約 2 0 e Vである。 このエネルギーによって基 板表面での核生成、 S i原子のマイグレーシ ョ ン等が活発化さ れ、 S i 結晶の成長が促される。 S i 薄膜形成の初期過程で ほ、 第 4図 （ a ) に示したよう に種々の方位をもつた結晶粒が 島状に成長する。
    [0039] 第 4図 （ b ) は、 こ のよ う に成長した結晶粒が、 W薄膜パ ターン 4 0 2 に囲まれた基板の表面全面に渡つて連続膜となつ た状態を示す。 この状態では、 S i薄膜 4 0 6 は W薄膜 4 0 2 と電気的に接続され、 その電位はゥュハホルダーのバイ アス電 圧一 5 V に等しく なる。 したがって、 こ の瞬間から S i 薄膜 は、 約 2 5 e Vのエネルギーをもった A r イオンで照射される こ と になる。 このエネルギーをもった A r イオンの照射によ り 、 堆積した S i 薄膜全体の各 S i 原子間の結合が切れ、 各
    [0040] 5 i 原子は自由に動きまわれる状態になる。
    [0041] この後、 さらに S i 原子が飛束して薄膜の膜厚が増加してい く と、 最下層の S i 原子層に与えられる A r イオ ンの運動エネ ルギが次第に減少して行く ため、 最下層のシリ コ ン原子層から 順に結晶化を始める。 このと き、 例えば第 2図 （ a ) , ( b ) のようなパターンを用いると S i ( 1 0 0 ) 面が成長する。 こ れは、 W薄膜 4 0 2の巨視的な形状に対し、 膜全体の自由エネ ルギーを最も低くするように再配列するためと考えられる。 こ の状態を模式的に示したのが第 4図 （ c ) である。
    [0042] これ以降は順次 S i薄膜の膜厚が時間とともに増加する訳で あるが、 最上層の数原子層でほ非常に活性な状態、 すなわち、 構成原子が自由に動きまわれる状態を保ちながら、 順次下層の 方から結晶化が進んで行くものと解釈される。 表面の S i原子 層のうち何層までが自由に原子の動きまわれる状態になってい るかは、 薄膜の成長速度、 A Γイオンの照射量、 照射エネル ギ一等の組合せによつて変化するので一概には言えないが、 こ こで述べた条件下では大体数原子層であると推定される。
    [0043] この例でほ、 絶縁性である石英基板 4 0 1の表面 4 0 5の電 位ほほぼ 0 Vに設定していたが、 これほ第 3図の装置において ウェハホルダーがコンデンサー 3 1 2 によつて高周波的にァー スされていたため、 ウェハが電位が高周波で振られることな く、 チャンパ一とほぼ同じ直流電位となったのである。
    [0044] これは、 例えば第 5図 （ a ) のよう に、 ウェハホルダー 5 0 1 に高周波電源 5 0 2を接続してもよい。 この場合、 W薄 膜 5 0 3及ぴ基板表面 5 0 4ほどちらも同じ直流電位が与えら れるこ とになる。 この電位の値ほ、 高周波の周波数 f t 及び電 力、 A rガスの圧力等で決定され、 例えば高周波電力を変化さ せることで所望の値とすることが可能である。
    [0045] ゥェ八ホルダー側に印加される高周波電源の周波数 f ！ は、 チャンバ一内に放電を形成する高周波電源の周波数 f 。 とは異 なっている。 電力も直流電位を与えるためだけのものであるか ら、 放電を励起する f 0 の電力に比べればきわめて小さいもの となる。 5 0 5 は、 周波数 に対して高いイ ンビーダンスを 示し、 f 0 に対してはきわめて低いイ ンビーダンスを示すフ ィ ルターである。 第 5図 （ a ) では、 L , Cの並列回路が示され ているが、 共振周波数 { 2 （ し 1 0； 1 ) 1/2 } -1を 1 に等 しく設定する。 C はウェハホルダーに直流電位が生じるよう にウェハホルダーをアースから直流的に切断するためのもので あり、 （ S TT f o C s ) —1, ( 2 7T f 1 C 8 ) -1が十分小さな 値となるよう、 C s ほ十分大きな値に設定する。 もちろん、 同 —の目的を達成するために、 L C直列共振回路を使う こ とも有 効である。 この場合には、 共振周波数 { 2 7Γ ( L C ) 1/2 ) 一1 を f 。 に等しく なるよう に設定する。
    [0046] 第 3図において説明したよう に、 基板表面の電位と W薄膜の 電位を別々の値に設定しかつ制御したい場合には、 例えば第 5 図 （ b ) のような構成をとればよい。 このよ う にすれば、 S i 薄膜が基板表面の全面を覆う までの A r イ オ ンの'照射ェネル ギー と、 全面を覆った後の照射エネルギー E 2 とを、 それ ぞれ外部の高周波電源 5 0 2のパワーと直流電源 5 0 6の電圧 で別個に制御するこ とができる。 E！ を十分小さく して A rィ オン照射による表面のク リーニングを十分小さなエネルギーで 行い、 結晶成長は最適のエネルギー値 E 2 で行う などのブロセ スが可能となる。 逆に、 E i を+分大き く して連結膜が形成さ れるまでの基板表面の状態を非常に活性にし、 連結膜が形成さ れた時点で即座に再結晶化に最適のエネルギーに自動的に切り 換わるよう に行う こ とも可能である。 また、 薄膜結晶の比抵抗 が高かっ た り 、 あるいは金属薄膜との間がシ ョ ッ トキーダイ オードの逆バイァス特性となって S i薄膜の電位制御が十分に 行えないような場合には、 第 5図 （ a ) の方式で行う方が好ま しい。
    [0047] 高周波電源 5 0 2の周波数 f i ほ、 ターゲッ トの高周波電源 3 0 6 (第 3図） の周波数 f 。 とほ異なる値とすることが望ま しい。 例えば 2 0 5 M H zを用いればよい。 また、 コンデンサ — 3 1 2 (第 3図） に換えて、 例えば 5 0 5のような L C反共 振回路を接続する必要がある。 この回路の共振周波数は f i に 等しく、 周波数 f i の高周波に対しては無限大のインビーダン スをもっている。 同時に、 の値ほターゲッ トの高周波電源 の周波数 f 。 に対して十分小ざなィンビ一ダンスをもつよう に 設定することが重要である。
    [0048] 以上は第 2図に示した正方形パターンを用いた場合について 説明したが、 これほ、 例えば第 6図 （ a ) ， ( b ) のような導 電体層のパターンを用いてもよい。 導電体層に囲まれた領域 は、 第 6図 （ a ) では正六角形、 第 6図 （ b ) では正三角形で あり、 いずれも 3回対称の対称性を有している。 このパターン を用いた場合には、 成長した S i单結晶層ほ （ 1 1 1 ) 配向を 持つ。 （ 1 0 0 ) あるいは （ 1 1 1 ) 配向のいずれを選択する かはそれぞれのデバイスの要請に基いて決定すればよいが、 こ れまでの実験結果では、 （ 1 1 1 ) 配向をさせた膜の方が結晶 性が優れていることが分っている。 特に、 W薄膜パターンで囲 まれた部分の面積が 1 c m X 1 c m以上に大きくなつた場合に ほ、 はっきり と差が現われ、 例えば欠陥密度の値が （ 1 1 1 ) 面の单結晶の方が少なくなる。 このこ とは、 イオン照射を行いながら薄膜の成長を行う と ( 1 1 1 ) 面が成長しやすいという現象と関係していると解釈 できる。 この現象の生じる詳しいメ カニズムに関しては現在の ところまだはっき り と分っていないが、 イオン照射に対して最 も強いと考えられる最稠密面、 すなわち S i ( 1 1 1 ) 面が イ オ ン照射の方向と垂直に向く よう に S i 薄膜が成長すると 解釈できる。 つま り、 イオン照射自身が形成される薄膜を ( 1 1 1 ) 配向させる性質をもってお り、 かつ、 第 6図の パターンが面内での配向性を決定する働きをしているため、 ( 1 1 1 ) 面の单結晶が成長するのである。 したがって、 この イオン照射の効果に逆らってまで （ 1 0 0 ) S i を成長させる よりは （ 1 1 1 ) S i を成長させる方が自然であり、 結晶性の よい薄膜が得られるのである。
    [0049] 本発明の結果、 低温のプロセスにより高品質な単結晶半導体 層が、 いかなる種類の基板上にも容易に形成するこ とが可能と なり、 超高速半導体デバイス、 高性能フ ラ ウ 卜 パネルディ スブ レィ装置等の製作が実現した。
    [0050] 図面の簡単な説明
    [0051] 第 1 図 （ a ) 〜 （ d ) は第 1 実施例を示す断面図、 第 2図 ( a ) , ( b ) は第 1実施例の W薄膜パターンを示す平面図及 び断面図、 第 3図は R F - D C結合バイァススバ ウタ装置を示 す概念図、 第 4図 （ a ) 〜 （ c ) は結晶成長のメ力二ズムを示 す模式図、 第 5図 （ a ) , ( b ) は R F— D C結合バイァスス パッタ装置の高周波電源周辺の構成の他の例を示す概念図、 第 6図 （ a ) , ( b ) は第 1実施例の W薄膜パターンの他の例を 示す平面図、 第 7図 （ a ) 〜 （ d ) ほ第 2実施例乃至第 5実施 例を示す工程断面図、 第 8図 （ a ) , ( b ) ほ第 6実施例及び 第 7実施例を示す断面図、 第 9図 （ a ) 〜 （ g ) ほ第 7実施例 の工程及び構成を示す平面図及び断面図、 第 1 0図ほ第 8実施 例を示す断面図、 第 1 1図は本発明で用いる基板及び金属バタ —ンの他の例を示す断面図及び斜視図である。
    [0052] 第 1 2図乃至第 1 4図は従来例を示し、 第 1 2図はグラフ ォ ェビキタシー技術を示す断面図、 第 1 3図ほゾーンメルト法を 示す斜視図、 第 1 4図はラテラルェビキタシ一技術を示す断面 図である。
    [0053] なお、 図面において 1 0 1 は石英基板、 1 0 1 ' は基板表面 部、 1 0 2 は金属 （W ) 薄膜、 1 0 2 ' は W薄膜パターン、 1 0 3 ほ S i单結晶膜、 1 0 4はソース · ド レイ ン部、 1 0 5 はゲ一ト電極、 1 0 6 , 1 0 6 ' は A 配線、 2 0 1 ほ W薄膜 パターン、 2 0 2は基板表面、 2 0 3はパターン端部、 3 0 1 はガス供給系、 3 0 2は超高真空排気系、 3 0 3 は真空チャ ン ノ 一、 3 0 4ターゲッ ト ほ、 3 0 5はウェスヽホルダー、 3 0 6 は高周波電源、 3 0 7ほ直流電源、 3 0 8は W薄膜パターン、 3 0 9 ほ石英基板、 3 1 0はビン、 3 1 1 は直流電源、 3 1 2 はコ ンデンサ一、 4 0 1 は石英基板、 4 0 2 は金属 （ W ) 薄 膜、 4 0 3 は S i原子、 4 0 4は A rイオン、 4 0 5は基板表 面、 4 0 6 は S i薄膜、 5 0 1 はゥュハホルダ一、 5 0 2は高 周波電源、 5 0 3 は W薄膜、 5 0 4は基板表面、 5 0 5はフ ィ ルター、 5 0 6は直流電源、 6 0 1 ほ W薄膜パターン、 6 0 2 は基板表面、 7 0 1 は絶縁物基板、 7 0 2は金属薄膜、 7 0 3 は凹部、 7 0 4は金属薄膜、 7 0 5 は单結晶 S i 層、 7 0 6 , 7 0 6 ' はソース ♦ ド レイ ン部、 7 0 7 はゲー ト部、 7 0 8 は 金属配線、 7 0 9 はェミ ッ タ、 7 1 0 はベース、 7 1 1 はコ レ クタ、 7 1 2 は A 配線、 8 0 1 は絶緣物基板、 8 0 2 は金属 薄膜、 8 0 3 は S i 02 膜、 8 0 4は S i基板、 8 0 5 はソ一 ス部、 8 0 6 は ド レイ ン部、 8 0 7 は A J2配線、 8 0 8 は絶緣 物層、 8 0 9 は金属薄膜層、 9 0 1 ほ金属薄膜、 9 0 2 は S i 薄膜、 9 0 3 はソース引出し配線、 9 0 4 はゲー ト引出し配 線、 9 0 5 は ド レ イ ン引出 し配線、 9 0 6 はゲー ト電極、 9 0 7 は コ ンタ ク ト ホール、 9 0 8 は A JK配線、 1 0 0 1 は ガラス基板、 1 0 0 2 は ^1 0 5 £ 丁、 1 0 0 3 , 1 0 0 4 は 金属電極、 1 0 0 5 は透明電極、 1 1 0 1 は ^ 1^基板、 1 1 0 2 ほ 5 1 1^又は 5 1 02 の膜、 1 1 0 3 は絶縁物基板、 1 1 0 4は金属パターン、 1 2 0 1 ほミ 1 02 基板、 1 2 0 2 はアモルフ ァ ス S i 、 1 2 0 3 は溶融領域、 1 3 0 1 はゥェ ノヽ、 1 3 0 2 はス テージ、 1 3 0 3 はカーボン ヒ ー ^ ー、 1 3 0 4は溶融領域、 1 4 0 1 は S i单結晶基板、 1 4 0 2 は S i 02 膜、 1 4 0 3 はアモルフ ァス S i 層、 1 4 0 4は基板 表面、 1 4 0 5はレーザビーム、 1 4 0 6 は溶融部である。
    [0054] (以下余白） 発明を実施するための最良の形態
    [0055] 以下、 本発明の実施例を図面を用いてより具体的に説明す る。
    [0056] (第 1実施例）
    [0057] 第 1図 （ a ) 〜 （ b ) ほ本発明の第 1実施例を示す工程断面 図である。 まず、 第 1図 （ a ) に示すように、 例えば石英製の 基板 1 0 1 の表面に例えばタングステン （W ) 等の金属薄膜 1 0 2を約 5 0 0 A程度形成する。 この形成方法は E B (電子 ビーム） 蒸着等を用いてもよいが、 より緻密で結晶性も優れた W等の金属薄膜を得るためには、 本発明者による R F — 0 (：結 合バイ アススパ ッ タ リ ング装置 （特開昭 6 2 - 2 8 7 0 7 1 号） による成膜か、 あるいは上記装置で石英基板ホルダーに高 周波印加によるバイァスを加えて行うスパッタリ ング成膜が有 効である。
    [0058] 次に、 フォ トリ ソグラフィ工程を用いて W薄膜 1 0 2を所定 の形状のパターンに加工する （第 1図 （ b ) ) 。 このパタ一 ンの平面形状は、 例えば第 2図 （ a ) に示す W薄膜パターン 2 0 1 のように、 正方形の穴パターンを有する W薄膜を格子状 に配したものを用いた。 第 2図 （ a ) では斜線を施した部分が - W薄膜部であり、 その断面形状は第 2図 （ b ) に図示したよう に、 そのパターン端面 2 0 3が基板表面 2 0 2に対しほぼ垂直 の段差を形成するように加工することが望ましい。 このような 加工ほリ ァクティ プイオンエッチング （ R I E ) 技術を用いて 行うこ とができる。
    [0059] 次に、 第 1図 （ c ) に示したよう に、 W薄膜 1 0 2に直流電 位を与えながら、 S i をスパッタ リ ングにより 0 . ：! 〜 0 . 5 程度堆積させる。 これは第 3図に示したよう な、 前述の R F - D C結合バイ アススパ ッ タ リ ング装置 （特開昭 6 2 - 2 8 7 0 7 1号） を用いて行った。
    [0060] 本実施例では、 基板の温度を 3 2 0で、 R Fパワーを 2 0 W、 ターゲッ トバイアスを一 3 0 0 V、 ウェハホルダのバイァ スをー 5 V、 A rガス圧を 8 X 1 0 _3T 0 r r として成膜を行 つたところ、 約 2 0 0 A/m i nの成膜速度で S i の单結晶膜 1 0 3 を、 石英基板 1 0 1 の表面部 1 0 1 ' 全面に渡って形 成するこ とができた （第 1 図 （ c ) )。 得られた S i 单結晶膜 1 0 3は、 基板表面と平行に （ 1 0 0 ) 面を有し、 正方形の抜 きパターン （第 2図 （ a ))の一辺に平行に 1 1 0方向の揃つた 結晶となっていることが分った。 この単結晶薄膜には結晶欠陥 や不純物による汚染はほとんどなく、 極めて良好な状態であつ た。
    [0061] 次に、 このよう に して形成された单結晶シリ コン膜 1 0 3内 に通常の工程により M O S F E Tを形成した例を第 1 図 （ d ) に示す。 第 1 図 （ d ) は、 W薄膜パターン近傍を拡大して示し た模式図であり、 1 つの nチャネル M O S F E Tの形成された 状態を示している。 第 1 図 （ d ) において、 1 0 3 は p型単結 晶シリ コン層、 1 0 4 はソース ♦ ド レイ ン部、 1 0 5 はゲー ト 電極、 1 0 6及び 1 0 6 ' は A J£配線、 1 0 7 はフ ィールド酸 化膜であり、 1 0 1 は石英基板、 1 0 2 ' は W薄膜パターンで ある。
    [0062] この W薄膜パターン 1 0 2 ' は石英基板 1 0 1上に单結晶シ リ コ ンを成長させる際に直流電位を供給し結晶成長を制御する 目的でのみ必要なパターンであり、. 例えば、 第 1図 （ c ) の状 態の单結晶膜 1 0 3成長後にその上のシリ コン層とともにとり 除いてもかまわない。 あるいは、 第 1図 （ d ) に示したように 最後まで残し、 例えば M 0 S F E Tの半導体層である单結晶膜 1 0 3の電位制御のための電極として用いてもよい。
    [0063] 第 2図 （ a ) に示した格子パターンの大きさは必要に応じて 任意の大きさにすることが可能である。 例えば、 この実施例で は W残し部である W薄膜パターン 2 0 1の幅を 1 m m、 基板表 面 2 0 2の W抜きとなつている部分の正方形パターンの一辺を 5 m mと した。 こ うすれば 5 m m四方の单結晶領域を 1 つの チッ プと して用い、 L S I 回路を作成し、 W薄膜パターン 2 0 1 をウェハのダイシングのための領域、 すなわちダイシン グラインとして用いることができる。 もちろん、 このパターン 巾も正方形パターンもともに、 もっと小さくてもよいし、 ある いは逆に大きく してもよい。
    [0064] こ こ で大切なこ と ほ、 パターンの形状と段差部の断面形状 をどのよう にするかという こ とである。 パターンの形状とし て、 例えば第 2図 （ a ) のよう に正方形のものを採用すると ( 1 0 0 ) 面の S i单結晶が成長する。 これは長方形のパター ンの場合でも同様である。 また、 例えば第 6図 （ a ) 又は第 6 図 （ b ) のよう なパターンを用いると （ 1 1 1 ) 面が成長す る。 なお、 第 6図 （ a ) , ( t> ) において、 6 0 1 は W薄膜パ ターン、 6 0 2は基板表面である。
    [0065] 段差部の断面形状に関しては、 第 2図 （ b ) のように基板主 平面に対しほぼ垂直に近い側面を持つた導電性材料の段差形状 とするこ とが重要である。 形成された单結晶薄膜の結晶性はこ の段差形状に大き く依存するこ とが分っている。 しかし、 これ は必ずしも正確に垂直である必要はなく、 基板主平面である基 板表面 2 0 2から測った側面の角度が最大で 9 0 ° ± 2 0 ° 程 度のテーパーをもっていてもよい。
    [0066] なお、 本実施例では導電性薄膜と して Wを用いたが、 材質は これに限定されず、 例えばその他のリ フラク ト リーメ タルや リ フ ラク 卜 リ ーメ タルシ リ サイ ドでもよい。 もちろん A J£ , C u， N i , P d , P t , A u等の金属でもよいが、 その後の デバイス製作ブロセスにおいて、' これらの金属が基板内に拡散 して行く のを防ぐために熱処理温度を下げる必要がある。 ま た、 リ フラク ト リーメタルシリサイ ドを用いた場合には、 半導 体デバイスを製作するプロセスにおいて 1 0 0 O t程度の高温 処理を用いても導電性パターン 1 0 2 ' と S i 单結晶膜 1 0 3 とが反応を生じたり、 あるいは金属原子が拡散する等の問題は 生じない。
    [0067] 以上説明したよう に本発明の方法によれば、 2 0〜 3 0 e V 程度の比較的低いエネルギーを持つ粒子の衝撃を利用して、 S i 薄膜の表面を活性化し、 S i の再結晶化を行う ため、 全く の低温プロセスで良好な S i 单結晶薄膜を得るこ とができ る。 すなわち、 プロセス中の基板の温度は、 基板加熱によって決定 される温度に固定されたままである。 第 1 実施例では基板温度 を 3 5 0 °C と したが、 この温度はさらに下げてもよいし、 もし 必要であればもっ と高く してもよい。 いずれに しても S i の融 点 1 4 1 2 :よりはるかに低い温度で再結晶化を行うため、 熱 歪みほ全く生じず、 また、 汚染等が生じる問題も極めて少な い。 したがって結晶性の優れた薄膜が得られるのである。 ま た、 下地の材料を高温に加熱するこ ともないので、 素子を何層 にも重ねて形成する 3次元 I Cへの応用も容易に行える。 さら に、 サフアイャゃ S i单結晶基板等の高価な基板を用いる必要 もなく、 例えばガラス基板等の安価な基板を用いても良好な半 導体单結晶を得るこ とができる。 また、 第 3図の装置は容易に 大型のものが作れるので、 例えば数 1 0 c m角程度のガラス基 板の上に单結晶シリ コンを成長させ、 例えば液晶表示と組合せ るこ とにより、 高性能な大型のフラッ 卜パネルディスプレイ装 置を実現するこ ともできる。
    [0068] 以上のように本発明の第 1実施例は従来の技術に比べて数々 の優れた特徵をもっている。
    [0069] 第 1 の実施例でほ、 第 1図 （ b ) に示したよう に絶縁物基板 の上で金属薄膜をパターユングし、 单結晶シリ コンの形成領域 の金属薄膜を完全に除去するこ とにより、 段差形状を形成し た。 作尾の項における第 4図 （ a ) , ( b ) の説明からも明ら かなように、 良好な半導体单結晶を得る上で最も本質的に重要- なのは、 段差を形成し、 これによ り薄膜結晶の面方位を規定す るこ とである。
    [0070] (第 2実施例）
    [0071] 第 7図 （ a ) は本発明の第 2実施例を示す断面図である。 例えば石英等の絶縁物基板 7 0 1 上に金属薄膜 7 0 2を約 1 0 0 0 A形成した後、 レジス ト等をマスク と してリ アクティ ブイオンエッ チング技術を用いて約 6 0 O Aエッ チングして形 成した金属の段差形状である。 こ こ に示したよう な段差形状を 用いても、 第 1 実施例の第 1 図 （ c ) において説明したものと 同様のプロセスで单結晶シ リ コ ン層を成長させるこ とができ る。 すなわち、 金属薄膜上に单結晶シ リ コ ン層を成長させるこ とができるのである。 他は第 1 実施例と同様である。
    [0072] (第 3実施例）
    [0073] 第 7図 （ b ) は本癸明の第 3の実施例を示す断面図である。 絶緣物基板 7 0 1 表面に リ アクティ ブイオンエッチングにより 凹部 7 0 3 を形成し、 その後全面に金属薄膜 7 0 4を形成した ものである。 こ こ に示したよう な段差形状を用いても、 第 1 実 施例の第 1 図 （ c ) において説明したのと同様のプロセスで単 結晶シリ コ ン層を成長させるこ とができる。 すなわち、 金属薄 膜上に単結晶シリ コ ン層を成長させるこ とができるのである。 他は第 1実施例と同様である。
    [0074] (第 4実施例）
    [0075] 第 7図 （ c ) は、 金属薄膜 7 0 2上に形成された单結晶 S i 層 7 0 5内に M O S F E Tを作製した本発明の第 4実施例の断 面図である。 7 0 6 , 7 0 6 ' はソース ' ド レイ ン部、 7 0 7 はゲー ト部、 7 0 8 は金属配線である。 金属薄膜 7 0 2 は、 0 S F E Tの基板の電位制御に用いるこ と ができ、 例えば S O I M O S F E Tで問題になる基板の浮遊効果による異常電 流発生を防止する こ とができ る。
    [0076] (第 5実施例）
    [0077] 第 7図 （ d ) は、 やはり金属薄膜 7 0 2上に形成した単結晶 シリ コン層 7 0 5内にバイポーラ トランジスタを製作した本発 明の第 5実施例の断面図である。 7 0 9はェミ ッタ、 7 1 0は ベース、 7 1 1 はコレクタ、 7 1 2は A JI配線である。 この場 合、 コレクタ電極となる金属薄膜にまず高濃度領域 （例えば n+ 領域） を例えば 0. 0 2〜 0. 1 m成長させた後、 高抵 抗領域 （例えば n - 領域） を所望の厚さ成長させることも有効 である。
    [0078] 本発明の方法で作成したバイポーラ ト ランジスタは、 コレク タ層 7 1 1 を十分に薄くするこ とができ、 かつ、 金属配線 7 0 2によってコレクタ電極を下部より直接外部へ取り出すことが できるため、 コレクタ部での直列抵抗を非常に小さくすること ができる。 その上、 3 0 0で〜 3 2 0 程度の低温で 11 + , n- , p + , p - 等任意の膜が成長できるので、 不純物分布に よる障害が全く生じず、 超高速のバイポーラ L S I に最適であ る。 同時に、 7 0 1 を絶縁物でなく金属にした場合、 コレクタ 直列抵抗が激減し、 熱抵抗も小さくなるので、 高周波パワー卜 ランジスタゃマイクロ波、 ミ リ波のトランジスタ と しての特性 を大幅に向上させるこ とができる。
    [0079] (第 6実施例）
    [0080] 第 8図 （ a ) に本発明の第 6実施例である M.O S 卜ランジス タの断面図を示す。 絶縁物の基板 8 0 1上に約 0. 5 mの金 属薄膜 8 0 2を設け、 その上に 2周波数励起バイァススパッタ により S i 02 膜 8 0 3を形成した後、 本発明の方法により阜 結晶シリ コン層を形成し、 これに M 0 S F E Tを形成したもの である。 このよう に S i基板 8 0 4が完全にフローティ ングさ れた M O S F E T は、 Current Overshoot Transistorと呼ば れ、 高速で立上がるゲート入力パルスに対し、 ソース部 8 0 5 と S i基板 8 0 4間の p n接合が瞬間的に順次方向バイァスさ れ、 大量の電子をソース部 8 0 5から ド レイ ン部 8 0 6 に流す こ とのでき るデバイスであ り 、 消費電力が少なく、 かつバイ ポーラ トランジスタ並みの高速動作の可能なスィ ヅチング素子 である。 このよう なト ランジスタを駆動するための超高速信号 の伝播を可能にし、 かつクロス トークを小さくできる配線構造 は同図に示してあるような、 金属配線が絶縁物層 8 0 8を介し て金属電極 8 0 2上を走る、 いわゆる Metal - on - Metal
    [0081] ( M - 0 - M ) 構造のみである。 このよう に、 デバイス、 配線 構造ともに超高速動作に対応できるデバイスは、 本発明によつ てはじめて実現された。
    [0082] (第 7実施例）
    [0083] 第 8図 （ b ) は本発明の第 7実施例を示す構造断面図であ り、 Current Overshoot Transistorと M 0 M構造の配線を同時 に実現した例である。 この場合は、 单結晶 S i層を作成する際 に用いた金属薄膜層 8 0 9 をそのまま配線電極と して用いた 例を示している。 この構造のデバイスの製造プロセスを第 9図 に平面図及び断面図で示す。 第 9図 （ a ) は絶緣物基板表面に 金属薄膜 9 0 1 を設け、 長方形の開口部を設けたものである。 次に、 第 1 図 （ c ) と同様のプロセスで単結晶 S i 層を形成 し、 ト ラ ンジスタ となる部分のみ S i 薄膜 9 0 2を残置する (第 9図 （ b ) ) 。 次に、 ソース · ゲー ト · ド レイ ンの引出し 配線パターン （それぞれ 9 0 3 , 9 0 4 , 9 0 5 ) のみを残し て、 残りの金属膜をエッチング除去する （第 9図 （ c ) ) 。 最 後に、 ゲート酸化を行つた後、 金属ゲート電極 9 0 6を形成 (第 9図 （ d ) ) すれば、 第 8図 （ b ) の M O S トランジスタ ほ完成する。
    [0084] 5 あるいは、 ゲートに金属電極を用いず、 ボリサイ ド等を用い た場合は、 ゲート電極を直接ゲート引出し配線 9 0 4に接続せ ず、 全面に絶緣膜を形成した後にコンタク トホール 9 0 7を介 して、 例えば A A配線 9 0 8でゲート電極とゲート引出し配線
    [0085] 9 0 4を接続する （第 9図 （ e ) ) 。 この構造の Y— Y ' にお ひ ける断面図を第 9図 （ f ) に示す。 第 9図 （ g ) はもつと簡単 にゲート電極 9 0 6 とゲート引出し配線 9 0 4 とを直接接続し た例である。
    [0086] (第 8実施例》
    [0087] 第 1 0図は、 末発明の第 8実施例を示すデバイスの断面図5 であ り 、 ガラス基板 1 0 0 1 上に形成された M 0 S F E T
    [0088] 1 0 0 2 と金属電極 1 0 0 3 , 1 0 0 4とを示している。 この ト ランジスタ 1 0 0 2が o nすると、 金属電極 1 0 0 4の信号 が金属電極 1 0 0 3 に伝わり、 上部の透明電極 1 0 0 5 との間 に電圧がかかり、 その間にはさまれた液晶の配向が変化した-0 り、 あるいはダイナミ ックスキヤ ッタリングを生じて光の情報 に変換される。 すなわち、 これはフラッ トパネルディ スブレイ の 1つの表示セルとなっている。 従来のアモルファス S i で作 られたト ランジスタ と異なり、 单結晶シリ コンで作られたトラ ンジスタのため高速の動作が可能であり、 かつ素子の信頼性も5 大幅に向上させるこ とができた。 これによつて例えば 3 0 c m X 3 0 c mの大き さの高精細グレー ドのフラ ッ 卜パネル型の ディ スプレイ装置が実現する。 このよ う な装置では、 駆動回路 も総てガラス基板上に形成された単結晶シ リ コ ンで製作でき る。
    [0089] 以上の実施例では、 総て石英基板か、 ガラス基板上での单結 晶薄膜の形成について述べてきたが、 材料はこれら には限らな い。 例えば、 第 1 1 図に示すよう な、 A J2 N基板 1 1 0 1 上 に、 窒化シ リ コ ン、 S i 0 2 等の膜 1 1 0 2を堆積させたもの を基板として用いてもよい。 このよう な基板では、 熱伝導性が 良好で、 高速動作するデバイスから発生する熱を有効に逃がす こ とができ る。 もちろん、 A J2 N基板 1 1 0 1 だけでもよいこ とはいう までもない。
    [0090] さらに、 金属のパターンと して四角形、 三角形又は六角形の パターンのみの場合を示してきたが、 例えば第 1 1 図 （ b ) の よう な平行グレーティ ングパターンでもよい。 第 1 1 図 （ b ) において、 1 1 0 1 は絶緣物基板、 1 1 0 2 は金属パターンで ある。 また、 半導体と しては、 S i を中心に説明したが、 S i 以外の半導体あるいは超伝導材料、 例えば G e、 あるいはさら に他の材料にも同様に適用できるこ とは言う までもない。 もち ろん、 成膜条件は個々の材料 ♦ 目的に応じて、 それぞれ個別に 決定される。
    [0091] [発明の効果]
    [0092] 以上説明したよう に本発明の方法によれば、 比較的低いエネ ルギーを持つ粒子の衝撃を利用して、 半導体薄膜の表面を活性 化し、 半導体の再結晶化を行う こ とができ、 全く の低温ブロセ スで良好な半導体单結晶薄膜を得ることが可能となつた。 例え ば、 S i の融点 1 4 1 2 tよりもほるかに低い温度で S iの再 結晶化を行えるため、 熱歪みは全く生じず、 また、 汚染等の発 生も極めて少なくできる。 したがって、 結晶性の優れた薄膜が 得られるのである。 また、 下地の材料を高温に加熱することも ないので、 素子を何層にも重ねて形成する 3次元 I Cへの応用 も容易に行える。
    [0093] また、 段差形状を有する導電体層のパターンを所望の形状に 選定することにより、 形成される半導体単結晶の面方位を決定 することができ、 得られる半導体薄膜の特性をより確実に、 容 易に制御するこ とが可能となった。 これにより、 再現性も高 く、 製品の信頼性も向上させることができる。 導電体層のバ ターンに関してぼ、 特に、 請求項 5のように閉ループとした場 合には、 形成ざれる半導体薄膜をブロック化することも可能と なった。
    [0094] さらに、 サフアイャゃ S i单結晶基板等の高価な基板を用い る必要もなく、 例えばガラス基板等の安価な基板を用いても、 良好な半導体单結晶薄膜を得ることができる。 特に、 請求項 2 において、 絶緣性基板としていかなるものを用いても良好な半 導体单結晶薄膜を得られるため、 低コスト化の面において著し い効果が得られた。
    [0095] また、 製造装置は容易に大型のものが作れるので、 例えば数 1 0 c m角程度のガラス基板の上に单結晶シリ コンを成長さ せ、 例えば液晶表示と組合せるこ とにより、 高性能な大型のフ ラ、 卜パネルディ スブレイ装置を容易かつ低コスト に実現する こ とも可能となった。
    [0096] なお、 本発明の方法で製作された ト ランジスタ等の半導体デ バイスでは、 処理速度の超高速化、 及び大幅な特性の向上が実 現される。 例えば本発明の方法でバイポーラ ト ランジスタ製作 した場合、 コ レクタ層を十分に薄く するこ とができ、 かつ、 導 電体層によってコ レクタ電極を下部よ り直接外部へ取り出すこ とができるため、 コ レクタ部での直列抵抗を非常に小さく する こ とができる。 その上、 低温で任意の成膜ができるので、 不純 物分布による障害が全く生じず、 超高速のバイポーラ L S I に 最適である。 特に、 請求項 3 において基板を金属にした場合、 コ レクタ直列抵抗が激減し、 熱抵抗も小さく なるので、 高周波 パワート ランジスタやマイクロ波、 ミ リ波の ト ランジスタ と し ての特性を大幅に向上させるこ とができる。
    [0097] また、 例えば M 0 S F E Tを作製した場合には、 半導体单結 晶薄膜を製作する際に用いた導電性薄膜をそのまま'基板の電位 制御用や配線用の電極と して用いるこ とができる。 導電性薄膜 を基板の電位制御に用いた場合、 S O I M O S F E Tで問題に なる基板の浮遊効果による異常電流発生を防止するこ とができ る。 また、 導電性薄膜を配線電極と して用いた場合、 Current Overshoot Transistor と M 0 M構造の配線とを同時に実現し た M 0 S F E Tを得られる。 これは、 消費電力が少なく かつバ イポーラ ト ランジスタ並みの高速動作で ト ランジスタを駆動す るための超高速信号の伝播が可能なスイ ッ チング素子の構成 と、 クロス トークを小さ く できる配線構造とを同時に有するも のであり、 このよう な素子と配線構造がともに超高速動作に対 応できるデバイスは、 末発明によってはじめて実現されたもの である。 .
    [0098] 以上を簡潔にまとめると、 本発明の結果、 低温のプロセスに より高品質な单結晶半導体層が、 いかなる種類の絶縁性基板上 にも容易に形成するこ とが可能となり、 超高速半導体デパイ ス、 高性能フラツ 卜パネルディスブレイ装置等の製作が実現し た。 このよう に、 本究明は従来の技術に比べて数々の優れた効 果をもたらすものである。
    权利要求:
    Claims言青求 の 範函
    ( 1 ) 基板の一主表面上の少なく とも一部に、 段差形状を有する導 電体層を形成する工程と、 前記導電体層に直流電位を与えた状態で 前記基板上に半導体薄膜を形成する工程を少なく とも一部に含んで • いるこ とを特徴とする半導体装置の製造方法。
    ( 2 ) 前記基板の主表面が絶縁物で形成されているこ とを特徴とす る請求項 1 に記載の半導体装置の製造方法。
    ( 3 ) 前記基板の主表面が導電体で形成されているこ とを特徴とす る請求項 1 に記載の半導体装置の製造方法。
    ( ) 前記半導体薄膜の形成に際し、 不活性ガスを用いたスバッタ リ ングにより薄膜形成を行うこ とを特徴とする請求項 1又は請求項 2 に記載の半導体装置の製造方法。
    ( 5 ) 前記導電体層の段差部における側面が、 前記段差部において 低い方に位置した表面を閉ループを形成して包囲する如く形成され たこ とを特徴とする請求項 1乃至請求項 3のいずれか 1項に記載の 半導体装置の製造方法。
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    1990-02-16| WWE| Wipo information: entry into national phase|Ref document number: 1989907275 Country of ref document: EP |
    1990-08-08| WWP| Wipo information: published in national office|Ref document number: 1989907275 Country of ref document: EP |
    1995-04-19| WWG| Wipo information: grant in national office|Ref document number: 1989907275 Country of ref document: EP |
    优先权:
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    JP63/150581||1988-06-17||
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