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    公开号:WO1986005051A1
    申请号:PCT/JP1986/000068
    申请日:1986-02-14
    公开日:1986-08-28
    发明作者:Masaharu Matsunaga
    申请人:Toyo Communication Equipment Co., Ltd.；
    IPC主号:G01S13-00
    专利说明:
    [0001] 明 細 書 ト ラ ンスボ ンダにおける応答信号等のパルス弁別 システム 技術分野
    [0002] 本発明は、 ト ラ ンスボンダにおける応答信号等のパル ス弁別システムに係り、 特に、 航空機に搭載する ト ラ ン スポンダにおいて複数の応答信号が時間的に重複した場 合に、 夫々のパルス列を独立して正確に弁別することが できる ト ランスボンダにおける応答信号等のパルス弁別 システムに関する。
    [0003] 従来技術 - 通常、 主だった航空機には ト ラ ンスボンダが搭載され 地上管制局等から発する質問信号を受信すると機種、 所 属或は高度等所定の情報を応答信号として返送し航空眘 制に便宜をはかることが行なわれる。
    [0004] 又、 特殊な場合、 航空機相互に於いても同様の情報交 換を行うが、 このような ト ラ ンスボンダに於いて扱う信 号には一例として第 3図に示すものがある。 これはモー ド Cと称される ト ラ ンスボンダ応答信号の一例であって. 幅 0 . 45 s のパルスをその立ち上がり間隔を 1 , 45 // s と して最大 15ケ配列したものである。
    [0005] このう ち最初と最後のパルス F , 及び F 3 はブラケ ッ ト ノヽ 'ルス （ B K T ) と呼ばれ固定的なものであって、 こ れら B K Tパルス F ! と F 2 の間隔は 20. 3 s でありそ の間に同図に示す如く C i , A t , A 2 , · · ' , D 4 の 13ケのパルスが配列されており、 各位置のパルスの有 無によって論理 " 1 " 及び " 0 " を割当て高度情報等を 符号化して表示するものである。
    [0006] このようなパルス列によって符号化した情報信号の解 読にあたっては各位置のパルスの有無を検出する必要が あるが、 従来これに使用するパルス弁別回路としては第 2図に示す如く 20. 3 «« s遅延回路 D L t と所要数の 2入 力論理積回路 （ A N Dゲー ト） より構成するものが一般 的であった。
    [0007] これは応答信号そのものと、 前記遅延回路 を介 することによつて 20. 3 s の遅延を受けた'応答信号との 2つを論理積回路 （A N Dゲー ト） に入力しこれら の論理積出力として B K Tを得ると共に、 前言己遅延回路 D L 1 に設けた夫々 1 . 45 s ずつ遅延した 13ケのタ ップ から得る出力を夫々 Q b 乃至 計 13ケの 2入力 A N D ゲー トの一入力端夫々に入力せしめ、 そのもう一方の入 力端には前記 A N Dゲー ト Q a 出力である B K T (ブラ ケッ トパルス） を入力せしめて、 これら A N Dゲー ト Q b 乃至 の出力端に 13ケの情報パルスを弁別して出力 するよう構成したものである。
    [0008] 以下、 本発明の理解を容易にするために前記第 2図に 示した上述の回路構成に於ける動作を第 4図に示すタイ ンミ ング図を参照に詳細に説明する。 第 4図（ィ） 乃至（ョ） は前記第 2図の遅延回路 D L , の 入力、 出力及び各タ ッ プに出力するパルスの時間関係を 示したものであ って、（ィ）は入力信号、 （π)乃至（力）は 1.45 μ s の遅延間隔で導出した 13ケのタ ップ出力を又（ョ） は 該遅延回路 の出力端に於ける出力信号である。 先ず第 1 の A N Dゲー ト Qa 出力には第 4図（ィ）と（ョ） に示すパルス列の論理積を得るから（ィ） に於ける最終パ ルス即ち F 2 と 20.3 s遅延した（ョ） の最初のパルス即 ち との両者の論理積として 0.45 s幅のパルス出力 即ち B K Tパルスを出力する。 こ の F , 及び F 2 はブラ ケ ッ トパルス として必ず存在することは上述の通りであ るから該 A N Dゲー ト Q a 出力には必ず " 1 " の出力を 得る。
    [0009] 次に、 第 2以降の A N Dゲー ト 乃至 Qn の 13ケの 一方入力にはこの B K Tパルスが入力し、 例えば A N D ゲ一 ト Q b には該 B K Tパルス と第 4図 ） 'に示した第 2 パルス即ち C i のパルス との論理積出力が、 又 A N D ゲー ト Q c には B K Tパルス と（ヮ）の第 3ノ、。ルス即ち A , パルスとの論理積出力を、 更に A N Dゲー ト には（ヲ） の第 4パルス即ち C 2 の論理積出力を得る如く機能する 従ってこのように順次遅延したパルスと B K Tとの論理 積を求めると、 時間的に 1.45 s ずつ順次時系列的直列 に送出されたパルス列を 20.3 < s遅延後並列パルス信号 として得ることができ、 各パルス位置にパルスが存在す れば " 1 " を又これがなければ " 0 " を各 A N Dゲー ト に得ることとなるから、 送信機から送出した情報を弁別 再生することができる。
    [0010] しかしながら、 上述した如き従来のパルス弁別方法で は複数の応答信号が重畳するとこれらを弁別できないば かりか誤って解読するおそれがあった。
    [0011] 即ち第 5図に示す如く 2つの応答信号 # 1 と 2が若 干の時間差をもって混在する場合を例にとると、 これら 2つの信号パルスは同図: t* 1 + # 2 に示す如く両者の和 となって受信される。
    [0012] 従ってこ の信号を上記従来の弁別回路を用いて復調す るとお 1 + # 2 に基づいた論理積信号を出力することと なり、 これは前記お 1及び # 2 のパルス列とは全く異な つたもの'となって誤解読の原因となると云う問題を生ず る。
    [0013] 従って、 本発明は上記従来の ト ラ ンスボ ンダにおける 応答信号等のパルス弁別システムの問題点を除去するた めになされたものであって、 複数の応答信号が重畳する 際、 夫々のパルス列を独立して正確に弁別することがで きると こ ろの ト ラ ンスボンダにおける応答信号等のパル ス弁別システムを提供することを目的としている。
    [0014] 発明の開示
    [0015] 即ち、 本発明は、 複数の信号のう ち時間的に最初に着 信する信号の基準パルスによつて所定時間のみ開く ゲー ト回路を介して、 前記最初に着信する信号に属するパル ス列のみを弁別し、 以後若干遅れて着信する信号の情報 パルスによって所要時間のみ開く ゲー ト回路によって前 記情報パルスに属する情報パルスのみを弁別すると共に 前記各々のゲ- ト回路が開く時間を各情報パルスの許容 ジッタに関連して設定する。 このことによって、 複数の 応答信号が重畳する際、 夫々 のパルス列を独立して正確 に弁別する こ とができる。
    [0016] 図面の簡単な説明
    [0017] 第 1図 ( 及び (b)は本発明に孫るパルス信号弁別回路の 一実施例を示す回路図及びその動作を説明するタィ ミ ン グ図であり、 第 2図は従来のパルス信号弁別装置の回路 図であり 、 第 3図は ト ラ ンスボ ンダのモー ド Cのパルス 信号を示す説明図であり、 第 4図は前記第 2図に示した 従来の弁別装置の動作を示すタイ ミ ング図であり、 第 5 図は信号がォ—バーラ ップした際の不具合を示すタイ ミ ング図である。
    [0018] 発明を実施するための最良の形態 本発明をより詳細に記述するために、 以下添付図面に 従ってこれを説明する。
    [0019] 第 1 図 ( は本発明の一実施例を示す回路図である。 同 図に於いて D 及び A N D , は前記第 2図に示した従 来回路と同様に 13ケの中間出カタ ップを持った 20. 3 s 遅延回路及び A N Dゲー トであり該遅延回路 D L i 出力 と前記情報パルスとの 2 つの信号を前記 A N Dゲー ト A N D 1 の入力とし、 該 A N Dゲー ト A N D ! の出力を取 扱う情報パルスの許容ジッタ時間 d ( s ) の 2倍の遅 延時間を有する遅延回路 D L 2 及び第 2、 第 3 、 2つの A N Dゲー ト A N D 2 、 A N D 3 の夫々の一方の入力端 に接続すると共に、 前記第 2 の A N Dゲー ト A N D 2 の 他の入力端には前記第 2 の遅延回路 D L 2 の出力を、 又 前記第 3 の A N Dゲー ト A N D 3 のもう一方の入力には 該遅延回路 D L Z の出力をイ ンバータ回路 I N V , を介 して夫々入力する。
    [0020] 更に、 オーバーラ ップして着信する情報パルス信号の う ちから弁別して解読しょう とする数、 本実施例では 2 つのパルス解読回路プロ ック 1及び 2を設ける。
    [0021] このパルス解読回路プロ ッ ク 1及び 2 は両者ともほぼ 同様の構成をとるが、 先ずパルス解読回路プロ ック 1 は 同図に示す如く前記情報パルスのパルス数、 即ち、 13ケ のエ ッ ジ ト リ ガ ' フ リ ップフロ ップ回路 （ E T · F F ) F ' F！ 乃至 F · F 13とその夫々の Q出力を一方の入力 とした 13ケの A N Dゲー ト A N D 4 乃至 A N D l 6及び波 形整形回路 とから構成し、 前記 E T · F F F F , 乃至 F F 13とのク ロ ッ ク入力端 （ C K ) には前記第 1 の 遅延回路 D L , の 13ケの中間タ ップ出力に 1対 1 に対応 させて夫々入力せしめ、 該 E T ' F Fのデータ入力端
    [0022] ( D端子） には前記第 3 の A N Dゲー ト A N D 3 出力を 又、 ク リ ア一端子 （ C L ) には前記第 1 の A N D回路ん N D t の出力を共通に夫々入力する。 更に前記 E T · F Fの Q出力を一方の入力とした 13ケの A N Dゲー ト A N D 4 乃至 A N D 16の夫々の他の入力には前記第 2 の遅延 回路 D L 2 からその 1 ノ 2、 即ち、 許容ジッタ d ί β s ) の遅延時間を与える中間タ ップ出力を前記波形整形回路 W S！ を介して、 共通に入力せしめると共に、 該波形整 形回路 W S t の出力を第 1 の情報パルス信号のブラケ ッ ト解読パルス B K T , として又、 前記 13ケの A N Dゲー ト A N D 4 乃至 A N D 16の出力を前記情報パルス信号の C！ , A 1 , A 2 , ' · - D 4 の解読パルスとして夫々 出力する。
    [0023] 一方、 第 2 のパルス解読回路ブロ ッ ク 2 は前記第 1 の パルス解読回路プロ ック 1 と同様に 13ケの E T · F F F F 乃至 F F 26と該 E T · F Fの Q出力を一方の入力 とする 13ケの A N Dゲー ト A N D 17乃至 A N D 29及び波 形回路 W S 2 を設ける他に、 前記 13ケの E T · F F 0 Q 出力の夫々を入力する 13入力論理和回路 0 Rを設け、 そ の出力を前記第 2 の波形整形回路 W S 2 及び第 3 の遅延 回路 D L 3 に入力し、 該波形整形回路 W S 2 の出力を第 2 のブラケ ッ ト解読パルス B K T 2 となすと共に前記 A N Dゲー ト A N D 17乃至 A N D Z,の夫々の他方の入力に 共通に入力する。 又前記第 3 の遅延回路 D L 3 の出力を 第 27の E T ' F F F F 27の C K端子に入力しその"^出 力を前記 13ケの E T · F F F F 14乃至 F F 26 の各 C K端子の前段に挿入した 13ケの A N Dゲ— ト A N D 30乃 至 A N D 42の一方の入力端に入力すると共に、 もう一方 の入力端には前記第 1 の遅延回路 D L , の 13ケの中間タ ップ出力を夫々に一対一に対応して接続し、 該 A N Dゲ 一 トの出力を前記 E T · .'' 14乃至？ ？ 26の〇 端子に又、 該 13ケの F Fの D端子には前記第 2 の A N D ゲー ト A N D 2 の出力を夫々共通に入力するよう構成す ることによって得られる前記 A N Dゲー ト A N D 17乃至 A N D Z9の出力を第 2 の情報パルスの , A , , A 2 , - · ♦ D 4 の情報解読パルスと して出力する ものである 以上の如く構成した弁別回路の動作を第 1図 (b)に示し たタイ ムチヤ一 ト図を参照しつつ詳細に説明する。
    [0024] 第 1図 (b)は前記第 1図 (a)に示した回路図の動作を説明 するためのタイ ムチャー ト図であって、 同図 (a)中の各符 号を記した部分に於ける波形を示したものである。
    [0025] 先ず、 第 1図 ( の第 1 の遅延回路 D L i の入力端に 3 つの情報パルスが若'干の時間差をもちォ一バーラ ップし て入力する場合を考える。
    [0026] 今、 前記第 6図に示した # 1及び # 2 の他に若干遅れ てせ 3 の計 3 つの情報パルス列が到来する と前記第 1 の A N Dゲー ト A N D t の出力には第 1 図 (b)のお 1 , 2 及び # 3 の 3つのブラケ ッ トパルスの和として同図（ィ） に示すようなパルスが連続して出力され、 この（ィ） のパ ルスと、 該パルスを前記第 2 の遅延回路 D L 2 を介して 得た信号（口） を更にイ ンバータ I N V i によって逆論理 値とした信号との積信号である A N D 3 の出力には同図 (A) に示す如く前記許容ジッタ dの 2倍、 即ち本実施例 の場合 0. 4 s 幅のパルスを出力する。 この 2 X d C μ s 〕 のパルスは第 1 のパルス解読回路ブロ ッ ト 1 の E T • F F F F , 乃至 F F 13のデータ端子 Dに共通して入 力するものでありかつ該 E T · F Fのク リ ア端子 C しは パルス（ィ） によって " H " の状態にあるから前記（ハ） の 波形が " H " となる間のみ該 E T · F F回路のク ロ ック 端子 C Kにパルスの立ち上がりエ ッ ジがある とその Q出 力端に 11 E " を出力しこれはク リ ア端子 C L力 " L " に なるまで継続する。
    [0027] 即ち、 前記 A N D 3 の出力パルス 2 X d 〔 s 〕 のノヽ' ルスは第 1 の信号列 # 1 に属する C！ , Aい ' * · D 4 の 13ケの情報パルスのみを区分選択するためのものであつ て前記第 2 の遅延回路 D L 2 の遅延時間設定値によって 決定する。
    [0028] ςのよう にして、 第 1 の信号 1 のブラケ ッ トパルス の前緣から許容ジッタ時間のみゲー トを開き、 この間に 入力する前記第 1 の遅延回路 D L , の各中間タ ツプに順 次遅れて出力する信号せ 1 の属する信号パルスを第 1図 (b) (ト） に示すように前記（ィ） の波形が " H " にある間継' 続するが、 この信号と前記波形整形回路 W S , の出力、 即ち同図（Φ) の信号とを入力とする前記 A N D 4 乃至 A N D 16の出力には # 1 の信号に属する C t , A , , ·
    [0029] • · D 4 の 13ケのパルス位置にパルスが存在する場合こ れに対応した A N Dゲー ト出力に同図（チ） に示す如く パ ルス幅 0.45 s のパルスを出力する。 この結果、 オーバ 一ラ ップして着信する複数の信号のう ち時間的に最初の 信号 # 1 のみを抽出する こ とができる。 又、 第 2 のパルス解読回路ブロ ッ ク 2 のフ リ ップ ' フ 口 ップ回路 F F 14乃至 F F 26の D入力端には前記第 2 の A N Dゲー ト A N D 2 の出力が入力され、 前記第 1 のパ ルス解読回路ブロ ック 1 のフ リ ップ ' フロ ッブ F F！ 乃 至 F F！ 3が非動作状態となると同時に、 該第 2 のパルス 解読回路ブロ ッ ク 2 のフ リ ップ · フコ ップ F F 14乃至 F F 26を動作可能状態とし、 以後該フ リ ップ · フロ ップ回 路のク ロ ッ ク端子 （ C K ) に入力するパルスの立ち上が りエ ッジによってその Q出力端に " H " を出力し、 これ は該 F Fがク リ ァされるまで继繞する。
    [0030] —方、 前記 F F 14乃至 F F 26の Q出力 13ケを入力とす る論理和回路 0 Rには少な く ともその入力のいずれか一 つに κ H " レベルが入力する とその出力端に α H " レべ ルが生じ、 この前緣が次段の波形整形回路 W S 2 に入力 して 0,45 s幅のブラケ ッ ト解読パルス B K T s を発生 すると共に前記論理和回路 0 Rの出力が第 3 の遅延回路 D L 3 によって許容ジッ タ時間 d ( - 0. 2 s ) だけ遅 延してゲー ト制御用フリ ップ · フロ ップ回路 F F 27のク ロ ッ ク端子に入力しその" 0：出力が前記 A N Dゲー ト A N D 3。乃至 A N D 42の一方の入力に共通して接続され、 該 "^出力が " H " の間のみ前記 A N Dゲー ト 13ケを勣作状 態にする。
    [0031] 従って、 これらの各部分の動作は第 1図 ） の )） 乃 至（タ） に示すタイ ムチヤ一 ト図からも明らかな如く前記 第 2 のパルス解読回路ブ α ッ ク 2 はオーバーラ ップして 入力する情報信号のう ち、 第 2番目の信号 # 2 に属する C！ , A 1 , · · ' D 4 の 13ケの情報パルスのいずれか一 つの規定のパルス位置より最も進んだパルスの前緣から 許容ジッタ時間 d ( = Q. 2 M s ) の期間のみ他の情報パ ルスの通過を許す如く動作し、 この許容ジ ツタ時間内に 前緣があるパルスのみを該信号お 2 に属する情報パルス として抽出するものである。
    [0032] 従って、 上述の如く # 1 乃至せ 3つのオーバーラ ップ する情報パルスのう ち先に到来する # 1及び # 2 の 2 つ の信号を夫々独立に弁別するこ とができる。
    [0033] 茼、 第 3 の信号 3を抽出するためには前記第 2のバ ルス解読回路ブ σ ック と同じものをもう 1段設けると共 に該ブロ ックのフ リ ップ ' フコ ップ回路の D端子に前記， ブロ ッ ク 2のゲー ト制御用フ リ ップ ' フロ ップ F F 2 7の Q出力を接続すれば同様にして第 3 の信号 # 3を弁別す るこ とができる。 以下同様にして前記ブロ ック 2 と同一 のものを多数接続するこ とによって任意の数の情報信号 の夫々を弁別することができる。
    [0034] 以上説明したように、 本発明は基準となるパルス、 上 記例に於いては F t 及び F 2 のブラケ ッ .トパルスとの位 置関係が所定の相関関係を有するパルス列によつて構成 する信号が複数オーバーラ ップし着信する信号の弁別に あたって前記基準となるパルスから許容ジ 'ンタ時間のみ 順次ゲー トを開いてそのパルス列に属する信号を弁別す るものであるから、 複数のパルス列がオーバーラ ップし た場合であっても正確にこれらを識別することができる。 従って、 本発明の実施にあたっては上述の例に限定す る必要はなく 、 例えば基準とすべきパルスを F！ 及び F 2 のいずれか一方のみとしてもよ く 、 又そのパルスの立ち 上がり或いは立ち下がりのいずれかを基準としてもよい ことは明らかであろう。
    [0035] ' 又、 各回路を構成する各素子に於いて 上述の実施例 に限定されることはなく 、 同様の機能を有するものであ ればどのような素子であってもよいこ とは明らかである。
    [0036] 産業上の利用分野
    [0037] 以上のように、 本発明に係る ト ラ ンスボンダにおける 応答信号等のパルス弁別システムは、 従来不可能であつ な複数オー バ —ラ ップしたパルス信号列の弁別を可能と し、 しかもこれら複数のパルス信号列を夫々分離して弁 別することから、 特に、 応答信号等ォ一バーラ ップして 受信することの多い航空機に搭載する ト ラ ンスポンダに は適しており、 本発明により その精度を向上させること に関し、 著効を奏する。
    权利要求:
    Claims

    請求の範囲 ト ラ ンスボンダの応答信号の如く 基準パルスと、 該基 準パルスと時間的に所定の関連をもつた n個の情報パル スとによって構成するパルス信号が複数個オーバー ラ ッ プして着信する際のこれら信号の弁別システムに於いて、 前記複数の信号のう ち時間的に最初に着信する信号の 前記基準パルスによって所要時間のみ開く ゲー ト回路を 介して前記最初に着信する信号に属するパルス列のみを 弁別する手段と、 以後若干遅れて着信する信号の情報パ ルスによって所要時間のみ開く ゲー ト回路によつて前記 情報パルスに属する情報パルスのみを弁別する一つ又は 複数の手段とを備えると共に前記各々のゲー ト '回路が開 く時間を各情報パルスの許容ジ ッタに関連して設定した ことを特徴とする ト ラ ンスボンダにおける応答信号等の パルス弁別システム。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1986-08-28| AK| Designated states|Kind code of ref document: A1 Designated state(s): GB US |
    1986-08-28| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): FR |
    1986-10-13| WWE| Wipo information: entry into national phase|Ref document number: 1986901489 Country of ref document: EP |
    1987-03-03| WWW| Wipo information: withdrawn in national office|Ref document number: 1986901489 Country of ref document: EP |
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    优先权:
    申请号 | 申请日 | 专利标题
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