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    公开号:WO1985003786A1
    申请号:PCT/JP1985/000055
    申请日:1985-02-08
    公开日:1985-08-29
    发明作者:Michiya Inoue
    申请人:Fanuc Ltd；
    IPC主号:G06F12-00
    专利说明:
    [0001] 明 細 入出力 ボ— ドのァ ド レ ス選択方式 技 術 分 野
    [0002] 本発明は、 コ モ ン バスに接続された複数の入出力ボー ドの ァ ド レ ス選択を行 う 方式に関する も の であ る。 背 景 技 術
    [0003] 数値制御装置等の制御機器においては、 工作機械等の 被制御機器を コ ン ト 口 - ルする為のオ ン ， オ フ信号等の 出力信号や、 被制御機器の各種状態を示すオ ン ， オ フ信 号等の入力信号は、 コ モ ンバ ス に接続された複数の入力 ボ— ド ， 出力ボ - ドを介して行な われる。 上記 コ モ ンバ スは、 一般に、
    [0004] ①デ - タ を伝送する ための少な く と も 1 本のデー タ 線
    [0005] ②デ - タ を伝送する相手先を指定する ためのァ ド レ ス線
    [0006] ③デ ー タ の読みノ書 き の区別， タ イ ミ ン グの制御等の制 御線 - よ 構成されてい る。
    [0007] この場合、 デ - タ伝送の相手先の指定は、 ア ド レ ス線 を通 じて コ — ド化された相手先のァ ド レ ス を送る こ と に よって行な われ、 コ モ ンバス に接続された各ボー ドは、 各 々 ア ド レ ス線の状態を監視 し、 了 ド レ ス線の状態が自 分固有のァ ド レ ス と 一致した時に 自分がデー タ 伝送の相 手先 と して選択された こと を認識する。 この為、 各入出 カボー ドには固有のァ ド レ スを割当てる必要があるが、 —方、 数値制御装置等においては、 同種類の入， 出力ボ 一 ドを複数枚使用する こ と があ ]) 、 この結果、 各ボ - ド の固有ア ド レ スを可変に してお く 必要が生 じる。 一般に これは、 各ボ - ド毎の ドウ エ ア上の設定に よつ.て実 現されている。 従って、 同種類のボ - ドであ ] なが ら、 ボー ドを装着する際には各々 にア ド レ ス設定を行な う 必 要があ ！）、 この設定が保守上の障害と るっていた。 明 の 開 示 '
    [0008] 本発明の 目的は、 各入出力ボ - ドのア ド レ ス設定を不 要にする こ と にあ る。
    [0009] 本発明の別の 目 的は、 各入出力ボ - ドの保守， 交換を 容易にする ことにあ る。
    [0010] 本発明は、 コ モ ンバ ス に接続された複数個の入， 出力 ボ - ド内の任意のア ド レ スを選択する入出力ボ - ドのァ ド レ ス選折方式におい て、 CPU ボ ー ド のマイ ク ロ ブ ロ セ ッサか ら出力される前記入， 出力ボ - ドを-ァ―クセ スする 為のア ド レス か ら ス ロ ッ ト 選択信号 と ボ ー ド内ア ド レ ス とを発生する プロ グラ マ ·ブル ¾ ァ ド レ ス変換回路を設け 該ァ ド レ ス変換回路のス 口 ッ ト選択信号に よ 前記複数 個の入， 出力ボ - ドの中から一つの入， 出力ボ - ドを選 δ 択し、 該選択された入， 出力ボ - ド内の一つのア ド レ ス を前記ァ ド レ ス変換回路から前記コ モ ンバ スに出力され たボ— ド内ア ド レ スに よ 1)選択する。 図 面 の 簡単 ¾ 説 明
    [0011] 第 1 図は本発明の実施例の要部ブロ ッ ク 図、 第 2 図は ア ド レ ス変換回路 5 の実施例の要部ブロ ッ ク 図、 S 3 図 は出力ボ - ド 2 の実施例の要部ブロ ッ ク図、 第 4 図は入 力ボー ド 4 の実施例の要部ブ ロ ッ ク図、 第 5 図は CPU ボ 一 ド 1 内のマ イ ク ロ プロ セッ サのァ .ド レ ス空間の説明図 第 ό 図は CPU ボー ド及び入， 出力ボ ー ドを収納するバッ クパ ネ ル の概略構成図である。 発明を実施する ための最良の形態
    [0012] 第 1 図において、 1 は CP U ボ ー ド、 2 は !α 1 の出力ボ — ド、 5 は O. 2 の出力ボ— ド、 4 は 0.1 ό の入力ボ ー ド、 5 はア ド レ ス変換回路、 ό はコ モ ン バ ス で 、 こ の コ モ ン バ ス ό はア ド レ ス線 7 ， デー タ線 8 , 制御線 9 か ら成る < CPU ボー ド 1 にはマ イ ク ロ プロ セ ッ サ CPU， 所定の プ ロ グ ラ ム等を記憶する 画， RA3f 等が搭載され、 マ イ ク ロ ブ ロ セッ サのァ ド レ ス パ スはァ ド レ ス変換回路 5 に接続さ れ、 そのデー タ バ スはデ - タ線 8 に接続され、 その制御 線は制御線 9 に接続される。 ア ド レ ス変換回路 5 は、 CPUボ— ド 1 から送出されたア ド レ スをデコ ー ドして、 ス ロ ッ ト選択信号 S1 ~ S10 とボ ー ド内ア ド レ ス とを 発生し、 ボー ド内ァ ド レ ス BA はア ド レ ス線 7 に送出 し ス ロ ッ ト選択信号 S1 ~ S10 は対応する入出力ボ - ド 2 ~ 4 に送出する。 即ち、 ス ロ ッ ト選択信号 S1 を .1 の出力 ボ - ド 2 に送出 し、 ス ロ ッ ト選択信号 S2 を Μ 2 の出力ボ - ド 3 に送出 し、 ス ロ ッ ト 選択信号 S1 0 を N0.10 の Λカボ - ド 4 に送出 し、 ス ロ ッ ト選択信号 S3 ~ S15 を図示し い残 の 13個の入， 出力ボ - ドに送出する。 また、 入， 出力ボ - ド 2 ~ 4 には、 後述する よ う にア ド レ スデコ ー ダ， 各種ゲ ー ト 回路， ·入力回路， ラ ッ チ回路等が褡载さ れ、 了 ド レス線 7 ， デー タ線 8 , 制御線 9 に接铳される と共に、 ス ロ ッ ト 選択偉号 S1 ~ S 10 が伝送裱に よ ]) 入力 される。
    [0013] 第 2 図はァ ド レ ス変換回路 5 の実施例の要部ブ π ッ ク 図である。 CPU ボ - ド 1 力 ら送出される 1 ό ビ ッ ト のァ ド レ ス の上位 1.0 ビ ッ ト はァ ド レ ス デコ ー ダ 20 に力 Πえ られ、 下位 ό ビ ッ ト が 0¥21 に加え られる。 ア ド レ ス デ コ ー ダ 20 は CPU ボ ー ド 1 の マ イ ク ロ- プ ロ セ ッ サ CPU ROM21 を選択する為の ものである。 0¥21 は、 各入， 出 カボ - ド 2 〜 4 に 1 対 1 で対応した合計 04 の記憶領域 を有し、 各領域の上位 4 ビッ ト にス ロ ッ ト 選択情報 sd1 ~sd1 όが記憶され、 下位 4 ビ ッ ト にボ - 内ァ ド レ ス情 報 &d1-0 ~ bd -5 が記憶されている。 OM21 は、. ア ド レ スデ コ ー ダ 20 で選択される と、 入力の 6 ビッ ト のァ ド レ ス で指定さ れたナ ンパ 一 の入， 出力ボ - ドに対応す る領域の記憶情報を出力する も ので、 ス ロ ッ ト選択情報 sch ~ sch ό はデコ ー ダ 22 に送出 され、 ボー ド内ァ ド レ ス' [f 報 ろ ~ 6d10-5 はボ一 ド内ア ド レ ス と してァ ド レ ス線 7 に送出される。 デコ ー ダ 22 はス ロ ッ ト'選択 情報 sd1 ~ sch 6 をデコ — ド して上述 したス ロ ッ ト 選択信 号 s1 ~ s10 を発生する ものである。 お、 ROM21 の容量 を増してデコ ーダ 22 を省略 して も皋ぃ。 ま た、 ROM2^ を P£i: で構成する こ と も でき る。 更に、 OM21 を ^Mに 置き換え、 C>び ボー ド "I か ら書込み可能 と して おけば、 ス ロ ッ ト 選択情報 sch ~ sen ό ， ボ - ド内ァ ド レ ス情報 bdl - bd^ 6 をシ ス テ ム構成の変更に応 じて書 き換える こ とができ るので好適であ る。 但し、 この場合には CPU ボ - ド 1 のデ - タ 線 8 を RAM のデー タ入力に接続する 回路: RAMにァ ド レ ス変換デー タ を書込んでいる間は Π.2 ~4 の 入出力ボ - ドの動作を ィ ン ヒ ビ ッ ト する 回路が必要と な る 0
    [0014] 第 3 図は出力ボ - ド 2 の実施例の要部ブ ロ ッ ク図であ 30 はア ドレ ス線 7のア ド レ スをデコ — ドするデ コ ー ダで、 その出力はア ン ド回路 51! ~514に入力される。 ァ ン ド回路 31! ~314には、 制御線 9 からの書込みタ ィ ミ ン グ信号 と ス π ッ ト選択信号 S1 も 入力され、 その出力 は対応する ラ ッ チ回路 ！ 〜 の ラ ッ チ タ イ ミ ン グ信号 と るる。 ラ ッチ回路 32! ~ 524の入力には、 デー タ 線 8 か らのデー タ が加えられてお ] 、 その出力はコ ネ ク タ 33 に送出される。 デー タ 線 8 から 8 ビッ ト の並列デー タカ 送出される場合、 ラ ッ チ回路 52! ~324の容量も 8 ビ ッ ト に してお く ものであ ] 、 ラ ッ チされた 8 ビ ッ ト のデー タ は並列に取出されてコ ネ ク タ 33 に出力される。 上記コ ネク タ 3 には図示し リ レ ー回路等が接続され、 ラ ツチ回路の ラ ッ チ内容に応じた制御が行 ¾われる。 ¾お、 34 はコ ネ ク タ、 55 は基板.である。
    [0015] 第 4 図は入力ボ - ド 4 の実施例の要部ブロ ッ ク図であ ]9、 40 はァ ド レ ス線 7 のア ド レ スをデコ ー ドする デコ ーダで、 その出力はア ン ド回路 4 ~ 414に入力される。 ア ン ド回路 4 ~414には、 制御線 9 からの読出 しタ イ ミ ン グ信号 と ス ロ ッ ト選択信号 S10 も入力され、 その 出力は対応する ア ン ド回路 ' 42! ~ 424のゲ- ト 信号 と る。 ア ン ド回路 42! ~ 42 の他の入力には、 入力回路 45! ~ 454 の出力が加え られてお ] 、 その出力はコ ネ ク タ 45 を介 してデ― タ線 8 に送出される。 入力回路 〜 の入力 は コネ ク タ 44 に接続され、 コ ネ ク タ 44 に工作機械等 の被制御機器か らの接点情報等が入力される。 なお、 46 は基板であ る。 CPU ボー ド 1 内の マ イ ク ロ プ ロ セ ッ サ CPU の ァ ド レ ス 空間は、 例えば第 5 図に示す も の であ ] 、 0100 - 013 までの ό 4 バイ ト の領域が入， 出力ボー ド用に割当て ら れている。 そして、 その上位 4 パイ ト が O.1 の出力ボ - ド 2 に （ 各バイ ト はラ ッ チ回路 32! 〜 524に 1 対 1 で対応 する。 以下同 じ ） 、 次の 4 パイ ト が N0.2 の出力ボ - ド 3 に、 下位 4 バイ ト が 0.1 ό の入力 - ド 4 に割当て れ、 残！） のパイ トが o 5〜 15 の入， 出力ボ - ドにそれぞれ割 当て られて いる。 マイ ク ロ プロ セ ッ サ CPUが入， 出力ボ - ドをア ク セ スする と きは上記領域のァ ド レ スを CPU ホ' - ド 1 か ら送出する ものである。 ま た、 デー タ をデー タ 線 8 に送出 し: ^ 書込みタ イ ミ ン グ信号 或は読出 しタ ィ ミ ング信号 rt を制御線 9 に送出する。 例えば、 出力 ボ - ド 2 の ラ ッ チ回路 32t のデ― タ を書 き換える場合、 CPU ボ - ド 1 から ア ド レ ス 0100 がア ド レ ス変換回路 5 に送出される。 ア ド レ ス変換回路 5 では、 第 2 図に示 し た よ う に、 該ア ド レ ス の上位 10 ビ ッ ト がア ド レ ス デコ ー タ ' 20 でデコ ー ドされる こ と に よ ROM21 が選択され、 該了 ド レ ス の下位 6 ビッ ト に よ ]9 NO.1 の出力 ボ - ド用の ス ロ ッ ト選択情報 sd1 と ボ - ド内ァ ド レ ス情報 ろ -0 と が ROM11 か ら読出される。 この結果、 デコ ー ダ 22 か ら ス ロ ッ ト 選択信号 S 1 が出力ホ' - ド 2 に送出され、 ボ - ド内ァ ド レ ス情報 ろ d1 -0 がァ ド レ ス線 7 に 出される。 出力ボ - ド 2 内における ア ド レ スデコ ー ダ 50 は、 入力 されたボ - ド内ァ ド レ ス情報 ろ - 0 をデコ ー ドしてア ン ド回路 31! への出力を " とする ものであ ] 、 ア ン ド回 路 31! はス ロ ッ ト 選択信号 S 1 及び書込みタ イ ミ ング信 号が入力されたと きその出力を " 1 " と し、 ラ ッチ回路 32χ に ラ ッ チ タ イ ミ ング信号を送出する。 このタ イ ミ ン グで、 ラ ッチ回路 52i にデー タ 線のデー タ がラ ツ され る こ とに ¾る。 他の ラ ッ チ回路 322 ~324への書込み及び 他の出力ボ - ド内の ラ ッ チ回路への書込み も 同様に行 われる。 また、 入力ボ - ド 4 の入力回路 43t ~434からの 入力情報を読取る場合のァ ド レ ス選択も 上記書込み時と 同様に行なわれる。
    [0016] 第 ό 図は CPUボ - ド及び入， 出力ボ - ドを収納する パ ッ ク パ ネ ル の概略構成図であ ]9 、 パ ッ クパ ネ ル 00 には CPU ボ - ド 1 を挿入する為のス ロ ッ ト 01 と、 出力ボー ドを揷入する為の例えば 8 個のス ロ ッ ト 02i ~ 628 と、 入 カボ - ドを揷入する為の例えば 8 個のス ロ ッ ト 05!〜038 が設け られてお ]) 、 パ ッ ク パ ネ ル 00 の内面には各溝に 対応 したコ ネク タ 04 が取付け られている。 各 コネ ク タ 64 はコ モ ン パ ス及びス ロ ッ ト 選択信号 sl ~ sl 6 の伝送 線 と、 ス ロ ッ ト に揷入される ボ - ドに設け られたコ ネ ク タ 34,45 とを接続する為の も のであ ] 、 これに よ ] 各ボ - ドがコ モ ン ス及びス ロ ッ 'ト選択信号 sl ~s10 の伝送 線と接続される。 いずれのス ロ ッ ト 選択信号 s1 ~ s10 が コ ネク タ 04 に接続されるかは予め定め られている も の であ 1 、 ア ド レ ス変換回路 5 の 1 の内容が予め定め られている場合、 挿入する ス ロ ッ ト の位置に よ って入， 出力ボ - ドのア ド レ ス が一義的に決定される。 従って、 従来の よ うに各入， 出力ボ - ド上のハ ー ドウ ェアを変更 する こ と に よ ] ア ド レ ス設定する必要はない。 こ 為、 例えばある入， 出力ボ - ドが故障 した為交換する と きは 故障 した入， 出力ボ - ドを抜き 取 、 そのス ロ ッ ト に新 しい入， 出力ボ - ドを挿入する だけ： e済むこ と に な ！？、 保守が極めて容易に ¾ る も のであ る。
    [0017] お、 以上の実施例では、 各入， 出力ボ -.ドに 4 ア ド レ スを割当てたが、 任意のア ド レ スを割当てる こ とがで き る も のである。 例えば、 幾つかの 出力ボ - ドは 4 ア ド レ ス用 と し、 他の幾つかの 出力ボ - ドは 5 ア ド レ ス用 と する よ う に、 ア ド レ ス数の異 る入 ， 出力ボ - ドを混在 させて シ ス テ ム を構成する場合、 4 了 ド レ ス用の入， 出 力ボ - ドは全て同一構成で済み、 3 ア ド レ ス用の入， 出 力ボ - ド も全て同一構成と する こ とができ、 ア ド レ ス変 換回路 5 の ROM11 の 内容を書換える こ とに よ j 容易に対 処する こ とが可能である。
    [0018] 以上説明 したよ う に、 本発明は、 コ モ ンバス に接続さ れた複数個の入， 出力ボ - ド内の任意のア ド レ スを選択 する入出力ボ - ドの ァ ド レ ス選択方式において、 CPU ボ
    [0019] - ドのマ イ ク ロ プロ セ ッサから 出力される前記入， 出力 ボ ー ドをア ク セスする為のア ド レス か ら ス ロ ッ ト 選択信 号と ボ - ド内ア ド レス とを発生する プロ グラ マ ブル ァ ド レ ス変換回路を設け、 該ア ド レ ス変換回路のス ロ ッ ト 選択信号に よ D 前記複数個の入， 出力ボ - ドの中か ら一 つの入， 出力ボ - ドを選択し、 該選択された入 ， カボ - ド内の一つの了 ド レ スを前記了 ド レ ス変換回路から前 記コ モ ンバスに出力されたボ - ド内ア ド レ スに よ ！？選択 する よ うに したも の であ ] 、 自 ボ - .ドが選択されたか否 か-は前'記ス ロ ッ ト 選択信号で判別でき る から、 コ モ ン パ スに送出する前記ボ - ド内ァ ド レ ス を各入， 出力ボ - ド 間で重複した内容とする こ とができ 、 従って、 各入； 出 カボ - ド内に設け られる前記ボ - ド内ア ド レ ス をデコ ー ドする デコ ー ダの構成を同一にする こ と がで き るから、 従来要 した各入， 出力ボ - ド上でのア ド レ ス設定を省略 でき、 保守性が向上する も のであ る。 また、 シ ス テ ム構 成に応じてァ ド レ ス変換回路の変換内容を定義する こ と に よって、 ア ド レ ス数の異なる入， 出力ボ - ドが混在す る場合であって も マ イ ク ロ プロ セ ッサのァ ド レ ス 空間を 有効に使用する こ とができ る利点がある。
    权利要求:
    Claims
    請 求 の 範 囲 コ モ ン バ ス に接続された複数個の入， 出力ボ - ド内の 任意のア ド レ ス を選択する入出力ボ - ドのア ド レ ス選択 方式において、 CPU - ドのマ イ ク ロ プロ セ ッサか ら出 力される前記入， 出力ボ - ドをア ク セ スする為のア ド レ スか らス ロ ッ ト 選択信号と ボ - ド 内 ア ド レス と を尧生す る プ ロ グ ラ マ プル な ァ ド レ ス変換回路を設け、 該ァ ド レ ス変換回路を設け、 該ァ ド レ ス変換回路のス ロ ッ ト 選択 信号に よ ] 前記複数個の入， 出力ボ - ドの中から一つの 入， 出力ボ - ドを選択し、 該選択された入， 出力 ボ - ド 内の一つの ァ ド レ ス を前記ァ ド レ ス変換回路か ら前記コ モ ンバスに出力されたボ - ド内ア ド レ スに よ ]9 選択する こ と を特徵とする入出力ボ - ドのァ ド レ ス選択方式。
    类似技术:
    公开号 | 公开日 | 专利标题
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    EP1332069B1|2009-09-02|Fehlermeldungssystem für ein fahrzeug
    同族专利:
    公开号 | 公开日
    EP0173746A4|1986-09-04|
    JPS60176163A|1985-09-10|
    EP0173746A1|1986-03-12|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1985-08-29| AK| Designated states|Designated state(s): US |
    1985-08-29| AL| Designated countries for regional patents|Designated state(s): DE FR GB |
    1985-10-18| WWE| Wipo information: entry into national phase|Ref document number: 1985900773 Country of ref document: EP |
    1986-03-12| WWP| Wipo information: published in national office|Ref document number: 1985900773 Country of ref document: EP |
    1990-05-12| WWR| Wipo information: refused in national office|Ref document number: 1985900773 Country of ref document: EP |
    1990-08-08| WWW| Wipo information: withdrawn in national office|Ref document number: 1985900773 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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