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    公开号:WO1981001484A1
    申请号:PCT/JP1980/000276
    申请日:1980-11-06
    公开日:1981-05-28
    发明作者:K Maeda
    申请人:Fujitsu Ltd；K Maeda；
    IPC主号:G11C16-00
    专利说明:
    [0001] 明 細 書 - 発明の名称
    [0002] 半導体記憶装置
    [0003] 技術分野
    [0004] 本発明は ， コ ン ト ロ ー ル ゲー ト と電荷を蓄積する ための フ ロ ーテ ィ ン グ · ゲ一 ト を有する二.重グ 一 ト 型の電界効果 ト ラ ン ジ ス タ で搆成さ れる半導体記憶 装置に関する も ので あ る。 さ らには ， 電荷注入効率 が高 く ， かつ読み出 し効率も 高い半導体記憶装置に 関する も のである。
    [0005] 背景技術
    [0006] 不揮発性の半導体記憶装置.と して ， 二重ゲ ー ト型 の電界効果 ト ラ ン ジ ス タ を メ モ リ 素子と する も のが あ る。 第 1 図に従来の二重グー ト 型の電界効杲 ト ラ ン ジス タ の断面図を示す。 こ の ト ラ ン ジ ス タ の構造 及び動作原理は ， 米国特許^ 3, 9 8 4, 8 2 2 に開示さ れている D
    [0007] 第 1 図に示す ト ラ ン ジ ス タ は ， 一導電型 （ P 型 ） の シ リ コ ン の半導体基板 1 0 に ， 反対導電型 （N型） の ン ― ス領域 1 1 ， ド レイ ン領域 1 2 , 電気的に浮 遊 した フ ロ ーテ ィ ン グゲ ー ト 1 3 及びコ ン ト ロ ー ル • ゲー ト 1 5 を有 する。 1 4 は絶瘃層 化シ リ コ ン ） ， 1 6は ソ ー ス 1 1 と ド レイ ン 1 2に導通する引出 し電極である。 1 7 は一導電型 （ P 型 ） の高濃度の 領域である。
    [0008] ― QMPI ん— WIPO ¾ こ の ト ラ ン ジス タ の メ モ リ 素子と して の動作を以 に説明する。 ' - (a) 害き込み動作と して フ ロ ー テ ィ ン グ ゲ一 ト へ の電荷の注入。
    [0009] ま ず， 基板 1 0 及びソ ー ス領域 1 1 を同一電 位 （ 接地電位 ） と し， ド レ イ ン領域 1 2 には例 えば 1 5 V程度の正電位が印加され， コ ン ト 口 — ル · ゲー ト 1 5 には例えば 2 0 V程度 （ 蓍き 込み電 EE ) の正電圧が印加さ れる。 こ の状態で ， ト ラ ン ジス タ は充分な飽和領域にあ ] , ソ ース 領域 1 1 , ド レ イ ン領域 1 2 間のチ ャ ネ ルは ピ ン チオ フ状態にあ J9 , かつチ ャ ネ ルの キ ャ リ ア が ， ピ ン チオ フ点 と ド レ イ ン領域 1 2 間の空乏 層 中の高電界に よ ) 充分に加速されて衝突電離 を起 し ·， その結果電子の だれ現象が発生する 程度の状態にある。 こ の状態では ビ ン チオ フ点 と ド レ イ ン領域 1 2 間の空乏層中には高工ネ ル ギ 一 の キ ャ リ ア. （ ホ ッ ト キ ャ リ ア ） が大量に存 在する。 これ らのホ ッ ト キ ャ リ アの う ち基板 10 と 絶縁層 1 4 と のエ ネ ル ギ ー障壁以上のェネ ル ギ 一を持つホ ッ ト 電子力 ， コ ン ト ロ ー ルゲー ト 1 5 と基板 1 0 と の間の電界に よ ] 絶縁層 1 4 中 ¾移動 し ， フ ロ ー テ ィ ン グ · ゲ ー ト 1 3 に注 入される。
    [0010] 基板 1 0 が N型で ， ソ ー ス領域 1 1 及び ド レ
    [0011] Ο ΡΙ
    [0012] "ΥΓΙΡΟ ィ ン領域 1 2 が P 型の場合は ， 上記の動作 と は
    [0013] 電界の方向 な どが逆に な フ ロ ー テ ィ ン グ ， ゲ ー ト 1 3 には正孔が注入 さ れる
    [0014] こ の様に して ， 一旦 フ ロ ーテ ィ ン グ · ゲー ト
    [0015] 1 3 に電荷が注入さ れる と ， その電荷は半永久
    [0016] 的 に フ ロ ー テ ィ ン グ · ゲ ー ト 1 3 に蓄積さ れる 。
    [0017] こ の蓄積さ れた電荷の有無に伴 う ト ラ ン ジ ス タ
    [0018] の チ ヤ ネ ル の導電性の違いが ，. 記憶情報 と して
    [0019] 利用 される。
    [0020] (b) 読み 出 し動作
    [0021] フ ロ ー テ ィ ン ク ' · グ ー ト 1 3 に電子が蓄積さ
    [0022] れ る と ， 閾値電圧が高 く ¾ る。 従 っ て ， 電子が
    [0023] 蓄積さ れて な い時の閾値電圧 と 蓄積さ れて る
    [0024] 時の閾値電圧の 中間の電圧 （ 読み出 し電圧 ） ¾ .
    [0025] コ ン ト ロ ー ル · ゲ ー ト 1 5 に印力!]する。 ト ラ ン
    [0026] ジ ス タ は ， 電子が フ ロ ーテ ィ ン グ · ゲー ト 1 3 に蓄積さ れて い る場合は ， ト ラ ン ジ ス 'タ の導通
    [0027] 度が低いか又 は非導通にな i , 電子が蓄積され
    [0028] て い場合は， ト ラ ン ジス タ の導通度が高 く な る。
    [0029] (c) 消 費動作 ， 電荷の除去
    [0030] ト ラ ン ジ ス タ に ， 紫外線 ， その他の電磁波又
    [0031] は放射線 を照射する こ と に よ i 電荷を除去でき
    [0032] O
    [0033] 以上が ト ラ ン ジ ス タ の動作原理で あ る。
    [0034] 本発明 に関す 従来例では ， 上述 した薹込み動作
    [0035] O PI
    [0036] · ' - " を よ J 効率良 く 行 う 為に ， さ らに ソ ー ス領域 1 1 と ド レ イ ン領域 1 2 の間の基板 1 0 に基板 1 0 と同 じ導電型 （ P 型 ） の高濃度領域 1 7 を形成 している。 こ の高濃度領域 1 7 を形成する こ と に よ 瞢き 込み 時の ド レ イ ン領域近傍のチ ャ ネ ル に存在する空乏層 が狭 く る。 そのため空乏層中の電界が大 と i ， 空乏層中で加速される キ ヤ リ ア の エ ネ ルギ ー も大と な る こ と に よ ]3 , ホ ッ ト キ ャ リ ア の発生確率が大と ¾ る。 その結果 ， フ ロ ー テ ィ ン グ · ゲ ー ト 1 3 への ホ ッ ト キ ャ リ ア の注入勃率が上る。 こ の こ と は ， 書 き 込み動作を よ 高速にする と ， 又は書き込み電圧 を低 く する こ と を可能にする 0
    [0037] と ころが高濃度領域 1 7 を設ける こ と に よ ] , 読 み出 し動作を効率的に行なえな く な る。 つま ， チ ャ ネ ルが高濃度になるため ， 閾値電圧が大 ， ト ラ ン ジス タ の コ ン ダ ク タ ン ス g m カ /」、にな る 0 その ため ， コ ン ト ロ ールゲー ト 1 5 に印加する読み出 し電圧 ¾ 高 く するために高電圧の電源電圧が必要にな る ' 0 ま た ， 読み出 し電圧を低 く する と ， フ ロ ーテ イ ン ク ' · ゲ ー ト 1 3 に'電子が注入されて 時の閾値電圧と ， 読み出 し電圧と の差が小さ く な ] , 読み出 し速度が 低下する。 一方コ ン ダク タ ン ス g m を大にするため に ， ト ラ ン ジ ス タ の チ ャ ネ ルの幅 ¾大に す る こ とが 考え られるが， それは ト ラ ン ジス タ の専有面積の拡 大を招き ， 集積度の低下につながる。 この様にチ ヤ
    [0038] ι ネ ルを高濃度にする こ と は ， 効率の良い読み出 し動 作にと っ て不都合 ¾条件の設定である。
    [0039] 発明の開示
    [0040] 本発明の 目的は ， 書き 込み効率及び読み出 し効率
    [0041] の良い二重グー ト 型の電界効果 ト ラ ン ジ ス タ を有す る半導体記憶装置を提供する こ と にある。
    [0042] 本発明 の他の 目 的は ， 書き込み電圧及び読み出 し 電圧の低い二重グ ー ト 型の電界効果 ト ラ ン ジ ス.タ を.
    [0043] 有する半導体記憶装置を提供する こ と にある。
    [0044] 本発明 の他の 目的は ， チ ャ ネ ル に発生するホ ッ ト キ ャ リ ア を効率 よ く フ ロ ーテ ィ ン グ ' ゲー ト に注入
    [0045] する こ と がで き る二重グー ト 型の電界効杲 ト ラ ンジ
    [0046] ^ タ を有する半導体記憶装置を提供する こ と にある。
    [0047] 本発明 の他の 目的は ， 読み出 し動作において ， 闘
    [0048] 値電圧が低 く ， コ ン ダ ク タ ン ス g mが大き い二重ケ' 一 ト 型の電界 ト ラ ジ ス タ ¾有する半導体記憶装盧
    [0049] ¾提供する こ と に g>る。
    [0050] 本発明の二重ゲ ー ト 型の電界効杲 ト ラ ン ジ ス タ ¾ 有する半導体記憶装置は ， 一導電型の基板に ， 該基 板表面に離隔 して設け られた反対導電型のソ ース領
    [0051] 域及び ド レ イ ン領域と 該ソ ー ス領域及び ド レ イ ン 領域の間にあ つ て該基板上に電気的に浮遊 した導電 性 の フ ロ ー テ ィ ン グ · ゲ ー ト と ， 該 フ ロ ー テ ィ ング
    [0052] • ゲー ト か ら絶緣物 ¾介 して'隔置されたコ ン ト ロ ー ル ゲ ー ト をそれぞれ有する電荷注入専用の ト ラ ン ジ
    [0053] 霍^
    [0054] OMPI
    [0055] Φ Vvipo .
    [0056] ' ス タ 及び読み出 し専用の ト ラ ン ジ ス タ が設け られ， 該電荷注入専用 の ト ラ ン ジ ス タ 及び読み出 し専用の ト ラ ン ジ ス タ の ， 該フ ロ ー テ ィ ン グ · ゲ ー ト ： ^電気 的に接続され， 該コ ン ト ロ ー ルダー ト が第 1 の信号 線 （ ヮ ー ド線 ） に接続さ れ， 該 レ イ ン がそれぞれ 異な る第 2 , 第 3 の信号線 （ ビ ッ ト 線 ） に接続されノ 該ソ ー ス が同一電源に接続され， 該ソ ー ス領域と ド レ イ ン領域の間の基板の不純物饞度ゃ ト ラ ン ジ スタ 各部の設計条件等につ い て ， 上記両 ト ラ ン ジ ス タ が ， それぞれの最適な条件で設計されてな る こ と を特徵 と するつ
    [0057] 図面の簡単る説明 ·
    [0058] 第 1 図は ， 従来の二重ゲー ト 型 電界効杲 ト ラ ン ジ ス タ の構造を示す断面図であ る。
    [0059] 第 2 図は ， 本発明の一実施例に係る ， 二重ゲー ト 型の電界効杲 ト ラ ン ジ スタ ¾有する メ モ リ セ ル の回 路図。
    [0060] 第 3 図は ， 第 2 図の メ モ リ セ ル の構造を示す概略 平面図である D .
    [0061] 第 4 図及び第 5 図は ， 苐 3 図の A - A 断面図及 び B - B 断面図である。
    [0062] 第 6 図は ， 本発明 の一実施例に係る半導体記憶装 置の全体を示す概略回路図である。
    [0063] 第 7 図 は ， 第 6 図の メ モ リ セ ル部の構造を示す概 略平面図である。
    [0064] o
    [0065] ,Λ,, WiPO 第 8 図は本発明 の他の実施例に係る ア ナ 口 グ · ィ ン バ 一 タ の概略回路図で あ る。
    [0066] 発明 を実施する ため の最良の形態
    [0067] 本発明 では ， 電荷を注入する 書き 込み時の条件と それに相反する読み 出 し時の条件のいずれ ¾ も 満た す こ と がで き る よ う ， 1 つ の メ モ リ セ ルが電荷注入 專用 の ト ラ ン ジ ス タ と読み 出 し専用 の ト ラ ン ジ ス タ と を有 して いる。 .
    [0068] 第 2 図は本発明 の一実施例に係る 回路図で あ る。
    [0069] 電荷注入専用 の ト ラ ン ジ ス タ Trwと読み出 し専用 の ト ラ ン ジ ス タ TrRの フ ロ ー テ ィ ン グ · ゲ ー ト 23W
    [0070] 2 3 11 は電気的 に導通 してい る。 従 っ て ト ラ ン ジス タ Trwよ フ ロ ー テ ィ ン ク ' · ゲ ー ト 2 3 Wに電荷を 注入する と ， ト ラ ン ジ ス タ Trnの フ ロ ー テ イ ン ク ' · ゲ ー ト 2 3 R に も 注入さ れた こ と にな る。 ト ラ ン ジ タ Trwの コ ン ト 口 一 ノレ グ 一 ト 2 5 Wと ト ラ ン ジ ス タ
    [0071] Tr Rの コ ン ト ロ ー ル ゲ一 ト 2 5 R と は共通に第 1 の 信号線 2 5 に接続 さ れ ， ト ラ ン ジ ス タ Trwの ド レイ ン は第 2 の信号線 2 6 に ， ト ラ ン ジ ス タ TrRの ド レ ィ ン は第 3 の信号線 2 7 にそれぞれ接続され ， 両 ト ラ ン ジス タ rw , Tr E の ソ ー ス は共通に接続 さ れて い る 0
    [0072] 第 3 図 は第 2 図 の メ モ リ セ ル の構造を示す概略平 面図で ， ト ラ ン ジ ス タ Trwと TrRは共通の フ ロ ーテ ィ ン ク ' · ゲー ト 2 3 を有 してい る。 ま た コ ン ト ロ ー
    [0073] OMPI ル ゲ ー ト は第 1 の信号線 2 5 に よ ]3 形成されている。 22W, 22 Rは ド レ イ ン領域， 21W, 21 Rはソ ー ス領 域で共通の拡散層よ ] る る。
    [0074] 第 4 図及び第 5 図は ， 第 3 図 A - A 断面図及 び B - B - 断面図である。 図面に付 した各部の番号 は ， 第 3 図のそれと 同一である。 24 , 28 は絶椽層 である。 そ して第 1 の信号線 2 5 及びフ ロ ー テ イ ン グ 、 ゲー ト 2 3 は例えば多結晶 シ リ コ ン層 よ ] な ] , 絶緣層 24， 28 は例えば酸化シ リ コ ン層 よ · ] る。 本実施例では シ リ コ ン ょ ]3 る半導体基板 1 0 の導 電型は P 型で， ソ ー ス領域 21 R, 21 W及び ド レ イ ン 領域 22W, 22Rは N型である。
    [0075] 電荷注入専用の ト ラ ン ジ ス タ Trwと読み出 し専用 の ト ラ ン ジ ス タ ΤΓΕの各部， それぞれ最適の条件で 設計されて い る 。 例えば， 両 ト ラ ン ジ ス タ Trw,TrR のチ ャ ン ネ ル領域にはいずれも ， 基板 1 0 よ ]3 も P 型不純物濃度が高い高濃度領域 27 W， 27Rが設けら れ ， それ らの濃度は ， 領域 2 7 Wが高 く ， 領域 27R は領域 2 7 Wに比べて低 く っ ている。
    [0076] 本実施例の メ モ リ セ ル と しての動作 ¾以下に説明 る。
    [0077] (a) 電荷注入に よ る書き込み動作
    [0078] 電荷注入専用の ト ラ ン ジ ス タ Trwが利用され る。 ま ず基板 1 0 と ソ ー ス 2 1 Wが接地され， 第 1 の信号線 2 5 及び第 2 の信号線 2 6 に 正電圧が印加 さ れる。 ト ラ ン ジ ス タ T r wの チ ヤ ネ ル には ， .高不純物濃 度の高濃 度領域 2 7 Wが 設 け られ ている ため ， ホ ッ ト キ ャ リ ア の発生確 率が高 く ， 書き 込み効率が非常に良い。 特に ト ラ ン ジ ス タ T r wは ， 書き 込み効率の設計条件に 相反する読み 出 し動作時に必要な 設計条件 ¾満 たす必要がな い ので ， その ト ラ ン ジス タ T r wで の 電荷注入 の効率は ， 前述の従来例に比べては る かに優れてい る。 そのため書き 込み動作は高 速に行な われる。 ま た従来に比べて ， 第 2 ©信 号線 2 6 に ¾加する電£ ¾ 低 く して も ， 従来 と 同等の 電荷注入効率は得 られる。 従っ て書き込 み電圧の低下が可能 であ る。
    [0079] 本実施例 では注入 され る電荷 は電子であ ， 基板や ソ ース · ド レ イ ン領域の導電型 を逆にす る と 正孔が注入 され る。 その場合 も ， 上記 した 効果が得 られる。
    [0080] (b) 読み 出 し動作
    [0081] 読み 出 し専用 の ト ラ ン ジ ス タ Τ Γ Εが利用 され る。 ま ず基板 1 0 と ソ ー ス 2 1 R が接地 さ れ， 第 1 の 信号線 2 5 に所定の読み 出 し電圧が印加 さ れる。 こ の読み出 し電圧には ， フ ロ 一 テ ィ ン グ * ゲー ト 2 3 に電荷が蓄積さ れている 時の顏 値電圧 と ， 蓄積されてい い時の顏値電圧の中 間 の電圧が選ばれる。 そ して ， その時の第 3 の
    [0082] O PI
    [0083] Ί WIPO 信号線 2 7 の電位又 は電流を検出 する こ と に よ ) ， フ ロ ー テ ィ ン グ · ゲ ー ト 2 3 中 の注入電荷 の有無に よ る ト ラ ン ジ ス タ TrRの導通度の違い を検出 して ， 記憶 してい る情報 ¾ 読み 出 す 0 ト ラ ン ジ ス タ TrRの チ ャ ネ ル の高饞度領域 27R の 不純物濃度は ， 領域 2 7 Wのそれに比べ低 く ， さ ら に前述 した従来の ト ラ ン ジ ス タ の高濃度領 域 1 7 よ ]) も 低い。 そのため ， 閾値電圧が低 く ， 力 ¾っ コ ン ダク タ ン ス g m 力 s高 く な る。 従 っ て窨 き 込み電圧を低 く する こ と がで き ， ま た読み出 し電圧 ¾十分低 く して も ， 電子が注入されてな い時の閾値電圧 と 読み出 し電圧 と の差が ， 従来 例 に比べて大 き いため ， '高速の読み出 しが可能 あ る。
    [0084] 以上説明 した様に ， 書 き 込み動作及び読み出 し勣 作は効率的に行 われる。
    [0085] ト ラ ン ジ ス タ Trw , TrR の最適条件は ， 上記 した チ ャ ネ ル に設けた高濃度領域 27W， 27Rの不純 晨 度以外 に も あ る。 す わち ， ト ラ ン ジ ス タ Trwにつ いては ， コ ン ダク タ ン ス g m は / j、さ いま ま で良いた め ， 従来の ト ラ ン ジス タ の様に コ ンダ ク タ ン ス g m を大 き く する ために ， チ ャ ネ ル幅を大.き く する必要 が い。 従 っ て ト ラ ン ジ ス タ Trw©專有面積は従来 に比べて小さ く で き る。 ま た ， ト ラ ン ジ ス タ ΤΓΒに つ い ては ， 閾値電圧は十分低 く ， 又 コ ン ク-ク タ ン ス
    [0086] O P
    [0087] . V IF g m は十分高い の で ， 従来の ト ラ ン ジス タ の様にチ
    [0088] ャ ネ ル幅 を大き く する必要がな い。 従っ て ， ト ラ ン
    [0089] ジス タ TrRの専有面積 も 従来に比べて小さ く で き る 。
    [0090] 第 6 図 は本発明の一実施例であ る半導体記憶装置
    [0091] 全体を示す概略回路図で あ る。 本実施例 では ， 各メ
    [0092] モ リ セ ル MC 1 1 ， MC 1 2 が . 前述の第 3 , 4 , 5
    [0093] 図 と 同 じ構造 で あ る。 そ して第 1 の信号線 と して ヮ
    [0094] ― ド線 ， W2, が ， 第 2 の信号線 と して電荷注
    [0095] 入用 ビ ッ ト 線 B w】 , B W2 , が ， 第 3 の信号線と
    [0096] して読み出 し用 ビ ッ ト 線 B K！ , B R 2 , がそれぞ
    [0097] れ使用 され ， 各 メ モ リ セ ル M C 1 1， MC 1 2 の ト
    [0098] ラ ン ジス タ Qwii , Q R U に接続さ れてい る。 Gl
    [0099] G 2 は接地 されている 共通の ソ 一 ス領域を示す。 .ト
    [0100] ラ ン ジス タ Y w 1 Yw2 は ， コ ラ ム デ コ ーダの
    [0101] 信号に応 じて ， 選択さ れた メ モ リ セ ルの電荷注入専
    [0102] 用 の ト ラ ン ジ ス タ Qt wu , Q w i 2 に共通する電荷
    [0103] 注入用 ビ ッ ト Bw , B W2 と ， 電荷注入用 回路
    [0104] W C と を結ぶ。 ト ラ ン ジ ス タ ， Y R 2 は ，
    [0105] 同様に ， 読み出 し専用 の ト ラ ン ジ ス タ Q li n , Q E 1 2
    [0106] 導通する読み 出 し用 ビ ッ ト 線 B i , B R 2 …
    [0107] …… と ， セ ン ス ア ン プ S A を結ぶ。
    [0108] 各 メ モ リ セ ル M C 1 1， MC 1 2 の 電荷注入に よ
    [0109] る 零き 込み動作及び読み出 し動作は ， 前述 と 同様で
    [0110] ¾> Ό 0
    [0111] 第 7 図は ， 第 6 図の 回路図の搆成 ¾示す概略図平 一 GMPI ,一 WI 0 - 面図で ある 0 ヮ — ド線 , w2 は搆方向 に平行 に配置 さ れ ， 図中斜視線部は各 メ モ リ セ リ の フ ロ ー テ ィ ン グ · ゲー ト で ， いずれ も 多結晶 シ リ コ ン層 よ J9 形成さ れる 0 破線で囲んだ部分が 1 つの メ モ リ セ ル MC 11 の領域で あ る。 2 2 Wは ト ラ ン ジス タ Qwii の ド レ イ ン領域 , 2 2 Rは ト ラ ン ジ ス タ Q R の ドレ イ ン領域 ， 2 1 は共通の ソ ー ス領域で ， 22W, 22R， 2 1 は全て基板に設けた不純物拡散領域 よ i5 な る。 ド レ イ ン領域 2 2 W及び 2 2 R は ， それぞれ ビ ッ ト 線 B w ， B R】に 接続さ れ ， ビ ッ ト 線 B W! I B RI …… は ， 例えば ， ヮ 一 ド線 , W2 の上に設け られ た A ^ 層 よ ] 形成さ れる 。 ま た共通の ソ ー ス領域 21 は接地されている O ,
    [0112] 第 8 図は ， 本発明 の他の実施例に係る ア ナ 口 グイ ン バ ー タ 回路で あ る。 アナ ロ グイ ン バ ー タ 回路は， 入力 Vi Nに对 し , 極性 ¾反転 した出力 VOUT = - VlN を得 る も のであ る。 そのため には抵抗 , R2 につ い て正確に 1^ = 112 に形成 しな ければな ら な い。 し か し現実 には ， 製造工程 における 誤差等 に よ ]3 , 1^ = R2 を 実現する こ と は非常 に困難で あ る。 そ こで 本実施例では ， 抵抗 R2 と 平行に補正用 ©抵抗 R21 ,
    [0113] R を 用意 しておい て ， 完成後の試験の結果 に応 じて ， 補正用 ト ラ ン ジ ス タ ， Q2 を適宜 オ ン させて抵抗 R21 , R 22 -…を抵抗 R2に並列接続 す る n う する こ と に よ ] , 製造工程の誤差に係 ]
    [0114] CM
    [0115] ノ，， W1F
    [0116] 、d 3 く ， 正確に R! = R2 ( R2 は と R21 , R ,22 に よ る ） を実現する こ と がで き る D 本実施例 では上記補正用 ト ラ ン ジ ス タ Ch Q2… の オ ン状態への転化を ， メ モ リ セ ル M C © ト ラ ン ジ ス タ Q ii ' Qw の フ ロ ー テ ィ ン グ · ゲ ー ト へ の電荷 —( 電子 ） の注入 に よ ] 行 つ ている。 メ モ リ セ ル MC は 前述の実施例 と ほぼ同一搆造で あ る。 電荷の注入 は ， 試験用端子 Vppに高電圧 ¾ 印加する こ と に よ i . ト ラ ン ジ ス タ Qwよ ] 行 われ ， そ の結果 ト ラ'ン ジス タ Q R は オ フ 状態 と な J9 , 端子 N 1 は高電位レ ベル と ¾ つ て ， ト ラ ン ジ ス タ C はオ ン状態に な る。 電荷 を注入 しな ければ ， ト ラ ン ジ ス タ Q Rはオ ン状態で ， 端子 N 1 は低電位 レベノレ と ， ト ラ ン ジ ス タ は 才 フ 状態 にな る。 ト ラ ン ジ ス タ Q2 ……に ついて も 同 様であ る。 本実施例の場合 ， メ モ リ セ ル M Cの ト ラ ン ジ ス タ Q E , Q w は チ ャ ネ ル に高不純物領域を有する 以外は ， ほぽ他の二重の多結晶 シ リ コ ン層 ¾有 する装置 と 同 —製造ェ¾で形成する こ と がで き る。 従 っ て ， 本実 施例の様に ， ア ナ ロ グ回路等記憶装置以外の一殺の 回路内 に メ モ リ セ ル M C を設けて も ， ほ と ん ど製造 工程を 変え る こ と く 製造する こ と がで き る。 しカ も 電荷注入電圧は低 く で き 読み 出 し電圧 も 低 く でき る ので ， 従来の構造の メ モ リ セ ルを メ モ リ と して使 用 する よ も 有効で あ る。
    [0117] OMPI
    [0118] ' riFO · ηο^ 以上説明 した様に ， 本発明 に よ れば ， 電荷注入に よ る 書き込み効率 と読み出 し効率が共に改良された 二重 ゲー ト 型の電界効果 ト ラ ン ジ ス タ が得 られ ， そ れは ， 半導体記憶装置 と して ， 又ア ナ ロ グイ ンパー タ 一等 の一般 の回路における 補正のス ィ ッ チ ン グ回 路 と して有効に利'用 でき る。
    [0119] OM IP
    权利要求:
    Claims
    求 の 範 囲
    1. 一導電型の基板に離隔 して'設け られた反対導電 型の ソ ー ス領域及び ド レ イ ン領域 と ， 該ソ ー ス領 域及び ド レ イ ン領域の間に あ っ て該基板上に電気 的に浮遊 した導電性のフ ロ ーテ ィ ン グゲー ト と ， 該 フ ロ ーテ ィ ン グゲー ト から絶縁物 ¾介 して懾置 されたコ ン ト -一- a口 一 ル ゲ 一 ト をそれぞれ有する ¾荷 注入専用の ト ラ ン ジ ス タ 及び読み出 し専用の ト ラ ン ジ ス タ が設けちれ該電荷注入専用の ト ラ ン ジス0 タ 及び該読み出 し専用の ト ラ ン ジ ス タ の ， 該フ ロ 一テ ィ ン グ ゲ一 ト が電気的 に接続され ， 該 コ ン ト ロ ー ルグー ト が共通に第 1 の信号線に接続され， 該 ド レ イ ン がそれぞれ異 る第 2 の信号線 と第 3 の信号線に接続され， 該ソ ー ス が第 1 電源に接続 されて る こ と を特徵と する半導体記憶装置。
    2. 前記電荷注入専用の ト ラ ン ジ ス タ と 前記読み出 し専用 の ト ラ ン ジ ス タ とが ， それぞれの最適な設 計条件で設計されてな る こ と を特徴 と する特許請 求の範囲第 1 項記載の半導体記憶装置。
    0 3. 前記電荷注入専用の ト ラ ン ジ ス タ の前記ソ ース 領域 と 前記 ド レ イ ン領域の間の前記基板の不純物 濃度が， 前記読み出 し専用 の ト ラ ン ジス タ のそれ よ ] も 高い こ と ¾特徵 と する特許請求の範囲第 2 項記載の半導体記憶装置。
    5 4- 前記第 1 の信号線に所定の電圧を印加 し， 前記 O 81/01484
    1 6 第 2 の信号線に所定 の書き 込み電圧を 印加 して ， 前記電荷注入専用 の ト ラ ン ジ ス タ の フ ロ ー テ ィ ン グ ゲー ト に電荷を注入 し ， 前記第 1.の信号線に所 定の読み出 し電圧を 印加 し ， 前記第 3 の信号線を 介 して ， 前記読み出 し専周 の ト ラ ン ジ ス タ の導通 度を検出 して記憶さ れた情報を読み 出す ·よ-う に し た こ と を特徵 と する特許請求の範囲第 1 項記載の 半導体記憶装置。
    - 5. 前記電荷注入専用 の ト ラ ン ジス タ と 前記読み出 し専用 の ト ラ ン ジ ス タ の ， 該ソ ー ス が共通の不純 物拡散領域 よ ] ] , 該 フ ロ ー テ ィ ン グゲ ー ト が 共通の第 1 の導電層 よ ] ] 3 ， 該コ ン ト ロ ー ルグ ー ト が共通の第 2 の導電層 よ J3 な る こ と を特徵 と する 特許請求の範囲第 1 項記載の半導体記憶^置。 6. 前記第 1 の導電層 及び第 2 の導電層 が多結晶 シ V コ ン層 よ J9 る こ と ¾特徴 と する特許請求の範 囲 第 5 項記載の半導体記憶装置。 7. 1 個の前記電荷注入専用 の ト ラ ン ジ ス タ と 1 個 の 前記読み 出 し専用の ト ラ ン ジス タ と を有する メ モ リ セ ル が ， マ ト リ ッ ク ス状に配置され ， 前記^
    1 の信号線が ， 行方向 に配置さ れた ヮ ー ド襪ょ j
    ¾ ) ， 前記第 2 の信号線が列方向 に配置さ れた電 荷注入用 ビ ッ ト 線 よ i ¾ j ， 前記第 3 の信号線が 列方向 に配置さ れた読み出 し用 ビ ッ ト 線 よ i る こ と ¾特徵 と する特許請求 ©範囲第 1 項 ， 第 2 項 ，
    - RE
    OMPI 1/01484
    17
    第 3 項 ， 第 4 項 ， 第 5 項又は第 6 項記載の半導体 id 11： ¾ fi: o
    8. 前 記 ワ ー ド線が多結晶 シ リ コ ン層 よ ] 9 , 該
    ヮ ー ド線の一部が該 コ ン ト ロ ー ル ゲー ト で あ
    前記電荷注入用 ビ ッ ト 線及び前記読み出 し用 ビ ッ ト 線が金属 よ る こ と を特徵 と する特許請求の 範囲第 7 項記載の半導体記憶装置。 ■
    9. 電 荷注入時には ， 選択さ れた前記電荷注入用 ビ
    ッ ト 線 と 前記書き 込み電圧を発生する 電荷注入用 回路 と を接続 し ， 読み 出 し時には ， 選択された前 記読み出 し用 ビ ッ ト 線 と 前記読み出 し専用 の ト ラ ン ジ ス タ の導通度を検 出する セ ン ス 回路 と を接続 する コ ラ ム デ コ ー ダ回路 と ， 選択された ワ ー ド線 に所定の電圧 ¾印加する ヮ 一 ドデコ ーダ回路 と' を 設けた こ と を特徵 と する 特許請求の範囲第 7 項記 载の半導体記憶装置。
    1 0. 前記読み 出 し専用 の ト ラ ン ジ ス タ の ド レ イ ン負
    荷 を介 して第 2 の電源に接続さ れ ， 該読み 出 し専 用 の ト ラ ン ジス タ の導通度の違いに伴 う ， 該読み 出 し専用 の ト ラ ン ジ ス タ と 該負荷の接続点の電位 レ ベ ル の違いを利用 して ， 他 に設けたス ィ ッ チ ン グ素子の 開閉 ¾行な う よ う に した こ と を特徵 とす る特許請求の範囲第 1 項 ， 第 2 項 ， 第 3 項 ， 第 4 項 ， 第 5 項又は第 6 項記載の半導体記憶装置。
    1 1. 入力 信号の極性を反転 した信号を 出 力 する アナ
    OMP1 r 84
    18 ロ グ イ ンバ一タ 回路の ， 入力部に設けられた第 1 の抵抗 と ， 出力部か ら入力部に設け られる帰還路 に設けた第 2 の抵抗の両方又はいずれか一方に， 前記ス ィ ツ チ ン グ素子を介 して補正用抵抗が設け られ ， 特性試験の結果に応 じて ， 所定の前記フ 口 —テ ィ ン グゲー ト に電荷を注入せ しめ ， 該 ス ィ ッ チ ング素子'の開閉状態を変えて ， 該第 1 の抵抗又 は第 2 の抵抗の抵抗値を補正する よ う に したこ と を特徵と する特許請求の範囲第 1 0 項記載の半導 体 5G Ί思装 ia o
    ΟΙ,ίΡΙ ν,·"ΐ ο
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    同族专利:
    公开号 | 公开日
    JPS5929155B2|1984-07-18|
    US4403307A|1983-09-06|
    EP0040251A1|1981-11-25|
    EP0040251A4|1984-08-10|
    JPS5678170A|1981-06-26|
    EP0040251B1|1987-05-06|
    DE3071967D1|1987-06-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1981-05-28| AK| Designated states|Designated state(s): US |
    1981-05-28| AL| Designated countries for regional patents|Designated state(s): DE FR GB |
    1981-07-06| WWE| Wipo information: entry into national phase|Ref document number: 1980902128 Country of ref document: EP |
    1981-11-25| WWP| Wipo information: published in national office|Ref document number: 1980902128 Country of ref document: EP |
    1987-05-06| WWG| Wipo information: grant in national office|Ref document number: 1980902128 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP79/146167||1979-11-12||
    JP14616779A|JPS5929155B2|1979-11-12|1979-11-12||DE8080902128T| DE3071967D1|1979-11-12|1980-11-06|Semiconductor memory device|
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