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    本發明提供一種包含一光敏元件、一浮動擴散區及一傳輸裝置之影像感測器像素之實施例。該光敏元件安置於一基板層中以用於回應於光而累積一影像電荷。該浮動擴散區安置於該基板層中以自該光敏元件接收該影像電荷。該傳輸裝置安置於該光敏元件與該浮動擴散區之間以選擇性地將該影像電荷自該光敏元件傳輸至該浮動擴散區。該傳輸裝置包含一埋入式通道裝置，該埋入式通道裝置包含安置於一埋入式通道摻雜劑區上方之一埋入式通道閘極。該傳輸裝置亦包含一表面通道裝置，該表面通道裝置包含安置於一表面通道區上方之一表面通道閘極。該表面通道裝置與該埋入式通道裝置串聯。該表面通道閘極具有與該埋入式通道閘極相反之極性。
    公开号:TW201324756A
    申请号:TW101137818
    申请日:2012-10-12
    公开日:2013-06-16
    发明作者:Gang Chen；Sing-Chung Hu；Hsin-Chih Tai；Duli Mao；Manoj Bikumandla；Wei Zheng；Yin Qian；Zhibin Xiong；Vincent Venezia；Keh-Chiang Ku；Howard E Rhodes
    申请人:Omnivision Tech Inc；
    IPC主号:H01L27-00
    专利说明:
    用於影像感測器之部分埋入式通道傳輸裝置
    本發明一般而言係關於光學器件，且特定而言(但非排他地)係關於影像感測器。
    影像感測器廣泛用於數位靜態相機、蜂巢式電話、安全攝影機中以及醫療、汽車及其他應用中。使用互補金屬氧化物半導體(「CMOS」)技術在矽基板上製造較低成本之影像感測器。在大量影像感測器中，影像感測器通常包含數百個、數千個或甚至數百萬個光感測器單元或像素。一典型個別像素包含一微透鏡、一濾光器、一光敏元件、一浮動擴散區及用於自該光敏元件讀出一信號之一或多個電晶體。該典型像素中所包含之電晶體中之一者通常稱為一傳輸電晶體，該傳輸電晶體包含安置於該光敏元件與該浮動擴散部之間的一傳輸閘極。該傳輸閘極安置於一閘極氧化物上。光敏元件、浮動擴散區及閘極氧化物安置於一基板上。
    在一典型像素之操作期間，當將一偏壓電壓施加至傳輸閘極時可在該傳輸閘極下方形成一傳導通道區，以使得一影像電荷自該光敏元件傳輸至該浮動擴散區。然而，習用像素通常遭受影像滯後、模糊及製造挑戰。
    影像滯後可由習用傳輸電晶體不能夠自光敏元件移除所有信號以使得在像素之連續讀取期間一殘留信號仍保留而產生。保留於光敏元件中之此殘餘資訊通常稱為影像滯後、殘留影像、重影或圖框間滯留。
    模糊可由致使光生過剩電荷載子溢出至毗鄰光敏元件中的一影像之高強度部分產生。模糊可限制成像感測器之動態範圍且可限制成像感測器之商業應用之類型。
    習用像素之製造挑戰可起源於光敏元件相對於傳輸閘極之位置敏感放置。放置之敏感性質可導致各部分中之缺陷之增加及製造成本之增加。
    參考以下各圖闡述本發明之非限制性及非窮盡性實施例，其中除非另有規定，否則在所有各個視圖中相似元件符號指代相似部件。
    本文中闡述具有一部分埋入式通道傳輸閘極之一影像感測器之一設備、系統及製造方法之實施例。在以下說明中，陳述眾多特定細節以提供對實施例之一透徹理解。然而，熟習此項技術者將認識到，可在不具有該等特定細節中之一或多者之情況下或者藉助其他方法、組件、材料等來實踐本文中所闡述之技術。在其他例項中，未詳細展示或闡述眾所周知之結構、材料或操作以避免使某些態樣模糊。
    本說明書通篇中對「一項實施例」或「一實施例」之提及意謂與該實施例一起闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，在本說明書通篇中之各個位置中片語「在一項實施例中」或「在一實施例中」之出現未必全部指代同一實施例。此外，可以任何適合方式將該等特定特徵、結構或特性組合於一或多項實施例中。
    圖1係包含一習用傳輸閘極結構及一習用光敏元件結構之一習用影像感測器像素之一剖面圖。一影像像素100包含接收入射於影像像素100上之光105之一光敏元件115。為實施一彩色像素，影像像素100進一步包含安置於一微透鏡140下方之一彩色濾光器145。微透鏡140有助於將光105聚焦至光敏元件115上。一般而言，一影像感測器包含在一較大基板中(亦即，延伸超過如所展示之基板135)配置成一個二維列及行陣列之諸多影像像素100。影像像素100進一步包含安置於基板135上之一浮動擴散(「FD」)區130及光敏元件115(例如，光電二極體)。基板135可包含在一基板上生長之一磊晶層。傳輸閘極120安置於光敏元件115與FD區130之間且用於將自光敏元件115輸出之信號傳輸至FD區130。當將一臨限閘極電壓(亦即，偏壓電壓)施加至傳輸閘極120時，可在基板135中傳輸閘極120下方及閘極絕緣層125下方形成一傳導通道(未圖解說明)。一P型釘紮層110可安置於光敏元件115上方。頸區域150係包含P型釘紮層110、光敏元件115、傳輸閘極120與基板135之相交點之一區。
    像素100如下操作。在一積分週期(亦稱為一曝光或累積週期)期間，光105入射於光敏元件115上。光敏元件115回應於入射光而產生一電信號(光生電荷)。該電信號保持於光敏元件115中。在此階段處，傳輸閘極120可關斷。用以接通傳輸閘極120之偏壓電壓可係一負電壓。當傳輸閘極120上之偏壓電壓小於其臨限電壓時，傳輸閘極120關斷，且光敏元件115與FD區130之間的基板能抵抗電子流。
    在積分週期之後，接通傳輸閘極120以自光敏元件115讀出信號。舉例而言，將一正偏壓電壓施加至傳輸閘極120，且當傳輸閘極120上之偏壓電壓增加時，傳輸閘極120下方接近浮動擴散區130之基板首先變為導電。傳輸閘極120下方之在將一偏壓電壓施加至傳輸閘極120時變為導電之基板稱為通道區(未圖解說明)。隨著接近臨限電壓，該通道區繼續朝向光敏元件115逐漸變為導電。當滿足臨限電壓時，該通道區導電，從而允許電荷載子在光敏元件115與FD區130之間流動，因此將由光敏元件115保持之電信號傳輸至FD區130。在已將光敏元件115中之電信號傳輸至浮動擴散區130之後，關斷傳輸閘極120以待下一積分週期。
    圖2係圖解說明根據本發明之一實施例之一成像系統200之一方塊圖。成像系統200之所圖解說明實施例包含一像素陣列205、讀出電路210、功能邏輯215及控制電路220。
    像素陣列205係一個二維(「2D」)成像感測器或像素(例如，像素P1、P2、...、Pn)陣列。在一項實施例中，每一像素係一互補金屬氧化物半導體(「CMOS」)成像像素。如所圖解說明，每一像素經配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中以獲取一人、地點或物件之影像資料，然後可使用該影像資料來再現該人、地點或物件之一2D影像。
    在每一像素已獲取其影像資料或影像電荷之後，該影像資料由讀出電路210讀出且傳輸至功能邏輯215。讀出電路210可包含放大電路、類比轉數位(「ADC」)轉換電路或其他。功能邏輯215可僅儲存該影像資料或甚至藉由應用後影像效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一項實施例中，讀出電路210可沿著讀出行線(圖解說明)一次讀出一影像資料列或可使用諸如同時對所有像素之一串行讀出或一全並行讀出之多種其他技術(未圖解說明)讀出影像資料。控制電路220耦合至像素陣列205以控制像素陣列205之操作特性。舉例而言，控制電路220可產生用於控制影像獲取之一快門信號。
    圖3係圖解說明根據本發明之一實施例之一成像陣列內之兩個四電晶體(「4T」)像素之像素電路300之一電路圖。像素電路300係用於實施圖2之像素陣列205內之每一像素之一個可能像素電路架構。然而，應瞭解，本發明之實施例並不限於4T像素架構；而是，受益於本發明之熟習此項技術者將理解本發明教示亦適用於3T設計、5T設計及各種其他像素架構。
    在圖3中，像素Pa及Pb配置成兩列及一行。每一像素電路300之所圖解說明實施例包含一光電二極體PD、一傳輸電晶體T1、一重設電晶體T2、一源極隨耦器(「SF」)電晶體T3、一選擇電晶體T4及一儲存電容器C1。在操作期間，傳輸電晶體T1接收一傳輸信號TX，傳輸信號TX將在光電二極體PD中所累積之電荷傳輸至一浮動擴散節點FD。在一項實施例中，浮動擴散節點FD可耦合至用於暫時儲存影像電荷之一儲存電容器。
    重設電晶體T2耦合於一電源導軌VDD與浮動擴散節點FD之間以在一重設信號RST之控制下對像素進行重設(例如，將FD及PD放電或充電至一預設電壓)。浮動擴散節點FD經耦合以控制SF電晶體T3之閘極。SF電晶體T3耦合於電源導軌VDD與選擇電晶體T4之間。SF電晶體T3作為提供至浮動擴散部FD之一高阻抗連接之一源極隨耦器而操作。最後，選擇電晶體T4在一選擇信號SEL之控制下選擇性地將像素電路300之輸出耦合至讀出行線。在一項實施例中，TX信號、RST信號及SEL信號由控制電路220產生。
    圖4A及圖4B圖解說明根據本發明之一實施例之包含一傳輸裝置425之影像像素400之一部分。圖4B係影像像素400之一俯視圖且圖4A係沿著圖4B之A-A'線之一剖面圖。圖4A之影像像素400係像素陣列205內之像素P1至Pn之一項可能實施方案。影像像素400之所圖解說明實施例包含一P釘紮層405、一光敏元件410、一浮動擴散區415、一基板層420及傳輸裝置425。光敏元件410及浮動擴散區安置於基板層420內。P釘紮層405安置於光敏元件410上方。傳輸裝置425安置於光敏元件410與浮動擴散區415之間。
    傳輸裝置425之所圖解說明實施例包含一共同閘極電極435、一埋入式通道閘極440、一表面通道閘極445、一埋入式通道摻雜劑區450、一表面通道區455及一閘極絕緣層470。埋入式通道閘極440及表面通道閘極445兩者皆接觸共同閘極電極435且兩者皆安置於共同閘極電極435與閘極絕緣層470之間。可將一VTX 430施加至共同閘極電極435以用於啟動傳輸裝置425。在所圖解說明之實施例中，埋入式通道閘極440安置於埋入式通道摻雜劑區450上方，從而形成一埋入式通道裝置。表面通道閘極445安置於表面通道區455上方，從而形成一表面通道裝置。該埋入式通道裝置及該表面通道裝置串聯耦合於光敏元件410與浮動擴散區415之間。埋入式通道摻雜劑區450可在埋入式通道閘極440下方對準，且埋入式通道摻雜劑區450之左邊緣可與共同閘極電極435之左邊緣齊平。表面通道區455可在表面通道閘極445下方對準且表面通道區455之右邊緣可與共同閘極電極435之右邊緣齊平。
    VTX 430可達到傳輸裝置425之一臨限電壓，從而接通傳輸裝置425。當接通傳輸裝置425時，埋入式通道460與一表面通道465串聯形成，從而允許電荷載子在光敏元件410與浮動擴散區415之間流動。埋入式通道460與表面通道465共同構成傳輸裝置425之通道。
    在所圖解說明之實施例中，光敏元件410及浮動擴散區415係N型摻雜的，而埋入式通道閘極440與光敏元件410及浮動擴散區415之N型摻雜劑係相反地(P型)摻雜的。表面通道閘極445及埋入式通道摻雜劑區450經摻雜為N型。埋入式通道閘極440及表面通道閘極445可係經摻雜多晶矽。在所圖解說明之實施例中，表面通道區455係P型摻雜的。在替代實施例中，表面通道區455可經摻雜為N型或根本不經摻雜。熟習此項技術者將理解，在替代實施例中，可反轉所圖解說明實施例中之摻雜極性。
    在所圖解說明之實施例中，埋入式通道摻雜劑區450及光敏元件410兩者皆係N型摻雜的，從而使得電子自光電二極體之傳輸較容易，此乃因減小了對傳輸之能量障壁。埋入式通道摻雜劑區450可意謂傳輸裝置425稱為一部分埋入式通道傳輸閘極。在曝光週期期間(傳輸裝置425關斷)，當光敏元件410係全容量或接近全容量時，由N型摻雜之光敏元件410累積之電荷可進入N型摻雜之埋入式通道摻雜劑區450。在一項實例中，進入埋入式通道摻雜劑區450之電子可「穿通」至浮動擴散區415。所圖解說明實施例之此特徵促使電荷載子自光敏元件410溢出至浮動擴散區415中而非流動至一鄰近像素之一光敏元件而引起模糊。藉由調整埋入式通道摻雜劑區450與表面通道區455之長度之間的比率，可調諧模糊臨限值。舉例而言，當表面通道區455縮短時，對過剩電荷溢出至浮動擴散區415中之障壁減小，藉此進一步抑制模糊。
    在所圖解說明之實施例中，埋入式通道摻雜劑區450與基板係相反地摻雜的。因此，當接通傳輸裝置425時，電荷載子在表面下方(意指在閘極絕緣層470與埋入式通道摻雜劑區450之相交點下方)被推動。埋入式通道460圖解說明在表面下面流動之電荷載子。在表面下面流動之電荷載子可將較少雜訊引入至一電信號中，此乃因該等電荷載子不會遇到閘極絕緣層(例如，氧化矽)與埋入式通道摻雜劑區(例如，N型摻雜之矽)之間的不均質性。
    在所圖解說明之實施例中，與光敏元件410及浮動擴散區415相比，埋入式通道閘極440係相反地摻雜的。當接通埋入式通道裝置時，埋入式通道閘極440之相反摻雜減少閘極空乏，此乃因P型多晶矽在裝置接通時被驅動至累積中。閘極空乏之減少降低臨限電壓且允許電荷載子以較小電阻流動，藉此增加埋入式通道裝置之電流容量。增加之電流容量及較低臨限電壓允許在光敏元件410中累積之電荷更完全且高效地傳輸至浮動擴散區415，從而導致影像像素400中之經降低影像滯後或圖框滯留。此外，由埋入式通道閘極440經相反地摻雜產生之較低臨限電壓允許傳輸裝置425之一較低臨限電壓。期望傳輸裝置425之一低臨限電壓以允許可用電壓位準具有將電信號自光敏元件410傳輸至浮動擴散區415之一較大(且較快)效應。在一項實施例中，傳輸裝置425之臨限電壓介於0.5 V與0.9 V之間。
    埋入式通道摻雜劑區450減輕與形成習用影像像素100相關之製造挑戰。頸區域150(圖1)係P釘紮層110、光敏元件115、傳輸閘極120、閘極絕緣層125與基板135之相交點。光敏元件115在頸區域150中之三角形性質可呈現三角形之尖端之確切放置之挑戰。舉例而言，使傳輸閘極120與光敏元件115重疊需要成角度植入。使傳輸閘極120與P釘紮層110欠重疊(underlap)亦需要成角度植入。另外，頸區域150可易受製造中之雜質及不均質性之影響，其更改期望之電效應。此外，光敏元件115在頸區域150中之三角形區域隔離基板135之一個三角形部分，此形成一額外不需要之PN接面。並且，若光敏元件115及傳輸閘極120兩者皆係N型，則如此靠近於一N型傳輸閘極而定位之N型摻雜之光敏元件115可產生暗電流。相比而言，埋入式通道摻雜劑區450之矩形性質不會形成一不需要之PN接面且消除與成角度植入相關聯之多個詳盡步驟。
    圖5係圖解說明根據本發明之一實施例之電子與結構之相對能量位準之間的一關係之一圖表。圖5圖解說明一電子可在影像像素400中經歷之相對能量位準。在該圖表上，埋入式通道摻雜劑區450具有最高能量位準；表面通道區455具有第二高能量位準；光敏元件410具有第三高能量位準；浮動擴散區415具有最低相對能量位準。當電子在埋入式通道摻雜劑區450中時，圖4A中所圖解說明之結構之能量位準促使電子朝向浮動擴散區415流動，而不論傳輸閘極425是接通還是關斷。當傳輸閘極關斷時，N型埋入式通道摻雜劑區450及與P型表面通道區455組合之P型埋入式通道閘極440致使電子朝向浮動擴散區415流動。當接通傳輸閘極時，維持圖5中之相對能量位準，此乃因表面通道裝置具有比埋入式通道裝置低之一臨限電壓。結果係在傳輸裝置425下方產生之任何暗電流可能朝向浮動擴散區415漂移。此特徵防止白色像素形成且藉由在一傳輸事件之後阻止電子被向回發送至光敏元件410而減少影像滯後。
    圖6係圖解說明根據本發明之一實施例之用於製造一傳輸裝置之一製程之一流程圖。製程600係如何製作影像像素400之傳輸裝置425之一項實例。製程方塊中之某些或所有製程方塊在每一製程中出現之次序不應視為限制性。而是，受益於本發明之熟習此項技術者將理解，可以未圖解說明之多種次序或甚至並行地執行製程方塊中之某些製程方塊。
    在製程方塊605中，在一現有結構上形成一埋入式通道裝置遮罩。在現有結構上圖案化該埋入式通道裝置遮罩以隔離該埋入式通道裝置將駐留之一區。一現有結構之一實例可係P釘紮層405、光敏元件410、浮動擴散區415、基板層420、埋入式通道閘極440、表面通道閘極445、埋入式通道摻雜劑區450與表面通道區455之一組合。然而，在製程方塊605處，埋入式通道閘極440、表面通道閘極445、埋入式通道摻雜劑區450及表面通道區455可尚未含有圖4中所圖解說明之摻雜。舉例而言，在製程方塊605處，埋入式通道閘極440及表面通道閘極445將係未經摻雜之多晶矽。
    在製程方塊610處，可使用高能量離子植入在埋入式通道摻雜劑區450中植入一N型摻雜劑(例如，砷或磷)。用以植入磷之能量位準可係150千電子伏特(keV)。磷之摻雜劑植入劑量可係1×1012 cm-2。在一項實施例中，N型摻雜劑在埋入式通道區450中之深度係10 nm至30 nm。高能量離子束在其去往對埋入式通道摻雜劑區450進行植入之途中通過埋入式通道閘極440。在製程方塊615中，一低能量離子束(低於150 keV之能量)將P型摻雜劑植入至埋入式通道閘極440中。由於可在同一步驟處藉助同一遮罩摻雜埋入式通道摻雜劑區450與埋入式通道閘極440，因此減少了製造成本。
    在製程方塊620中，移除埋入式通道裝置遮罩。在製程方塊625中，形成一表面通道裝置遮罩。在製程方塊630中，在表面通道區455中形成一表面通道摻雜劑(圖4A中之所圖解說明實施例中之P型摻雜劑)。在一項實施例中，使用低能量離子植入將N型摻雜劑(例如，砷)植入至表面通道閘極445中(製程方塊635)。
    包含發明摘要中所闡述內容的本發明之所圖解說明實施例之以上說明並非意欲係窮盡性或將本發明限制於所揭示之確切形式。雖然出於說明性目的而在本文中闡述本發明之特定實施例及實例，但如熟習此項技術者將認識到，可在本發明之範疇內做出各種修改。
    可鑒於以上詳細說明對本發明做出此等修改。以下申請專利範圍中所使用之術語不應理解為將本發明限制於說明書中所揭示之特定實施例。而是，本發明之範疇將完全由以下申請專利範圍來判定，該等申請專利範圍將根據請求項解釋之所創建原則來加以理解。
    100‧‧‧影像像素/像素
    105‧‧‧光
    110‧‧‧P型釘紮層/P釘紮層
    115‧‧‧光敏元件/N型摻雜之光敏元件
    120‧‧‧傳輸閘極
    125‧‧‧閘極絕緣層
    130‧‧‧浮動擴散區
    135‧‧‧基板
    140‧‧‧微透鏡
    145‧‧‧彩色濾光器
    150‧‧‧頸區域
    200‧‧‧成像系統
    205‧‧‧像素陣列
    210‧‧‧讀出電路
    215‧‧‧功能邏輯
    220‧‧‧控制電路
    300‧‧‧像素電路
    400‧‧‧影像像素
    405‧‧‧P釘紮層
    410‧‧‧光敏元件/N型摻雜之光敏元件
    415‧‧‧浮動擴散區
    420‧‧‧基板層
    425‧‧‧傳輸裝置
    435‧‧‧共同閘極電極
    440‧‧‧埋入式通道閘極/P型埋入式通道閘極
    445‧‧‧表面通道閘極
    450‧‧‧埋入式通道摻雜劑區/埋入式通道區/N型摻雜之埋入式通道摻雜劑區/N型埋入式通道摻雜劑區
    455‧‧‧表面通道區/P型表面通道區
    460‧‧‧埋入式通道
    465‧‧‧表面通道
    470‧‧‧閘極絕緣層
    A-A'‧‧‧線
    C1至Cx‧‧‧行
    FD‧‧‧浮動擴散部/浮動擴散節點
    P1至Pn‧‧‧像素
    Pa‧‧‧像素
    Pb‧‧‧像素
    PD‧‧‧光電二極體
    R1至Ry‧‧‧列
    RST‧‧‧重設信號/信號
    SEL‧‧‧選擇信號/信號
    SF‧‧‧源極隨耦器
    T1‧‧‧傳輸電晶體
    T2‧‧‧重設電晶體
    T3‧‧‧源極隨耦器電晶體
    T4‧‧‧選擇電晶體
    TX‧‧‧傳輸信號/信號
    VDD‧‧‧電源導軌
    圖1係包含一習用傳輸閘極結構及一習用光敏元件結構之一習用影像感測器像素之一剖面圖。
    圖2係圖解說明根據本發明之一實施例之一影像感測器之一功能方塊圖。
    圖3係圖解說明根據本發明之一實施例之一影像感測器內之兩個影像感測器像素之樣本像素電路之一電路圖。
    圖4A係沿著圖4B之A-A'線之一剖面圖，其圖解說明根據本發明之一實施例之包含一傳輸裝置之一影像感測器像素之一部分。
    圖4B係根據本發明之一實施例之一光敏元件、一傳輸閘極及一浮動擴散區之結構之一俯視圖。
    圖5係圖解說明根據本發明之一實施例之電子與結構之相對能量位準之間的一關係之一圖表。
    圖6係圖解說明根據本發明之一實施例之用於製造一傳輸裝置之一製程之一流程圖。
    400‧‧‧影像像素
    405‧‧‧P釘紮層
    410‧‧‧光敏元件/N型摻雜之光敏元件
    415‧‧‧浮動擴散區
    420‧‧‧基板層
    425‧‧‧傳輸裝置
    435‧‧‧共同閘極電極
    440‧‧‧埋入式通道閘極/P型埋入式通道閘極
    445‧‧‧表面通道閘極
    450‧‧‧埋入式通道摻雜劑區/埋入式通道區/N型摻雜之埋入式通道摻雜劑區/N型埋入式通道摻雜劑區
    455‧‧‧表面通道區/P型表面通道區
    460‧‧‧埋入式通道
    465‧‧‧表面通道
    470‧‧‧閘極絕緣層
    权利要求:
    Claims (20)
    [1] 一種影像感測器像素，其包括：一光敏元件，其安置於一基板層中以用於回應於光而累積一影像電荷；一浮動擴散(「FD」)區，其安置於該基板層中以自該光敏元件接收該影像電荷；及一傳輸裝置，其安置於該光敏元件與該FD區之間以選擇性地將該影像電荷自該光敏元件傳輸至該FD區，該傳輸裝置包含：一埋入式通道裝置，其包含安置於一埋入式通道摻雜劑區上方之一埋入式通道閘極；及一表面通道裝置，其與該埋入式通道裝置串聯，該表面通道裝置包含安置於一表面通道區上方之一表面通道閘極，其中該表面通道閘極具有與該埋入式通道閘極相反之摻雜極性。
    [2] 如請求項1之影像感測器像素，其進一步包括一共同閘極電極及一共同閘極絕緣層，其中該埋入式通道閘極及該表面通道閘極安置於該共同閘極電極與該共同閘極絕緣層之間，且其中該共同閘極電極遞送該埋入式通道閘極與該表面通道閘極所共有之一閘極電壓。
    [3] 如請求項1之影像感測器像素，其中該埋入式通道摻雜劑區毗鄰於該光敏元件且毗鄰於該表面通道區。
    [4] 如請求項3之影像感測器像素，其中該埋入式通道摻雜劑區之一長度與該表面通道區之一長度之一比率經調諧以在該光敏元件接近全容量且該傳輸裝置關斷時允許電子自該光敏元件穿通至該FD區。
    [5] 如請求項3之影像感測器像素，其中該埋入式通道摻雜劑區鄰接該光敏元件，埋入式摻雜劑在該埋入式通道閘極下方對準，且該埋入式通道摻雜劑區之左邊緣與該共同閘極電極之左邊緣齊平。
    [6] 如請求項1之影像感測器像素，其中該埋入式通道閘極具有與該光敏元件及該FD區相反之摻雜極性。
    [7] 如請求項6之影像感測器像素，其中該光敏元件、該FD區、該埋入式通道摻雜劑區及該表面通道閘極係N型摻雜的，且其中該埋入式通道閘極係P型摻雜的。
    [8] 如請求項7之影像感測器像素，其中該表面通道區係P型摻雜的。
    [9] 如請求項1之影像感測器像素，其中該表面通道裝置具有比該埋入式通道裝置低之一臨限電壓。
    [10] 如請求項1之影像感測器像素，其中該傳輸裝置之一臨限電壓介於0.5 V與0.9 V之間。
    [11] 一種成像系統，其包括：一成像像素陣列，其中每一成像像素包含：讀出電路，其耦合至該成像像素陣列以自諸影像感測器像素中之每一者讀出影像資料；一光敏元件，其安置於一基板層中以用於回應於光而累積一影像電荷；一浮動擴散(「FD」)區，其安置於該基板層中以自該光敏元件接收該影像電荷；及一傳輸裝置，其安置於該光敏元件與該FD區之間以選擇性地將該影像電荷自該光敏元件傳輸至該FD區，該傳輸裝置包含：一埋入式通道裝置，其包含安置於一埋入式通道摻雜劑區上方之一埋入式通道閘極；及一表面通道裝置，其毗鄰於該埋入式通道裝置，該表面通道裝置包含安置於一表面通道區上方之一表面通道閘極，其中該表面通道閘極具有與該埋入式通道閘極相反之摻雜劑極性。
    [12] 如請求項11之成像系統，其中該埋入式通道閘極具有與該光敏元件及該FD區相反之摻雜極性。
    [13] 如請求項12之成像系統，其中該光敏元件、該FD區、該埋入式通道摻雜劑區及該表面通道閘極係N型摻雜的，且其中該埋入式通道閘極係P型摻雜的。
    [14] 如請求項11之成像系統，其中該埋入式通道裝置具有比該表面通道裝置高之一臨限電壓。
    [15] 如請求項11之成像系統，其中該埋入式通道摻雜劑區毗鄰於並鄰接該光敏元件，且該埋入式通道閘極與該表面通道閘極之一長度之一比率經調諧以最佳化該成像像素之模糊及滯後特性。
    [16] 如請求項11之成像系統，其進一步包括：一共同閘極電極；及一共同閘極絕緣層，其中該埋入式通道閘極及該表面通道閘極安置於該共同閘極電極與該共同閘極絕緣層之間，且其中該共同閘極電極遞送該埋入式通道閘極與該表面通道閘極所共有之一閘極電壓。
    [17] 一種製作一影像感測器像素之方法，該方法包括：在一半導體結構上形成一埋入式通道裝置遮罩，從而隔離一埋入式通道裝置將駐留之處；使用高能量離子植入將一第一摻雜劑植入至一埋入式通道摻雜劑區中，其中一離子束在植入至該埋入式通道摻雜劑區中之前行進穿過一埋入式通道閘極；使用低能量離子植入將一第二摻雜劑植入至該埋入式通道閘極中；及移除該埋入式通道裝置遮罩。
    [18] 如請求項17之方法，其進一步包括：在該半導體結構上形成一表面通道裝置遮罩，從而隔離一表面通道裝置將駐留之處；在一表面通道區中沈積一第三摻雜劑；及使用低能量離子植入將一第四摻雜劑植入至一表面通道閘極中，以使得該埋入式通道裝置與該表面通道裝置串聯。
    [19] 如請求項18之方法，其中該第四摻雜劑係N型。
    [20] 如請求項17之方法，其中該第一摻雜劑係N型且該第二摻雜劑係P型。
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