台湾专利TW201324522A 記憶體單元耦合補償

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专利摘要:
本發明揭示一種用於記憶體單元耦合補償之方法及一種經組態以執行記憶體單元耦合補償之裝置。用於記憶體單元耦合補償之一或多個方法包含：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來判定一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；及回應於該錯誤檢查失效，使用根據一第二記憶體單元耦合補償電壓而改變之一電壓來判定該記憶體單元之該狀態。
公开号:TW201324522A
申请号:TW101130696
申请日:2012-08-23
公开日:2013-06-16
发明作者:Zhen-Lei Shen；William H Radke
申请人:Micron Technology Inc；
IPC主号:G11C29-00

专利说明:
記憶體單元耦合補償
本發明大體上係關於補償方法及裝置，且更特定言之，本發明係關於記憶體單元耦合補償。
記憶體器件通常被設置為電腦或其他電子器件中之內部半導體積體電路及/或外部可移除器件。存在諸多不同類型之記憶體，其尤其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及快閃記憶體。
快閃記憶體器件可被用作為廣泛電子應用之揮發性及非揮發性記憶體。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體單元。快閃記憶體之用途包含使記憶體用於以下各者：固態硬碟(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如MP3播放器及電影播放器)及其他電子器件。資料(諸如程式碼、使用者資料及/或系統資料(諸如基本輸入/輸出系統(BIOS))通常儲存於快閃記憶體器件中。
兩種常見類型之快閃記憶體陣列架構為「反及」及「反或」架構(所謂之邏輯形式)，其中配置各架構之基本記憶體單元組態。一反及陣列架構將其記憶體單元陣列配置成一矩陣，使得該陣列之一「列」中之各記憶體單元之控制閘係耦合至(且在一些情況中形成)一存取線(其在此項技術中通常被稱為「字線」)。然而，各記憶體單元未藉由其汲極而直接耦合至一資料線(其在此項技術中通常被稱為數位線，例如位元線)。相反，該陣列之記憶體單元係源極至汲極地一起串聯耦合於一共同源極線與一資料線之間，其中共同耦合至一特定資料線之記憶體單元被稱為一「行」。
可將一反及陣列架構中之記憶體單元程式化為一目標(例如期望)狀態。例如，可將電荷被放置於一記憶體單元之一電荷儲存結構上或自該電荷儲存結構移除電荷以使記憶體單元處於諸多程式狀態之一者。例如，一單位階記憶體單元(SLC)可表示兩個狀態，例如1或0。快閃記憶體單元亦可儲存兩個以上狀態，例如1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此等記憶體單元可被稱為多位階記憶體單元(MLC)。由於各記憶體單元可表示多個數位(例如多個位元)，所以MLC可允許製造更高密度記憶體且無需增加記憶體單元之數目。例如，能夠表示四個數位之一記憶體單元可具有16個程式狀態。
電容耦合可存在於快閃記憶體單元之電荷儲存結構(例如浮動閘極)之間。作為一實例，被程式化為一目標狀態之一記憶體單元之臨限電壓(Vt)可因與相鄰記憶體單元之浮動閘極相關聯之電容耦合而改變(例如增大)。由電容耦合引起之與被程式化為一目標狀態之一記憶體單元相關聯之Vt變化量(例如Vt偏移)可取決於一或多個相鄰記憶體單元之Vt。例如，相較於被程式化為一更低程式狀態(例如與一更低Vt相關聯之一狀態)之相鄰記憶體單元，被程式化為一更高程式狀態(例如與一更高Vt相關聯之一狀態)之相鄰記憶體單元可對目標記憶體單元之Vt產生更大影響。在一些例項中，一目標記憶體單元之Vt偏移(例如由於一相鄰記憶體單元之程式化)可導致該目標記憶體單元之錯誤感測。例如，Vt偏移可足以使基於該目標記憶體單元而執行之一感測操作導致除該目標記憶體單元之目標狀態以外之一判定感測狀態。
例如，由電容耦合引起之一記憶體單元之Vt變化之一補償(例如跟蹤)方法可包含在該記憶體單元之一感測(例如讀取)操作期間使用一參考記憶體單元。然而，參考記憶體單元之使用可增大記憶體陣列之面積、減少陣列中記憶體單元之數量及/或增加與記憶體器件相關聯之電路之數量。
本發明包含用於記憶體單元耦合補償之方法及經組態以執行記憶體單元耦合補償之裝置(例如器件、系統等等)。用於記憶體單元耦合補償之一或多個方法包含：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來判定(例如感測)一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；及回應於該錯誤檢查失效，使用根據一第二記憶體單元耦合補償電壓而改變之一電壓來判定該記憶體單元之該狀態。
在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且附圖中以說明之方式展示可如何實踐本發明之一或多項實施例。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之該等實施例，且應瞭解可利用其他實施例且可在不背離本發明之範疇之情況下作出程序、電性及/或結構改變。
如本文中所使用，指示符「N」及「M」(尤其相對於圖式中之元件符號)指示：本發明之一或多項實施例可包含之所標示特定特徵之數目。另外，如本文中所使用，「諸多」有時可意指一或多個此等物。例如，諸多記憶體器件可意指一或多個記憶體器件。
本文中之圖式遵循一編號慣例，其中首位數字或前幾位數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可使用類似數字來識別不同圖之間之類似元件或組件。例如，440可意指圖4中之元件「40」，且圖5中之一類似元件可被稱為540。應瞭解，可在本文中添加、交換及/或消除各種實施例中所展示之元件以便提供本發明之諸多額外實施例。另外，應瞭解，圖中所提供元件之比例及相對尺寸意欲繪示本發明之實施例且不應被視為意指限制。
圖1係根據本發明之一或多項實施例之一非揮發性記憶體陣列100之一部分之一示意圖。圖1之實施例繪示一反及架構非揮發性記憶體陣列。然而，本文中所述之實施例不受限於此實例。如圖1中所展示，記憶體陣列100包含存取線(例如字線105-1、...、105-N)及相交資料線(例如局域位元線107-1、107-2、107-3、...、107-M)。為便於在數位環境中定址，字線105-1、...、105-N之數目及局域位元線107-1、107-2、107-3、...、107-M之數目可為2之某一乘方，例如256個字線×4096個位元線。
記憶體陣列100包含反及串109-1、109-2、109-3、...、109-M。各反及串包含各通信地耦合至一各自字線105-1、...、105-N之非揮發性記憶體單元111-1、...、111-N。各反及串(及其組成記憶體單元)亦與一局域位元線107-1、107-2、107-3、...、107-M相關聯。各反及串109-1、109-2、109-3、...、109-M之非揮發性記憶體單元111-1、...、111-N係源極至汲極地串聯連接於一源極選擇閘極(SGS)(例如場效電晶體(FET)113)與一汲極選擇閘極(SGD)(例如FET 119)之間。各源極選擇閘極113經組態以回應於源極選擇線117上之一信號而將一各自反及串選擇性耦合至一共同源極線123，同時各汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號而將一各自反及串選擇性耦合至一各自位元線。
如圖1所繪示實施例中所展示，一源極選擇閘極113之一源極係連接至一共同源極線123。源極選擇閘極113之汲極係連接至對應反及串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極係經由汲極接點121-1而連接至對應反及串109-1之位元線107-1。汲極選擇閘極119之汲極係連接至對應反及串109-1之最後記憶體單元111-N(例如浮動閘極電晶體)之汲極。
在一或多項實施例中，非揮發性記憶體單元111-1、...、111-N之構造包含一源極、一汲極、一浮動閘極或其他電荷儲存結構及一控制閘極。非揮發性記憶體單元111-1、...、111-N使其等之控制閘極分別耦合至一字線105-1、...、105-N。一「行」之非揮發性記憶體單元111-1、...、111-N組成反及串109-1、109-2、109-3、...、109-M且分別耦合至一給定局域位元線107-1、107-2、107-3、...、107-M。一「列」之非揮發性記憶體單元為共同耦合至一給定字線105-1、...、105-N之記憶體單元。術語「行」及「列」之使用並非意謂隱含非揮發性記憶體之一特定線性(例如垂直及/或水平)定向。以類似方式佈局一反或陣列架構，只是記憶體單元串將並聯耦合於選擇閘極之間。
如一般技術者所瞭解，耦合至一選定字線(例如105-1、...、105-N)之記憶體單元之子集可一起被程式化及/或感測(例如讀取)為一群組。一起被程式化及/或感測之諸多記憶體單元可對應於一資料頁。與一感測操作相關聯，可將以下諸多記憶體單元稱為一目標頁：記憶體單元耦合至一特定字線且一起被程式化為各自目標狀態。與該感測操作相關聯，可將以下諸多記憶體單元稱為一耦合頁：記憶體單元耦合至與該目標頁中之諸多記憶體單元之該字線相鄰之一字線且一起程式化為各自狀態。如本文中進一步所述，與一耦合頁之記憶體單元相關聯之電容耦合可導致一目標頁之記憶體單元之一Vt偏移。Vt偏移量可取決於以下因數：諸如耦合頁之記憶體單元之各自程式狀態，例如目標頁之記憶體單元之Vt與耦合頁之記憶體單元之Vt之間之電壓差值。一程式化操作(例如寫入操作)可包含將諸多程式脈衝(例如16伏特至20伏特)施加至一選定字線以將與該選定存取線耦合之選定記憶體單元之臨限電壓(Vt)增大至與一程式狀態對應之一期望程式電壓位準。
一感測操作(諸如一讀取或程式驗證操作)可包含感測與一選定記憶體單元耦合之一位元線之一電壓及/或電流變化以判定該選定記憶體單元之狀態。該感測操作可涉及將一電壓(例如偏壓)提供至一選定記憶體單元相關聯之一位元線，該電壓高於被提供至與該選定記憶體單元相關聯之一源極線(例如源極線123)之一偏壓電壓。替代地，一感測操作可例如包含預充電一位元線及在一選定記憶體單元開始導電時感測放電。
感測一選定記憶體單元之狀態可包含將諸多感測電壓(例如讀取或程式驗證電壓)提供至一選定字線，同時將諸多電壓(例如導通電壓)提供至字線，該等字線與串之未選定記憶體單元充分耦合以使未選定記憶體單元處於與未選定記憶體單元之臨限電壓無關之一導電狀態。可感測與被讀取及/或驗證之選定記憶體單元對應之位元線以回應於施加至選定字線之特定感測電壓而判定選定記憶體單元是否導電。例如，一選定記憶體單元之狀態可取決於字線電壓，其中位元線電流達到與一特定狀態相關聯之一特定參考電流。
如一般技術者所瞭解，在基於一反及串中之一選定記憶體單元而執行之一感測操作中，該串之未選定記憶體單元經偏壓以便處於一導電狀態。在此一感測操作中，可基於與該串對應之位元線上所感測之電流及/或電壓而判定選定記憶體單元之狀態。例如，可基於位元線電流在一給定時段內改變達一特定量或達到一特定位準而判定選定記憶體單元之狀態。
當選定記憶體單元處於一導電狀態時，電流流動於串之一端處之源極線接點與串之另一端處之一位元線接點之間。因而，與感測選擇記憶體單元相關聯之電流係傳送通過串中其他記憶體單元之各者、記憶體單元堆積之間之擴散區及選擇電晶體。
作為一實例，一陣列(諸如陣列100)之記憶體單元可為二位元(例如四狀態)記憶體單元。即，記憶體單元可分別被程式化為四個程式狀態(例如L0、L1、L2及L3)之一者。在操作中，一選定塊中之記憶體單元可被一起擦除，使得其等在被程式化之前具有與L0對應之一Vt位準。因而，程式狀態L0(其可表示儲存資料，諸如二進位「11」)可被稱為一擦除狀態。程式狀態L1可對應於資料「01」、程式狀態L2可對應於資料「00」，且程式狀態L3可對應於資料「10」。然而，實施例不受限於此等資料分配。
一記憶體單元之Vt可因諸多機構而隨時間逝去改變，例如偏移。例如，該記憶體單元之電荷儲存結構(例如浮動閘極)可隨時間逝去而損失電荷。此電荷損失可導致該記憶體單元之Vt改變，例如減小。另外，由於該記憶體單元隨時間逝去而經受程式化及/或感測操作，所以程式干擾及/或讀取干擾機構可導致該記憶體單元之Vt改變，例如增大。例如，一特定記憶體單元之Vt可因來自一或多個相鄰記憶體單元之一電容耦合影響而增大。
在一些實施例中，可將諸多感測電壓施加至記憶體單元，諸如圖1中之記憶體單元111-1、...、111-N。此等感測電壓可包含程式驗證電壓及/或讀取電壓，以及其他感測電壓。可在一或多個程式化脈衝之後執行一程式驗證操作以判定一記憶體單元是否已達到與期望程式狀態相關聯之一目標Vt，例如使得該記憶體單元無法接收另外程式化脈衝。例如，可使用一第一程式驗證電壓來程式驗證待程式化為一第一狀態(例如狀態L1)之記憶體單元。類似地，一第二程式驗證電壓可與待程式化為L2狀態之記憶體單元相關聯，且一第三程式驗證電壓可與待程式化為L3狀態之記憶體單元相關聯。在一些實施例中，可使用感測電壓(例如讀取電壓)來區分一感測操作期間之狀態L0、L1、L2及L3。
在各種例項中，耦合效應可改變一先前程式化記憶體單元(例如與一先前程式化頁相關聯之一記憶體單元)之Vt。例如，程式化相鄰記憶體單元(例如與相鄰於先前程式化頁之一頁相關聯之記憶體單元)可(例如)因先前程式化記憶體單元與相鄰記憶體單元之間之電容耦合效應而增大先前程式化記憶體單元之Vt。先前程式化記憶體單元之Vt變化量可取決於以下因數：諸如相鄰記憶體單元之程式狀態之間之Vt差值。例如，考量被程式化為與狀態L1對應之一Vt之一先前程式化記憶體單元及隨後被程式化為狀態L1及L2之相鄰記憶體單元。由相鄰記憶體單元之間之Vt差值引起之耦合效應可導致先前程式化記憶體單元之一Vt變化。Vt變化量可足以導致記憶體單元被錯誤感測為處於一不正確狀態，例如L2狀態。若相鄰記憶體單元被程式化為與狀態L3(例如與比狀態L2更高之一Vt對應之一狀態)對應之一Vt，則相鄰記憶體單元與先前程式化記憶體單元之間之Vt差值可更大。因而，若(例如)相鄰記憶體單元被程式化為狀態L3而非狀態L2，則由與相鄰記憶體單元相關聯之耦合效應引起之先前程式化記憶體單元之Vt變化可更大。相應地，此一Vt變化可導致在基於記憶體單元而執行之一感測操作期間感測錯誤資料。
由於前面所提及之耦合效應可改變一程式化記憶體單元之Vt，所以與判定一記憶體單元之狀態(例如由耦合效應引起之Vt變化之發生)相關聯之先前感測電壓無法提供該記憶體單元之精確及/或可靠感測。本發明之一或多項實施例可藉由以下操作而補償由耦合效應引起之Vt偏移：改變(例如調整)與感測記憶體單元相關聯之感測電壓以提供已經受由耦合效應引起之一Vt變化之記憶體單元之精確及/或可靠感測。如下進一步所述，在一或多項實施例中，可使用根據一記憶體單元耦合補償電壓而改變之一電壓來感測一記憶體單元。若該記憶體單元使一錯誤檢查(例如錯誤偵測/校正操作)失效，則可使用根據一不同記憶體單元耦合補償電壓而改變之一電壓(諸如其中將該記憶體單元耦合補償電壓與(例如)一未補償感測電壓相加或相減)來感測該記憶體單元。所使用之特定記憶體單元耦合補償電壓可取決於各種因數，諸如相鄰記憶體單元之程式狀態，例如與被感測之一目標記憶體單元相鄰之記憶體單元之特定程式狀態。
圖2A及2B繪示根據本發明之一或多項實施例之諸多臨限電壓分佈之一簡圖。例如，圖2A及2B中所展示之實例可表示先前結合圖1而描述之記憶體單元111-1、...、111-N。圖2中所展示之實例表示二位元(例如四狀態)記憶體單元。然而，如一般技術者所瞭解，本發明之實施例不受限於二位元記憶體單元之此實例。臨限電壓分佈220及222表示與被程式化為程式狀態L1之一目標頁之諸多記憶體單元相關聯之臨限電壓分佈。臨限電壓分佈226及228表示與一或多個耦合頁之諸多記憶體單元(其等與該目標頁之記憶體單元相鄰)相關聯之臨限電壓分佈。與臨限電壓分佈226及228相關聯之記憶體單元分別被程式化為程式狀態L1及L2。與臨限電壓分佈220相關聯之記憶體單元係耦合至與臨限電壓分佈226相關聯之耦合頁之記憶體單元。與臨限電壓分佈222相關聯之記憶體單元係耦合至與臨限電壓分佈228相關聯之耦合頁之記憶體單元。如圖2A中所繪示，臨限電壓分佈220相較於臨限電壓分佈222而偏移。由於經歷與耦合頁之記憶體單元相關聯之不同耦合效應，所以Vt分佈220與222相對於彼此而偏移。例如，被程式化為狀態L1且與Vt分佈220相關聯之目標記憶體單元係耦合至被程式化為狀態L1之耦合記憶體單元。然而，被程式化為目標狀態L1且與Vt分佈222相關聯之目標記憶體單元具有因耦合至被程式化為狀態L2之耦合記憶體單元而偏移之Vt，例如Vt分佈228。目標頁中之記憶體單元之Vt偏移量可取決於目標頁中之記憶體單元之Vt與耦合頁及/或若干耦合頁中之記憶體單元之Vt之間之差值。
作為一實例，考量被程式化為一特定程式狀態(例如L1)之一目標頁之第一數目之記憶體單元及第二數目之記憶體單元。該目標頁之該第一數目之記憶體單元係耦合至相鄰記憶體單元(例如一耦合頁之記憶體單元)，該第一數目之記憶體單元被程式化為狀態L1且具有約2.0伏特之一Vt。該目標頁之該第二數目之記憶體單元係耦合至相鄰記憶體單元(例如該耦合頁之記憶體單元)，該第二數目之記憶體單元被程式化為狀態L2且具有約3.0伏特之一Vt。由於與該目標頁之該第二數目之記憶體單元耦合之耦合記憶體單元之Vt(3.0伏特)高於與該目標頁之該第一數目之記憶體單元耦合之耦合記憶體單元之Vt(2.0伏特)，所以該目標頁之該第二數目之記憶體單元之Vt可被偏移為(例如)高於該目標頁之該第一數目之記憶體單元之Vt(例如由於目標記憶體單元與耦合記憶體單元之間之增大電壓差值引起之電容耦合之一增大量)。
在一或多項實施例中，可使用一記憶體單元耦合係數(β)來界定第一數目之記憶體單元與第二數目之記憶體單元之間之Vt差值(例如224)。一記憶體單元耦合係數(β)可乘以與目標頁之記憶體單元耦合之相鄰記憶體單元之Vt差值以判定可在感測目標頁之記憶體單元時使用之一記憶體單元耦合補償電壓。例如，若一5%記憶體單元耦合係數與耦合(例如相鄰)頁(其等耦合至目標頁之記憶體單元)之間之一1.0伏特標稱Vt差值一起使用，則第一數目之記憶體單元與第二數目之記憶體單元之間之Vt差值可為0.05伏特。
記憶體單元耦合係數(β)可表示由被程式化為一不同程式狀態之一耦合頁之諸多記憶體單元導致之被程式化為一特定程式狀態之一目標頁之諸多記憶體單元之Vt偏移之比率。當被程式化為一特定程式狀態之一目標頁之諸多記憶體單元之Vt偏移係已知時，該等記憶體單元之Vt偏移可除以記憶體單元耦合係數(β)以判定被程式化為該特定程式狀態之一耦合頁之記憶體單元與被程式化為一不同程式狀態之該耦合頁之記憶體單元之間之標稱Vt差值。當被程式化為該特定程式狀態之一耦合頁之記憶體單元與被程式化為一不同程式狀態之記憶體單元之間之標稱Vt差值係已知時，Vt差值可乘以記憶體單元耦合係數(β)以判定被程式化為一特定程式狀態之一目標頁之諸多記憶體單元之Vt偏移。
在一些實施例中，當諸多記憶體單元之Vt已因來自一耦合記憶體單元之一耦合效應而增大時，可用一記憶體單元耦合補償電壓來調整用以感測記憶體單元之感測電壓。該記憶體單元耦合補償電壓可為基於一目標頁之記憶體單元之程式電壓而添加至感測電壓之一電壓值。在一或多項實施例中，該記憶體單元耦合補償電壓可為一預定值。例如，該記憶體單元耦合補償電壓可為相鄰記憶體單元之間之一Vt差值之一預定百分比，例如5%及其他百分比。在一或多項實施例，可藉由量測由被程式化為一不同程式狀態之一耦合頁之諸多記憶體單元導致之被程式化為特定程式狀態之一目標頁之諸多記憶體單元之Vt偏移而判定(例如計算)該記憶體單元耦合補償電壓。
圖2A中之Vt分佈220表示與以下各者相關聯之一Vt分佈：與處於程式狀態L1之一耦合頁之諸多記憶體單元耦合之處於程式狀態L1之一目標頁之諸多記憶體單元；及圖2B中之Vt分佈226。圖2A中之Vt分佈222表示與以下各者相關聯之一Vt分佈：與處於程式狀態L2之一耦合頁之諸多記憶體單元耦合之處於程式狀態L1之一目標頁之諸多記憶體單元；及圖2B之Vt分佈228。在一或多項實施例中，可使用一峰值偵測演算法來判定諸多記憶體單元(諸如一目標頁中之記憶體單元及/或一耦合頁中之記憶體單元)之臨限電壓。作為一實例，電壓差值224表示圖2A中所繪示之Vt分佈220與222之峰值之間之差值。差值224可取決於與Vt分佈220及222相關聯之與一目標頁之記憶體單元耦合之一耦合頁之記憶體單元之程式狀態，且可被用以計算一記憶體單元耦合補償電壓。Vt分佈220之峰值表示與處於程式狀態L1之目標頁之諸多記憶體單元(其等係耦合至處於程式狀態L1之一耦合頁之諸多記憶體單元)相關聯之平均Vt。Vt分佈222之峰值表示與處於程式狀態L1之目標頁之諸多記憶體單元(其等係耦合至處於程式狀態L2之一耦合頁之諸多記憶體單元)相關聯之平均Vt。Vt分佈220與222之峰值之間之差值224可除以兩個程式狀態(例如，與耦合頁之記憶體單元相關聯之L1與L2)之間之電壓差值229以計算記憶體單元耦合係數(β)。基於由被程式化為諸多程式狀態之一耦合頁之記憶體單元導致之與一目標頁之記憶體單元相關聯之一判定電壓偏移，可計算諸多不同程式狀態之記憶體單元耦合係數(β)且記憶體單元耦合係數(β)與諸多不同程式狀態一起使用。經判定之記憶體單元耦合係數(β)可乘以相鄰記憶體單元之間之一Vt差值以計算用以感測被程式化為特定程式狀態之目標頁之記憶體單元之記憶體單元耦合補償電壓。
圖3繪示根據本發明之一或多項實施例之一記憶體器件303之一方塊圖。如圖3中所展示，記憶體器件303包含記憶體陣列300。記憶體陣列300可例如為先前結合圖1而描述之記憶體陣列100。記憶體陣列300可例如包含單位階記憶體單元(SLC)及/或多位階記憶體單元(MLC)。在諸多實施例中，記憶體陣列300可不包含參考記憶體單元，例如，記憶體陣列300可僅包含資料記憶體單元。
如圖3中所展示，記憶體器件303亦包含耦合至記憶體陣列300之控制器362。控制器362包含感測電路364、記憶體單元耦合分析器366及一錯誤檢查組件(例如錯誤校正碼(ECC)解碼器370)。控制器362可判定與記憶體陣列300中之記憶體單元相關聯之臨限電壓(Vt)(例如Vt分佈、Vt位準(諸如平均Vt位準)及/或Vt分布寬度)之變化。接著，控制器362可改變(例如調整)與感測電路364相關聯之感測電壓以基於經判定之Vt變化而感測記憶體單元之一狀態。接著，感測電路364可使用經調整之Vt來感測記憶體陣列300中之記憶體單元之一狀態。即，控制器362可補償記憶體陣列300中之記憶體單元之Vt變化。
記憶體單元耦合分析器366可判定以下效應：耦合至一記憶體單元之相鄰記憶體單元可預計儲存於該記憶體單元之電荷儲存結構(下文中被稱為「浮動閘極」(僅舉例而言))上之電荷數量。相鄰記憶體單元至該記憶體單元之耦合可增加儲存於該記憶體單元之浮動閘極上之電荷。儲存於該記憶體單元之浮動閘極上之電荷之增加(由相鄰記憶體單元之耦合引起)可使諸多記憶體單元(諸如一目標頁之諸多記憶體單元)之電壓分佈偏移。記憶體單元耦合分析器366可分析此耦合效應以判定與諸多記憶體單元相關聯之臨限電壓分佈偏移。可使用與諸多記憶體單元相關聯之臨限電壓分佈偏移來判定(例如生成、計算、產生等等)一記憶體單元耦合補償電壓。控制器362可使用一記憶體單元耦合補償電壓來調整感測電路364(例如調整由感測電路364使用之電壓)以基於經判定之Vt變化而感測記憶體單元之一狀態。接著，感測電路364可使用經調整(例如經補償)之感測電壓來感測記憶體陣列300中之記憶體單元之一狀態。
例如，感測電路364可藉由使用一第一電壓而感測一記憶體單元之一狀態，該第一電壓根據由記憶體單元耦合分析器366判定(例如計算)之一記憶體單元耦合補償電壓而改變。接著，ECC解碼器370可基於所感測狀態而執行一錯誤偵測/校正操作。回應於該錯誤偵測/校正操作導致一失效，感測電路364可使用根據一第二記憶體單元耦合補償電壓而改變之一第二電壓(例如不同於該第一電壓之一電壓)來感測記憶體單元之一狀態。ECC解碼器370可基於所感測狀態而執行一後續錯誤偵測/校正操作，且若此錯誤偵測/校正操作亦導致一失效，則感測電路364可使用根據一第三記憶體單元耦合補償電壓而改變之一第三電壓(例如不同於該等第一及第二電壓之一電壓)來感測記憶體單元之一狀態。可繼續此程序，直至不導致一失效之一錯誤偵測/校正操作(例如成功的錯誤偵測操作)發生。
在諸多實施例中，控制器362可使用以感測記憶體單元之狀態之記憶體單元耦合補償電壓增大或減小一特定電壓量及/或百分比。在諸多實施例中，電壓增大或減小量可取決於先前基於記憶體單元而執行之程式化、感測及/或擦除循環之數目及/或記憶體單元之使用期限。
另外，用在一成功的錯誤校正操作發生之前之電壓之數目可取決於該電壓之特定電壓增大量。例如，用在一成功的錯誤校正操作發生之前之電壓之數目可隨該電壓之特定電壓增大量減小而增大。此外，在諸多實施例中，感測電路364可使用十個以下不同電壓。若與一目標頁相關聯之錯誤之數目超過ECC解碼器之校正能力(其可例如為12個位元錯誤)，則一錯誤偵測/校正操作可導致一失效。
在諸多實施例中，第一記憶體單元耦合補償電壓可為一預定(例如預設)記憶體單元耦合補償電壓，例如與一最初程式化操作相關聯之一電壓。在諸多實施例中，第一電壓可為被控制器362判定為最不可能導致一錯誤偵測/校正操作失效之一電壓，其中第一電壓可包含一經判定記憶體單元耦合補償電壓。使用最不可能導致一錯誤偵測/校正操作失效之一電壓可導致分別由感測電路364及ECC解碼器370執行之更少感測及錯誤校正操作。可將由記憶體單元耦合分析器366計算之一記憶體單元耦合補償電壓用作為後續感測操作之判定記憶體單元耦合補償電壓。
記憶體單元耦合分析器366可使用被程式化為一特定程式狀態之一些記憶體單元及/或先前基於該等記憶體單元而執行之一些程式化及感測操作來判定最不可能導致一錯誤校正操作失效之記憶體單元耦合補償電壓。例如，可藉由一峰值偵測演算法而判定被程式化為一特定程式狀態之諸多記憶體單元之臨限電壓以判定最不可能導致一錯誤校正操作失效之記憶體單元耦合補償電壓。可例如在位於控制器362上之硬體、韌體及/或軟體中實施該演算法。
可在記憶體器件303處於一測試模式時執行上述程序。另外，記憶體單元耦合補償電壓可增大或減小一特定電壓量。例如，一第一記憶體單元耦合補償電壓可基於一第一記憶體單元耦合係數且一第二記憶體單元耦合補償電壓可基於一第二記憶體單元耦合係數。該等記憶體單元耦合係數係基於由被程式化為不同狀態之相鄰記憶體單元導致之目標記憶體單元之Vt偏移。該第二記憶體單元耦合補償電壓比一第一記憶體單元耦合補償電壓大一特定電壓量，該特定電壓量係基於該第一記憶體單元耦合係數與該第二記憶體單元耦合係數之間之差值。該第一記憶體單元耦合係數與該第二記憶體單元耦合係數之間之差值可由相鄰記憶體單元之Vt引起。本發明之實施例不受限於一特定電壓量，例如，電壓可基於與記憶體單元耦合補償電壓相關聯之記憶體單元耦合係數而增大或減小各種電壓量。另外，與記憶體單元耦合補償電壓相關聯之電壓增大或減小量可取決於相鄰記憶體單元之程式狀態。此外，用在一成功的錯誤校正操作發生之前之記憶體單元耦合補償電壓之數目可取決於記憶體單元耦合補償電壓之特定電壓增大量。
圖3中所繪示之實施例可包含圖中未繪示以便不使本發明之實施例不清楚之額外電路。例如，記憶體器件303可包含位址電路以鎖存透過I/O電路而設置於I/O連接器上之位址信號。可由一列解碼器及一行解碼器接收及解碼待存取至記憶體陣列300之位址信號。熟習技術者應瞭解，位址輸入連接器之數目可取決於記憶體器件303及/或記憶體陣列300之密度及架構。
圖4繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。在步驟440中，使用一記憶體單元耦合補償電壓來改變用以感測一記憶體單元之一狀態之感測電壓，例如未補償感測電壓。在步驟442中，基於該記憶體單元而執行一ECC操作。若該記憶體單元之狀態未使該ECC操作失效，則在步驟444中該記憶體單元通過ECC。若該記憶體單元之狀態使該ECC操作失效，則使用該記憶體單元耦合補償之一新值來改變用以感測該記憶體單元之狀態之感測電壓。在步驟442中，基於該記憶體單元之狀態而再次被執行一ECC操作。若該記憶體單元之狀態未使該ECC操作失效，則在步驟444中該記憶體單元通過ECC。若該記憶體單元之狀態使該ECC操作失效，則使用該記憶體單元耦合補償之一新值來改變用以感測該記憶體單元之狀態之感測電壓。可繼續圖4中所繪示之程序，直至使用一記憶體單元耦合補償電壓來改變用以感測該記憶體單元之狀態之感測電壓以導致該記憶體單元通過該ECC操作。
在一或多項實施例中，可使用一記憶體單元耦合補償電壓(諸如相鄰記憶體單元之間之一Vt差值之5%)來使用以感測記憶體單元之狀態之感測電壓增大5%。可基於記憶體單元而執行一ECC操作，且若記憶體單元使該ECC操作失效，則可使用另一記憶體單元耦合補償電壓(諸如相鄰記憶體單元之間之一Vt差值之6%)來增大用以感測記憶體單元之狀態之感測電壓。各種記憶體單元耦合補償電壓(其等為相鄰記憶體單元之間之一Vt差值之百分比)可為用以感測記憶體單元之狀態直至記憶體單元通過該ECC操作之感測電壓之部分。
圖5繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。在步驟546中，計算一記憶體單元耦合補償電壓。在一或多項實施例中，可根據與圖2A及2B相關聯之描述方法而計算該記憶體單元耦合補償電壓。在步驟540中，使用一記憶體單元耦合補償電壓來改變用以感測一記憶體單元之一狀態之一感測電壓。在步驟542中，基於該記憶體單元之該狀態而執行一ECC操作。若該記憶體單元未通過該ECC操作，則ECC失效係由於並非由耦合效應導致之錯誤或無法在步驟544中使用該記憶體單元耦合補償電壓來校正。
圖6繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。在步驟640中，使用一記憶體單元耦合補償電壓來改變用以感測一記憶體單元之一狀態之一感測電壓。在步驟642中，基於該記憶體單元而執行一ECC操作。若該記憶體單元未使該ECC操作失效，則在步驟644中該記憶體單元通過ECC。若該記憶體之該狀態使該ECC操作失效，則在步驟646中計算該記憶體單元耦合補償電壓之另一值且在步驟640中使用該值來改變用以感測該記憶體單元之該感測電壓。在一或多項實施例中，可根據與圖2A及2B相關聯之描述方法而計算該記憶體單元耦合補償電壓。在步驟642中，再次基於該記憶體單元而執行一ECC操作。若該記憶體單元之該狀態未通過該ECC操作，則ECC失效係由於並非由耦合效應導致之錯誤或無法在步驟644中使用該記憶體單元耦合補償電壓來校正。
在一或多項實施例中，可使用一記憶體單元耦合補償電壓(諸如相鄰記憶體單元之間之一Vt差值之一百分比，例如5%)來增大用以感測記憶體單元之狀態之感測電壓。可基於記憶體單元而執行一ECC操作，且若記憶體單元使該ECC操作失效，則可計算另一記憶體單元耦合補償電壓且使用其來增大用以感測記憶體單元之狀態之感測電壓。經計算記憶體單元耦合補償電壓可在感測記憶體單元時補償錯誤且允許記憶體單元通過一ECC操作。結論
本發明包含用於記憶體單元耦合補償之方法及經組態執行記憶體單元耦合補償之裝置。用於記憶體單元耦合補償之一或多個方法包含：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來判定一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；及回應於該錯誤檢查失效，使用根據一第二記憶體單元耦合補償電壓而改變之一電壓來判定該記憶體之該狀態。
雖然已在本文中繪示及描述特定實施例，但一般技術者應瞭解，經計算以實現相同結果之一配置可取代圖中所展示之該等特定實施例。本發明意欲覆蓋本發明之一或多項實施例之調適或變動。應瞭解，已以一說明方式而非一限制方式作出以上描述。熟習技術者將在回顧以上描述之後明白以上實施例與本文中未特定描述之其他實施例之組合。本發明之一或多項實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍以及申請專利範圍之等效物之全範圍而判定本發明之一或多項實施例之範疇。
在前述[實施方式]中，在一單一實施例中將一些特徵群組在一起以簡化本發明。本發明之方法不應被解釋為反映一意圖：本發明之所揭示實施例必須使用比各請求項中明確所陳述特徵更多之特徵。相反，如以下申請專利範圍所反映，標的在於比一單一所揭示實施例之全部特徵少。因此，以下申請專利範圍特此被併入至[實施方式]中，且各請求項本身充當一單獨實施例。
100‧‧‧記憶體陣列
105-1‧‧‧字線
105-N‧‧‧字線
107-1‧‧‧局域位元元線
107-2‧‧‧局域位元元線
107-3‧‧‧局域位元元線
107-M‧‧‧局域位元元線
109-1‧‧‧反及(NAND)串
109-2‧‧‧反及串
109-3‧‧‧反及串
109-M‧‧‧反及串
111-1‧‧‧非揮發性記憶體單元
111-N‧‧‧非揮發性記憶體單元
113‧‧‧場效電晶體(FET)/源極選擇閘極
115‧‧‧汲極選擇線
117‧‧‧源極選擇線
119‧‧‧FET/汲極選擇閘極
121-1‧‧‧汲極接點
123‧‧‧共同源極線
220‧‧‧臨限電壓(Vt)分佈
222‧‧‧Vt分佈
224‧‧‧電壓差值
226‧‧‧Vt分佈
228‧‧‧Vt分佈
229‧‧‧電壓差值
300‧‧‧記憶體陣列
303‧‧‧記憶體器件
362‧‧‧控制器
364‧‧‧感測電路
366‧‧‧記憶體單元耦合分析器
370‧‧‧錯誤校正碼(ECC)解碼器
圖1係根據本發明之一或多項實施例之一非揮發性記憶體陣列之一部分之一示意圖。
圖2A及2B繪示根據本發明之一或多項實施例之與記憶體單元相關聯之諸多臨限電壓(Vt)分佈之一簡圖。
圖3繪示根據本發明之一或多項實施例之一記憶體器件之一方塊圖。
圖4繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。
圖5繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。
圖6繪示根據本發明之一或多項實施例之一記憶體器件中之記憶體單元耦合補償之一方法流程圖。
300‧‧‧記憶體陣列
303‧‧‧記憶體器件
362‧‧‧控制器
364‧‧‧感測電路
366‧‧‧記憶體單元耦合分析器
370‧‧‧錯誤校正碼(ECC)解碼器

权利要求:
Claims (33)
[1] 一種用於記憶體單元耦合補償之方法，其包括：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來判定一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；及回應於該錯誤檢查失效，使用根據一第二記憶體單元耦合補償電壓而改變之一電壓來判定該記憶體單元之該狀態。
[2] 如請求項1之方法，其進一步包含：基於該記憶體單元之該狀態而執行另一錯誤檢查；及回應於該另一錯誤檢查失效，使用根據一第三記憶體單元耦合補償電壓而改變之一電壓來判定該記憶體單元之該狀態。
[3] 如請求項1之方法，其中該第一記憶體單元耦合補償電壓為相鄰記憶體單元之間之一Vt差值之一第一預定百分比。
[4] 如請求項1之方法，其中該第二記憶體單元耦合補償電壓為相鄰記憶體單元之間之一Vt差值之一第二預定百分比，其中該第二預定百分比大於該第一預定百分比。
[5] 如請求項2之方法，其中該第三記憶體單元耦合補償電壓為相鄰記憶體單元之間之一Vt差值之一第三預定百分比。
[6] 如請求項1之方法，其中基於該記憶體單元之該狀態而執行一錯誤檢查包含：基於該記憶體單元而執行一錯誤校正碼(ECC)操作。
[7] 如請求項1之方法，其中該方法包含使用諸多不同電壓來判定該記憶體單元之該狀態，根據諸多不同記憶體單元耦合補償電壓之一各自者而分別改變各電壓，直至該錯誤檢查通過。
[8] 一種用於記憶體單元耦合補償之方法，其包括：至少部分地基於由一耦合頁之記憶體單元導致之一目標頁之諸多記憶體單元之一經判定臨限電壓變化而判定一記憶體單元耦合補償電壓；及使用根據該記憶體單元耦合補償電壓而改變之一感測電壓來判定一記憶體單元之一狀態。
[9] 如請求項8之方法，其中該方法包含基於該記憶體單元之該狀態而執行一錯誤檢查。
[10] 如請求項8之方法，其中由處於一第一狀態之一耦合頁之第一數目之記憶體單元及處於一第二狀態之該耦合頁之第二數目之記憶體單元導致該目標頁之該諸多記憶體單元之該經判定臨限電壓變化。
[11] 如請求項10之方法，其中使用一峰值偵測演算法來判定該目標頁之該諸多記憶體單元之該經判定臨限電壓變化。
[12] 如請求項10之方法，其中該目標頁之該諸多記憶體單元對應於一頁記憶體單元。
[13] 如請求項10之方法，其中判定該記憶體單元耦合補償電壓包含：用該目標頁之該諸多記憶體單元之該經判定臨限電壓變化除以處於該第一狀態之該第一數目之記憶體單元之一臨限電壓與處於該第二狀態之該第二數目之記憶體單元之該臨限電壓之間之一差值。
[14] 如請求項8之方法，其中使用根據該記憶體單元耦合補償電壓而改變之一感測電壓來判定該記憶體單元之該狀態包含：使用藉由將該記憶體單元耦合補償電壓添加至一未補償感測電壓而改變之一感測電壓來判定該記憶體單元之該狀態。
[15] 如請求項8之方法，其中在該等記憶體單元使一錯誤檢查失效之後判定該記憶體單元耦合補償電壓。
[16] 一種用於記憶體單元耦合補償之方法，其包括：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來感測一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；回應於該錯誤檢查失效而判定一第二記憶體單元耦合補償電壓；使用根據該經判定第二記憶體單元耦合補償電壓而改變之一電壓來感測該記憶體單元之該狀態；及基於該記憶體單元之該狀態而執行一額外錯誤檢查。
[17] 如請求項16之方法，其中該第一記憶體單元耦合補償電壓為一預定記憶體單元耦合補償電壓。
[18] 如請求項16之方法，其中該第一記憶體單元耦合補償電壓為相鄰記憶體單元之間之一Vt差值之5%。
[19] 如請求項16之方法，其中判定該第二記憶體單元耦合補償電壓包含：判定由處於一第一狀態之一耦合頁之第一數目之記憶體單元及處於一第二狀態之該耦合頁之第二數目之記憶體單元導致之一目標頁之第一數目之記憶體單元之一臨限電壓與該目標頁之第二數目之記憶體單元之一臨限電壓之間之一差值。
[20] 如請求項18之方法，其中判定該第二記憶體單元耦合補償電壓包含：用該目標頁之該第一數目之記憶體單元之該臨限電壓與該目標頁之該第二數目之記憶體單元之該臨限電壓之間之該經判定差值除以處於該第一狀態之該第一數目之記憶體單元之一臨限電壓與處於該第二狀態之該第二數目之記憶體單元之該臨限電壓之間之一差值。
[21] 如請求項16之方法，其中將該經判定第二記憶體單元耦合補償電壓用作為其他記憶體單元之另一預定記憶體單元耦合補償電壓。
[22] 一種裝置，其包括：一陣列之記憶體單元；及一控制器，其耦合至該陣列且經組態以：使用根據一第一記憶體單元耦合補償電壓而改變之一電壓來判定一記憶體單元之一狀態；基於該記憶體單元之該狀態而執行一錯誤檢查；及回應於該錯誤檢查失效，使用根據一第二記憶體單元耦合補償電壓而改變之一電壓來再次判定該記憶體單元之該狀態。
[23] 如請求項22之裝置，其中該等第一及第二記憶體單元耦合補償電壓為預定電壓。
[24] 如請求項22之裝置，其中由該控制器中之一記憶體單元耦合分析器判定該記憶體單元耦合補償電壓。
[25] 如請求項24之裝置，其中該記憶體單元耦合分析器經組態以使用一峰值偵測演算法來判定一目標頁之諸多記憶體單元之一臨限電壓。
[26] 如請求項22之裝置，其中該控制器經組態以藉由判定由處於一第一狀態之一耦合頁之第一數目之記憶體單元及處於一第二狀態之該耦合頁之第二數目之記憶體單元導致之一目標頁之第一數目之記憶體單元之一臨限電壓與該目標頁之第二數目之記憶體單元之一臨限電壓之間之一差值而判定該第二記憶體單元耦合補償電壓。
[27] 如請求項26之裝置，其中該控制器經組態以藉由用該目標頁之該第一數目之記憶體單元之該臨限電壓與該目標頁之該第二數目之記憶體單元之該臨限電壓之間之該經判定差值除以處於該第一狀態之該第一數目之記憶體單元之一臨限電壓與處於該第二狀態之該第二數目之記憶體單元之該臨限電壓之間之一差值而判定該第二記憶體單元耦合補償電壓。
[28] 一種裝置，其包括：一陣列之記憶體單元；及一控制器，其耦合至該陣列且經組態以：判定一記憶體單元耦合補償電壓；使用根據該第一記憶體單元耦合補償電壓而改變之一感測電壓來判定一記憶體單元之一狀態；及使用一ECC解碼器來檢查該記憶體單元之該狀態。
[29] 如請求項28之裝置，其中該控制器經組態以運行一峰值偵測演算法以判定與處於一第一狀態之一耦合頁之第一數目之記憶體單元耦合之一目標頁之第一數目之記憶體單元之一臨限電壓與與處於一第二狀態之該耦合頁之第二數目之記憶體單元耦合之該目標頁之第二數目之記憶體單元之一臨限電壓之間之一差值。
[30] 如請求項28之裝置，其中該記憶體控制器經組態以用一目標頁之第一數目之記憶體單元之該臨限電壓與該目標頁之第二數目之記憶體單元之該臨限電壓之間之該差值除以處於該第一狀態之一耦合頁之該第一數目之記憶體單元之該臨限電壓與處於該第二狀態之該耦合頁之該第二數目之記憶體單元之該臨限電壓之間之該電壓差值。
[31] 如請求項28之裝置，其中在該記憶體單元使該ECC解碼器之一錯誤檢查失效之後判定該記憶體單元耦合補償電壓。
[32] 如請求項28之裝置，其中該裝置包括一記憶體器件。
[33] 如請求項28之裝置，其中該裝置包括包含一記憶體器件之一系統。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

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