台湾专利TW201324517A 記憶體中的閾值電壓補償

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专利摘要:
藉由閾值電壓佈局控制電荷儲存記憶體中之閾值電壓，以諸如提供更可靠操作及減小諸如鄰近電荷儲存元件及寄生耦合之因素之影響。鄰近程式化「侵略者」記憶體單元之閾值電壓之預補償或後補償減小一快閃記憶體系統中之閾值電壓不確定性。使用具有一資料結構(諸如一查詢表)之一緩衝器來提供可程式化閾值電壓分佈以能夠調適一多位階記憶體單元快閃記憶體中之資料狀態之分佈以諸如提供更可靠操作。
公开号:TW201324517A
申请号:TW101130887
申请日:2012-08-24
公开日:2013-06-16
发明作者:Violante Moschiano；Tommaso Vali；Giovanni Naso；Vishal Sarin；William Henry Radke；Theodore T Pekny
申请人:Micron Technology Inc；
IPC主号:G11C11-00

专利说明:
記憶體中的閾值電壓補償
各種電腦系統及電子裝置使用不具揮發性或在斷電時不丟失其已儲存之資料之記憶體。此等非揮發性記憶體可經重新程式化、讀取及電擦除，且非常適合於儲存資料，諸如數位音訊播放器中之音樂、數位相機中之圖片及蜂巢式電話中之組態資料。此記憶體包含通常被稱為快閃記憶體(如此命名之部分原因為：在其被重新程式化之前使用一快閃操作來擦除一資料塊之內容)之裝置，且在供消費者使用時被封裝在諸如緊密快閃記憶體卡、USB快閃記憶體驅動器及其他此等裝置之產品中。
快閃記憶體包括諸多記憶體單元，其等之各者通常儲存一單二進位數位或單位元之資訊。一典型快閃記憶體單元包括一場效電晶體，其具有一電隔離電荷儲存結構(諸如一浮動閘極或電荷陷阱)以控制該記憶體單元之源極區與汲極區之間之導電。由儲存於該電荷儲存結構上之電荷及該源極區與該汲極區之間所觀測之所得導電率變化表示資料。
電荷儲存結構使一控制閘極與記憶體單元之源極及汲極區分離。儲存於電荷儲存結構上之電子與控制閘極絕緣且汲極及源極因一絕緣氧化層而部分抵消或修改由控制閘極產生之一電場，從而導致記憶體單元之有效閾值電壓(Vt)之一變化。當藉由將一特定電壓佈置於控制閘極上而讀取記憶體單元時，裝置之源極與汲極之間之電阻抗將根據一電荷在電荷儲存結構上之存在及記憶體單元之有效Vt或閾值電壓而允許或不允許電流流動。可感測超過一閾值位準之電流之存在或不存在且使用其來判定記憶體單元之一程式化狀態以導致一特定資料值(諸如1或0值)被讀取。
一些快閃記憶體單元可藉由在程式化及讀取快閃記憶體單元時使用多個閾值電壓而每記憶體單元儲存單位元以上之資訊，且該等快閃記憶體單元通常被稱為多位階記憶體單元。例如，具有三個不同閾值電壓之一多位階記憶體單元可被程式化為處於四個狀態之任何者，藉此每記憶體單元儲存雙位元之資料且使可儲存於記憶體單元中之資料之數量加倍。
記憶體單元通常配置成二維陣列之列及行，其中列經由一存取線(通常被稱為字線)而耦合且行經由一資料線(通常被稱為位元線)而耦合。在資料讀取及寫入功能期間使用字線及位元線以選擇某些記憶體單元用於讀取或選擇字及位元用於寫入或程式化。在此等讀取及寫入功能期間，諸如以下各者之因素可導致位元線與字線之間之無用耦合或干擾：感應電場或磁場、電容耦合及導體之有限電阻以及絕緣體。
記憶體單元本身進一步經受耦合至記憶體單元之位元線及字線之電阻及電容以進行適當操作及與一記憶體控制器通信。裝置特徵(諸如電荷儲存結構與導電區(介於源極與汲極之間)之間之氧化層厚度之變動)亦可導致此一記憶體單元之閾值電壓及其他操作參數之變動。另外，記憶體陣列中之記憶體單元之緊密實體接近可導致電荷儲存結構之間之耦合以進一步影響記憶體單元之操作。諸如此等之因素可在每記憶體單元具有多個閾值電壓之多位階快閃記憶體中起更大作用，此係因為不同資料狀態之間之差異隨不同狀態之數目增加而變得更難精確辨別。
在本發明之例示性實施例之以下詳細描述中，經由圖式及繪示而參考本發明之特定例示性實施例。足夠詳細地描述此等實例以使熟習技術者能夠實踐本發明，且此等實例用來繪示本發明可如何應用於各種用途或實施例。存在本發明之其他實施例且該等實施例係在本發明之範疇內，且可在不背離本發明之標的或範疇之情況下作出邏輯、機械、電性及其他變化。本文中所述之本發明之各種實施例之特徵或限制(不管對其中併入該等特徵或限制之例示性實施例如何重要)不限制本發明之其他實施例或整個發明，且本發明之任何參考、其元件、操作及應用不限制整個發明且僅用來界定此等例示性實施例。因此，以下詳細描述不限制僅由隨附申請專利範圍界定之本發明之各種實施例之範疇。
圖1繪示一典型非揮發性記憶體單元之一實例，其與一電可擦除可程式化記憶體(EEPROM)共用一基本結構。一源極101及汲極102係形成於一基板103(諸如一p型半導體材料)上。在一些實施例中，源極、汲極及基板由具有以下摻雜劑之矽形成：具有五價電子(諸如磷、砷或銻)之一摻雜劑，其增大矽中之電子濃度；或具有三價電子(諸如硼、鎵、銦或鋁)之一摻雜劑，其增大電洞濃度。通常添加少量受控之摻雜劑以在半導體材料中產生所要電洞或電子濃度，若過剩電子存在於諸如源極101及汲極102中，則導致n型材料，且若過多電洞存在於諸如基板材料103中，則導致p型材料。
使用一絕緣體材料(諸如二氧化矽(SiO₂))來形成一絕緣層104，絕緣層104已在其內嵌入一電荷儲存結構，諸如由一導體(諸如金屬或導電多晶矽)製成之一浮動閘極105及類似地由一導電材料形成之一控制閘極106。浮動閘極105未直接電耦合至記憶體單元之另一導電元件，而是在絕緣材料104中「浮動」。具有受控厚度(諸如10奈米)之一薄絕緣層使浮動閘極與源極101與汲極102之間之p型基板材料103之區分離。
在操作中，浮動閘極105因其與記憶體單元之其他組件電隔離而能夠儲存一電荷。可經由被稱為福勒-諾得漢(Fowler-Nordheim)穿隧之一穿隧程序而在浮動閘極105上執行一電荷位準之程式化或擦除，其中電子穿隧通過使浮動閘極105與基板103分離之氧化層。基於記憶體單元之配置或用以執行寫入、讀取及擦除操作之電路，大部分快閃記憶體單元被分類為NOR快閃記憶體或NAND快閃記憶體。
為程式化一資料位元至一NOR快閃記憶體單元或將一電荷儲存於其浮動閘極上，源極101可接地且可將一供應電壓(諸如6伏特)施加至汲極102。在一實施例中，經由用以識別待寫入之位元之一位元線而施加汲極電壓。亦將一更高電壓(諸如12伏特)佈置於控制閘極106上以歸因於電子被吸引至帶正電之控制閘極而迫使一反轉區形成於p型基板中。組合源極與汲極之間之電壓差值及p型材料中之反轉區導致源極101與汲極102之間之大量電子流通過p型基板103之反轉區，使得電子之動能及由控制閘極106之電壓產生之電場導致橫跨絕緣體且至浮動閘極105上之高能量或「熱」電子之福勒-諾得漢穿隧。
藉此，浮動閘極接受一負電荷以抵消源極101與汲極102之間之基板103之區上之任何控制閘極正電荷效應，從而升高必須經由一字線而施加至控制閘極106之記憶體單元閾值電壓以導致橫跨p型基板材料103中之一反轉區之導電。換言之，當在一讀取操作期間使字線之電壓達到一高電壓(諸如5伏特)時，歸因於寫入操作期間儲存於浮動閘極105上之電子引起之較高閾值電壓而使記憶體單元無法導通。施加至控制閘極之讀取電壓大於一擦除記憶體單元之閾值電壓(Vt)，但不足以允許橫跨已被寫入之一記憶體單元之一基板103反轉區之導電。
為程式化或寫入一NAND快閃記憶體單元，圖1之記憶體單元之源極101及汲極102可接地，且控制閘極106可達到約20伏特之一電壓。此電壓明顯高於使用NOR快閃方法來程式化相同記憶體單元之12伏特控制閘極電壓，此係因為一較高電壓彌補記憶體單元之源極與汲極之間之慢速「熱」電子之缺乏。
為擦除使用典型NOR快閃記憶體電路之一記憶體單元，可發生自記憶體單元之浮動閘極105至源極101之一類似電子穿隧。在一些實施例中，比汲極更深地擴散源極101以增強擦除效能。可將一正電壓(諸如12伏特)施加至源極101，控制閘極106可接地，且汲極102可保持切斷連接以在一實例中執行一擦除操作。源極101上之大正電壓吸引帶負電之電子以導致其等穿隧通過絕緣層104且遠離浮動閘極105。因為在一擦除操作期間源極與汲極之間幾乎無電流流動，所以執行一擦除操作幾乎無需電流且消耗極少電力。
在另一實例中，通常在NAND記憶體組態中使用記憶體單元擦除操作，源極101及汲極102可保持浮動，但可使基板材料103可達到一高正電壓(諸如20伏特)以吸引帶負電之電子且導致其等自浮動閘極105、穿過氧化絕緣層104而穿隧至基板材料103。此方法有時被稱為「通道擦除」，此係因為通道基板材料103自浮動閘極接收電子。
記憶體單元(諸如圖1之記憶體單元)通常配置成陣列，經由被稱為字線之存取線及被稱為位元線之資料線而定址記憶體單元，如圖2中所展示。圖2展示耦合至一單一位元線之一NAND快閃記憶體陣列之一部分，其中可經由一字線而進一步選擇該位元線中所展示之記憶體單元之各者。
位元線201耦合至與字線202耦合之一系列電荷儲存記憶體單元(在此實例中，其等包含記憶體單元0至31)。該記憶體單元系列係連接至該系列之另一側上之源極線203，且可藉由各自線選擇電晶體204而與源極線203及位元線201選擇性隔離。
為執行一讀取操作，可使選定記憶體單元202之字線及因此之控制閘極維持處於一低的正電壓位準，同時可使未選定記憶體單元之字線達到一足夠高電壓以導致該等未選定記憶體單元導電(無論可個別記憶體單元之電荷儲存結構上之電荷任何)。若選定記憶體單元具有一不帶電之電荷儲存結構，則其將因控制閘極上之低正電壓位準而啟動，但若電荷儲存結構具有一負電荷，則其將使記憶體單元202之閾值電壓升至高於施加至控制閘極之低正電壓，使得記憶體單元不導電。因此，可藉由監控位元線201與源極線203之間之導電率或電流流動而判定記憶體單元之電荷儲存結構之狀態。
為執行一寫入操作，通常經由將串耦合至一接地位元線201及源極線203之線選擇電晶體204而使位元線201及源極線203接地。因此，線選擇電晶體204之閘極再次耦合至一電壓源，使得該等電晶體導電。使未被寫入之記憶體單元之控制閘極達到一足夠高電壓(諸如10伏特)以導致記憶體單元導電(無論其等之儲存電荷如何)。選定記憶體單元202之控制閘極耦合至一明顯更高之電壓，諸如20伏特。施加至選定記憶體單元之控制閘極之電壓導致一反轉區形成於通道中及由電子吸引至與20伏特信號耦合之帶正電控制閘極引起之電子穿隧。接地源極及汲極以及通道材料中之反轉區提供一連續電子源給記憶體單元之反轉區中之穿隧，使得可由來自接地位元線及源極線之電子替換穿隧至電荷儲存結構上之電子。
當電子穿隧通過氧化層而至電荷儲存結構上時，電荷儲存結構之最初正電位因與控制閘極耦合之電場而減小，藉此減小電荷儲存結構與通道中之導電反轉區之間之電壓差值且減慢電子至電荷儲存結構上之穿隧。因此，電荷儲存結構上之電子之儲存在某種程度上受自身限制，且由諸如以下因素界定：耦合於控制閘極與電荷儲存結構之間之電場、氧化物厚度、字線電壓或位元線電壓之變動及記憶體電路之其他元件之雜散電場或電容。電荷儲存結構電荷之所得變動導致被寫入之記憶體單元之閾值電壓Vt之變動，該變動歸因於記憶體單元可靠性及電力消耗之變動效應而為非所要。
尤其在若干鄰近記憶體單元處於一程式化狀態之條件下，鄰近記憶體單元之電荷儲存結構中之電荷儲存亦可非有意地改變一記憶體單元之功能閾值電壓。當與其他因素(諸如電容耦合、溫度波動、程式化/擦除循環及每記憶體單元之多個位元之資料之儲存)組合時，鄰近電荷儲存結構之影響可導致一記憶體單元被錯讀。
雖然諸多快閃記憶體使用一比較器作為與一位元線耦合之讀取邏輯之部分以判定一閾值電壓處一記憶體單元是否導電，但圖3展示一替代系統，其中可更準確地判定閾值電壓(例如美國公開案第2009/0141558A1號)。此處，一電壓斜坡產生器301產生一電壓斜坡信號，該電壓斜坡信號經由列解碼器302而施加至一選定字線且施加至類比轉數位轉換器303。當被讀取之記憶體單元304導電時，讀取邏輯305偵測位元線之導電與類比轉數位轉換器之輸出兩者以藉此判定快閃記憶體單元304之閾值電壓。在替代實施例中，採用提供一類似功能或結果之其他方法，諸如使用一數位電壓斜坡產生器且將提供至讀取邏輯之數位信號轉換為提供至列解碼器及記憶體單元字線之一類比電壓位準。
使用一記憶體系統(諸如圖3中所展示之系統)來區別不同閾值電壓之能力不僅促進一記憶體單元資料狀態之更精確判定，且可在本發明之各種實施例中用於多位階記憶體單元讀取及寫入、鄰近程式化記憶體單元之補償、錯誤校正估算及其他此等功能。
圖4展示根據本發明之一例示性實施例之使用一經量測閾值電壓來判定可能資料狀態輸出之一方法。在此實例中，藉由估算使被讀取之一記憶體單元導電之閾值電壓而判定若干「硬位元」之資料。如所繪示之硬位元資料可為四個狀態多位階記憶體單元之最低有效位元(如由狀態01與00之間轉變中之概率分佈線所展示)或可為單個程式化狀態與未程式化狀態之間之轉變(如由概率分佈虛線所展示)。無論何種情況，被設置為輸出之硬位元資料隨閾值電壓增大而改變，使得閾值電壓變得越高，被設定為一邏輯1輸出值之硬位元越少。在此實例中，硬位元亦相繼改變，使得第三位元在資料狀態之間之轉變區中之最低閾值電壓處改變，接著依序為第二位元、第一位元及零位元。在此實施例中，圖4中所展示之硬位元不是一電壓斜坡之直接量測，而是對應於可能觀測閾值(其等考量諸如鄰近程式化記憶體單元及其他變數之因素之影響)之區內之電壓斜坡上之各種電壓值。
接著，經判定之硬位元(如圖4中所展示)可與「軟位元」一起使用以更精確地判定表示記憶體單元之真資料狀態之一輸出，如圖5中所展示。軟位元表示處於一程式化狀態之鄰近記憶體單元之數目，使得其等可非有意地升高被讀取之記憶體單元之閾值電壓。可經由潛在侵略者記憶體單元之一讀取而判定軟位元，其中使用一緩衝器來將潛在侵略者記憶體單元之資料狀態轉換為軟位元。例如，可使用一緩衝器來將(若干)侵略者記憶體單元之讀取狀態轉換為軟位元(例如就雙側完全後補償而言)或將該等讀取狀態用作為軟位元(例如就單側後補償而言)，該等讀取裝置與硬位元合併於頁緩衝器中。在一更詳細實例中，將來自三個侵略者記憶體單元之各者之兩個硬位元自陣列下載至頁緩衝器(例如在三個單獨讀取中)，掃描一SRAM以將六個硬位元(來自侵略者記憶體單元)編碼為兩個軟位元，該兩個軟位元接著與硬位元合併。
在此實例中，實體最接近之記憶體單元被視為比更遠離之記憶體單元更大地影響或侵略被讀取之記憶體單元之干擾。因此，在此實例中，不考量與被讀取之記憶體單元成對角之記憶體單元，而垂直或水平鄰近之記憶體單元被視為潛在侵略者。圖6反映如何在另一實例中對鄰近程式化侵略者之數目進行編碼，其中11表示無鄰近垂直或水平程式化記憶體單元且00表示三個或四個鄰近垂直及水平程式化記憶體單元。圖6之「輸出」行指示：圖4之操作期間所讀取之四個硬位元之何者將最佳地表示基於如由軟位元5及6所編碼之鄰近侵略者之數目之記憶體裝置之真資料狀態，如圖5中更詳細所展示。
返回至圖5，根據本發明之一例示性實施例展示而一表(其展示各種記憶體單元501至504之若干例示性硬位元讀取)以及對應軟位元資料及輸出資料。首先查看501之實例，四個硬位元全部為1以指示：無論軟位元值如何，輸出將均為1。讀取501處之軟位元，位元5與6之值均為1以根據圖6之表而指示來自鄰近記憶體單元之低侵略者干擾且指示硬位元3應被用以判定輸出值。
類似地，504處所讀取之快閃記憶體單元之兩個軟位元為1以亦指示：硬位元3應被用以判定資料狀態。在504處，此導致0輸出，此係因為僅硬位元0被設定為值1值。記憶體單元503具有兩個硬位元1及兩個硬位元0，因此，若存在一或零個鄰近程式化侵略者記憶體單元，則輸出將為0，且若存在兩個或兩個以上鄰近程式化記憶體單元，則輸出將為1。此處，存在一個鄰近程式化記憶體單元(如由圖6中之軟位元所反映)，因此，使用具有0值之硬位元2來提供輸出。
因此，可藉由使用包圍被讀取之記憶體單元之侵略者之數目而判定一記憶體單元之資料狀態(諸如藉由將鄰近記憶體單元程式化狀態編碼成軟位元而判定應被用以提供輸出之硬位元為何者)，藉此略微改變轉變區附近之閾值位置(如由圖4中之硬位元表所反映)以補償鄰近記憶體單元之影響。
在另一實施例中，閾值電壓追蹤(諸如圖4至圖6中所展示之實例)可用以估算來自鄰近記憶體單元之影響之一概率或可能性，且可用以提供錯誤校正。例如，查看502處所讀取之記憶體單元，吾人可明白，由於不存在鄰近侵略者記憶體單元影響，所以輸出將為0，如由硬位元3所反映。但若存在任何鄰近侵略者記憶體單元，則指示輸出應可能為1，且概率隨鄰近侵略者之數目增加而增大。因此，在此實例中，軟位元00將指示被讀取為零之概率相對較大(若來自鄰近侵略者之影響不存在，則應為一輸出值1)以提供一錯誤校正電路，該錯誤校正電路具有可有助於消除否則無法被校正之錯誤之資訊。
圖4至圖6之實例繪示補償侵略者或程式化鄰近記憶體單元以提供程式化快閃記憶體單元之更精確或更可靠讀取之方法。各種實施例包含各種硬體及其他特徵(圖中可展示或可不展示實施此等實例之該等特徵)，諸如可操作以判定一記憶體單元之閾值電壓之一閾值電壓感測電路及可操作以自至少一侵略者記憶體單元之程式化狀態至少部分判定一讀取輸出之輸出補償電路。在另一實例中，在程式化期間施加鄰近程式化侵略者記憶體單元之補償。
圖7展示根據本發明之一例示性實施例之具有七位元頁緩衝器之一例示性記憶體系統。此處，可使用耦合至偶數選擇信號701及奇數選擇信號702之偶數及奇數線選擇電晶體來交替讀取偶數及奇數記憶體頁。在此實例中，由一特定字線驅動且由偶數/奇數線選擇電晶體選擇之全部記憶體單元被界定為一頁之8千位元組。儲存於各記憶體單元中之資料包括七個位元之資料，如頁緩衝器703及704中所展示。
圖8更詳細地展示根據本發明之一例示性實施例之七位元頁緩衝器。此處，使用三個「硬位元」來儲存資料或對八個不同資料符號之一者進行編碼，如801處所展示。將802處所展示之剩餘四個「軟位元」用於程式化期間之鄰近侵略者記憶體單元補償。在一替代實例中，記憶體單元不被操作為多位階記憶體單元，且僅使用一單位元之「硬」資料。在替代實施例中，可根據所要之補償精確度或解析度而類似地變動「軟」位元之數目。
圖9展示可用以實踐本發明之一些實施例之一快閃記憶體之一方塊圖。一快閃記憶體包含一單位階記憶體單元部分902及一多位階記憶體單元部分903。可使用記憶體之單位階記憶體單元(SLC)部分來暫時儲存呈單位階記憶體單元模式之三頁，此後，該三頁之資料被組合及儲存為快閃記憶體之每記憶體單元三位元之多位階記憶體單元(MLC)部分中之一單頁資料。
在一更特定實例中，控制器904可使三頁之資料快速可靠地寫入至快閃記憶體901之單位階記憶體單元部分。儲存於單位階記憶體單元部分中之三頁各與待被寫入至記憶體之多位階記憶體單元部分中之資料頁之各記憶體單元之三個位元之一者相關。控制器自單位階記憶體單元部分讀取已儲存之三頁資料且將其等儲存於緩衝器905中，此處其等被組合及寫入至記憶體之多位階記憶體單元部分，使得多位階記憶體單元部分903中已被寫入之各記憶體單元儲存三個位元之資料，來自三頁資料之各者之資料儲存於單位階單元記憶體902中且在緩衝器905中被緩衝。
圖10中展示根據本發明之一例示性實施例之具有鄰近侵略者記憶體單元之一記憶體單元。在此實施例中，鄰近記憶體單元(其等包含：記憶體單元A1及A2，其等位於兩側上但不同頁中；記憶體單元A3，其位於相同頁中但一鄰近字線上；及記憶體單元A4及A5，兩者位於鄰近字線上及一不同頁中)之電荷儲存結構之程式化狀態潛在地影響記憶體單元1001。此處，鄰近記憶體單元A1及A2具有更接近於記憶體單元1001之電荷儲存結構之電荷儲存結構，且因此比其他鄰近記憶體單元A3至A5更大地影響記憶體單元1001之閾值電壓。記憶體單元A3亦位於記憶體單元1001之相對接近處，但比記憶體單元A1及A2略微更遠離1001，因此其電荷儲存結構之程式化狀態對記憶體單元1001之閾值電壓之影響略微不如記憶體單元A1及A2。記憶體單元A4及A5比記憶體單元A1至A3更遠離，因為記憶體單元A4及A5對記憶體單元1001之閾值電壓之影響較低，所以此實例之預補償中不包含記憶體單元A4及A5。
若1001之目標閾值電壓例如為3伏特且鄰近記憶體單元A1、A2及A3經程式化使得其等對讀取記憶體單元1001時所觀測之閾值電壓之貢獻為約1伏特，則記憶體單元1001將被程式化至約2伏特之一閾值電壓使得記憶體單元1001在被讀取時似乎具有3伏特之所要閾值電壓。
圖11展示根據本發明之一例示性實施例之閾值電壓預補償之一更詳細實例。此處所展示之圖表繪示：如何藉由在程式化期間使用具有軟狀態(SS)補償之一硬狀態(HS)程式化電壓(如1102處所展示)而實現一所要閾值電壓Vt(如1101處所展示)。1102處所展示之硬狀態電壓位準經選擇使得硬狀態閾值電壓加上處於全部補償侵略者之程式化狀態(諸如在一些多位階實施例中，被程式化至其等最高電荷狀態)之全部補償侵略者之影響導致一所要閾值電壓Vt。此在1103處被展示，使得1102處所展示之硬狀態加上一軟狀態1111(其指示未受鄰近記憶體單元侵略)導致一程式化閾值電壓Vt。
若存在程式化侵略者記憶體單元，則軟狀態將小於1111以導致一略微減小之程式化閾值電壓。當讀取選定快閃記憶體單元時，侵略者記憶體單元之影響彌補程式化閾值電壓中之減小以導致接近Vt之一有效閾值電壓。此在1104處被展示，其中軟狀態0000導致記憶體單元被程式化至一HS閾值電壓，使得侵略者將使觀測閾值電壓自HS電壓上升至Vt。
閾值電壓中可因非補償侵略者記憶體單元而存在一些不確定性，但如1105及1106處所展示，無論補償侵略者之軟狀態值或侵略者狀態如何，不確定性之程度均相同。最終結果為：侵略者補償因自1108處所展示之電壓範圍至1107處所展示之電壓範圍之鄰近程式化記憶體單元而減小閾值電壓之不確定性程度。可使用此改良來提供每記憶體單元之更多資料狀態或更多位元資料、減少一記憶體中之讀取錯誤之數目或以其他方式改良記憶體效能。
在以上實例中，藉由觀測鄰近記憶體單元之硬狀態程式化資料而判定軟狀態位元，如圖10中所展示。圖12展示根據本發明之一例示性實施例之對被程式化之一記憶體單元進行軟狀態位元判定之一更詳細實例。此處，程式化記憶體單元1201，且使用鄰近記憶體單元A1、A2及A3之硬狀態位元來判定軟位元。在此實例中，將侵略者A1至A3之硬狀態應用於一查詢表以輸出軟狀態位元以補償記憶體單元1201之程式化狀態。在替代實施例中，僅使用侵略者之較高階位元，諸如記憶體單元A1之H5及H4，或補償計算中包含更少或更多鄰近侵略者記憶體單元。
因為在此實例中頁緩衝器允許四個軟位元，所以可添加各鄰近記憶體單元之兩個最高有效位元或每鄰近記憶體單元之四個可能資料狀態以產生自0至12之範圍內之一補償值。可使用一查詢表來將此編碼為/擴展至自0至16之編碼值範圍內之四個位元，使得若所添加之硬狀態位元為12，則經編碼之軟狀態為16。在一替代實施例中，來自潛在侵略者之硬位元之總數目經編碼以形成軟狀態，諸如其中每鄰近記憶體單元添加3個硬位元或16個可能狀態以產生具有48個可能狀態之一補償值。藉由使用一查詢表或除以3而將此補償值減小至16個狀態之一者，使得所得減小值可由軟位元0000至1111編碼。
在程式化記憶體單元1201之前，用以產生程式化一記憶體單元(諸如1201)時所使用之軟位元之鄰近侵略者記憶體單元狀態之評估使用鄰近侵略者記憶體單元狀態之知識。在一實例中，程式化邏輯將記憶體之所要頁或若干頁載入至一緩衝器(諸如SRAM或頁緩衝器)之硬位元位置中，且使用一查詢表來由硬位元判定軟位元並且藉由相繼掃描記憶體單元及自鄰近記憶體單元得到軟位元資料而將軟位元寫入至該緩衝器。接著，可將經緩衝之頁資料(其包含硬位元資料與軟位元補償資料兩者)可寫入至記憶體頁。
在一些實施例中，使用可程式化閾值電壓來提供一多位階記憶體單元快閃記憶體中之自閾值電壓至閾值電壓之一更大電壓變化百分比。在此例示性實施例中，該快閃記憶體之程式化狀態為7位元編碼值以導致一多位階記憶體單元中之多達128個不同的可能閾值電壓狀態。當前，一些技術受限於少於16個閾值狀態或3個至4個位元之資料，諸如前述實例之3個硬狀態位元。
圖13展示根據本發明之一些實施例之具有一可佈局(placable)閾值電壓之一例示性快閃記憶體。此處，一字線DAC 1301接收一數位信號且將其轉換為施加至待程式化之一記憶體單元之字線之一類比斜坡電壓信號。亦將字線電壓斜坡饋送至與一頁緩衝器1303連接之一頁緩衝器DAC1302。頁緩衝器耦合至一感測放大器，該感測放大器經設計以偵測電流是否在NAND快閃串中流動以指示是否已達到快閃記憶體單元1305之閾值電壓。
若記憶體單元1305被寫入，則頁緩衝器1303儲存記憶體單元1305之目標閾值，或若快閃記憶體單元1305被讀取，則使用頁緩衝器1303來鎖存快閃記憶體單元1305之觀測閾值。一比較器比較儲存於頁緩衝器1303之鎖存器L0至L6中之值與自頁緩衝器DAC 1302接收之值以使頁緩衝器能夠讀取一資料值或將一資料值寫入至快閃記憶體單元1305。
為執行一讀取操作，字線DAC 1301經遞增以產生施加至待讀取之記憶體單元1305之一類比電壓斜坡。在字線DAC之各步驟期間，感測放大器監測導電。若NAND串無法導電，則原因為由儲存於快閃記憶體單元1305之電荷儲存結構上之電荷引起之程式化快閃記憶體單元1305之升高閾值電壓，且記憶體單元經判定以至少被程式化至當前DAC信號之閾值電壓。在NAND串導電之後，閾值電壓已被達到且可由頁緩衝器DAC位準判定並被鎖存於頁緩衝器鎖存器1303中。接著，在此實例中，將儲存於頁緩衝器1303中之值輸出為記憶體單元之觀測閾值電壓。
為執行一程式化操作，頁緩衝器1303儲存有待寫入至諸如快閃記憶體單元1305之值。將一第一程式化脈衝施加至具有一電壓位準之記憶體單元1305之控制閘極，該電壓位準不應導致記憶體單元之閾值電壓超過一多位階記憶體單元之一目標程式化資料狀態之最低閾值電壓。接著，執行一讀取操作(如上所述)以驗證使記憶體單元程式化之閾值位準。若記憶體單元未被程式化至所要閾值電壓，則施加一額外程式化脈衝(其視情況包含一較高電壓或較長長度脈衝)且重新檢查閾值電壓。重複此程序，直至該讀取操作確認：記憶體單元被程式化至所要閾值電壓，此時在未來程式化脈衝期間抑制位元線以防止記憶體單元1305之進一步程式化。
在圖14之實例中修改此系統，其中一元件(諸如儲存一轉換表之一SRAM或查詢表)使字線DAC 1401與頁緩衝器DAC 1402分離。此使閾值能夠具有除由圖13之系統提供之閾值電壓之間之線性電壓增量以外之一分佈以提供改良可靠性、每多位階記憶體單元之更多資訊之編碼、陣列中之寄生耦合之減小影響及取決於閾值電壓佈局(threshold voltage placement)之其他此等益處。
作為一實例，考量具有八個資料狀態或可程式化閾值位準之三位元系統，其中目標閾值電壓自1伏特至8伏特。在圖13之系統中，鄰近閾值電壓之間之差值近似相等以使八個閾值電壓位準為1伏特、2伏特、3伏特、4伏特、5伏特、6伏特、7伏特及8伏特。藉由使用SRAM查詢表1406，頁緩衝器1403不儲存閾值Vt，而是儲存由閾值電壓Vt判定之來自SRAM查詢表之值，從而能夠藉由指定與SRAM查詢表1406中之各種閾值電壓對應之程式化資料狀態而根據記憶體系統之要求變動與不同程式化資料狀態對應之閾值電壓。
例如，閾值電壓可經分佈使得自資料狀態至資料狀態之電壓百分比變化係類似的，而非隨閾值電壓升高而減小。在一更詳細實例中，現將自1伏特至8伏特之八個資料狀態電壓(如圖13之實例中所論述)分佈為1伏特、1.35伏特、1.81伏特、2.44伏特、3.28伏特、4.42伏特、5.95伏特及8伏特，使得各資料狀態之目標電壓為下一更低資料狀態之目標電壓之約1.346倍。在其他實例中，使用諸如費布那西(Fibonacci)級數或多項式級數之其他分佈。例如，一閾值電壓Vt=a+a*2^1+a*2^2+...a*2^n，其中n為在一更詳細實施例中之編碼於記憶體單元中之八個資料狀態之一者。
圖14之記憶體與圖13之記憶體操作相同，但圖14之記憶體執行閾值電壓內部編碼使得無需閾值電壓之外部編碼或解碼來提供一非線性閾值電壓分佈。此簡化可程式化閾值電壓之實施方案，此係因為可僅用圖14之改良電路取代圖13之電路且所需程式化或控制無需外部變化。
此處所展示之例示性系統繪示可如何在允許閾值電壓佈局之一系統中控制快閃記憶體中之閾值電壓以提供更可靠操作且減小諸如鄰近程式化記憶體單元及寄生耦合之因素之影響。圖中已展示鄰近程式化「侵略者」記憶體單元之閾值電壓之預補償及後補償以減小一記憶體系統中之閾值電壓不確定性。圖中亦展示使用一資料結構或查詢表來提供可程式化閾值電壓分佈以能夠調適一多位階記憶體單元快閃記憶體中之閾值電壓之分佈以提供更可靠操作。可將諸如此等之實例併入至一記憶體、一記憶體控制器、電子裝置(諸如智慧型手機或固態儲存器)或其他此等裝置中。
雖然已在本文中繪示及描述特定實施例，但一般技術者應瞭解，實現相同用途、結構或功能之任何配置可取代圖中所展示之特定實施例。本申請案意欲涵蓋本文中所述之本發明之例示性實施例之任何調適或變動。意欲使本發明僅受限於申請專利範圍及其等效物之完全範疇。
101‧‧‧源極
102‧‧‧汲極
103‧‧‧基板/基板材料
104‧‧‧絕緣層/絕緣材料
105‧‧‧浮動閘極
106‧‧‧控制閘極
201‧‧‧位元線
202‧‧‧字線/記憶體單元
203‧‧‧源極線
204‧‧‧線選擇電晶體
301‧‧‧電壓斜坡產生器
302‧‧‧列解碼器
303‧‧‧類比轉數位轉(A/D)換器
304‧‧‧記憶體單元
305‧‧‧讀取邏輯
501‧‧‧記憶體單元
502‧‧‧記憶體單元
503‧‧‧記憶體單元
504‧‧‧記憶體單元
701‧‧‧偶數選擇信號
702‧‧‧奇數選擇信號
703‧‧‧頁緩衝器
704‧‧‧頁緩衝器
801‧‧‧硬狀態
802‧‧‧軟狀態
901‧‧‧快閃記憶體
902‧‧‧單位階記憶體單元(SLC)部分/SLC記憶體
903‧‧‧多位階記憶體單元(MLC)部分
904‧‧‧控制器
905‧‧‧緩衝器
1001‧‧‧記憶體單元
1201‧‧‧記憶體單元
1301‧‧‧字線數位轉類比轉換器(DAC)
1302‧‧‧頁緩衝器DAC
1303‧‧‧頁緩衝器/頁緩衝器鎖存器
1305‧‧‧記憶體單元
1401‧‧‧字線DAC
1402‧‧‧頁緩衝器DAC
1403‧‧‧頁緩衝器
1406‧‧‧靜態隨機存取記憶體(SRAM)查詢表
圖1係可用以實踐本發明之一些實施例之一典型非揮發性記憶體單元之一橫截面圖。
圖2係根據本發明之一些例示性實施例之一NAND快閃記憶體組態中之一串典型非揮發性記憶體單元之一示意圖。
圖3係根據本發明之一些例示性實施例之一電壓斜坡驅動之非揮發性記憶體之一示意圖。
圖4展示根據本發明之一些例示性實施例之一陣列之非揮發性記憶體單元之閾值電壓分佈及對應硬狀態讀取資料。
圖5係展示根據本發明之一些例示性實施例之使用硬狀態及軟狀態資料來判定一記憶體單元讀取操作之輸出之一表。
圖6係展示根據本發明之一些例示性實施例之基於鄰近侵略者程式化記憶體單元之數目之軟位元判定之一表。
圖7係展示根據本發明之一些例示性實施例之耦合至多位元緩衝器之一記憶體之偶數頁及奇數頁之一示意圖。
圖8係展示根據本發明之一些例示性實施例之使用一多位元緩衝器來儲存硬及軟記憶體狀態資料之一方塊圖。
圖9係根據本發明之一些例示性實施例之一多位階非揮發性記憶體系統之一方塊圖。
圖10係根據本發明之一些例示性實施例之一非揮發性記憶體單元及鄰近侵略者非揮發性記憶體單元之一簡圖。
圖11係繪示根據本發明之一些例示性實施例之使用軟狀態侵略者程式化資料來減小程式化非揮發性記憶體單元中之閾值電壓變動之一閾值電壓圖。
圖12係根據本發明之一些例示性實施例之一非揮發性記憶體單元及鄰近侵略者非揮發性記憶體單元之一示意圖。
圖13係根據本發明之一些例示性實施例之一數位信號斜坡之非揮發性記憶體之一示意圖。
圖14係根據本發明之一些例示性實施例之包含一轉換表以實現可程式化閾值電壓之一數位信號斜坡之非揮發性記憶體之一示意圖。
301‧‧‧電壓斜坡產生器
302‧‧‧列解碼器
303‧‧‧類比轉數位(A/D)轉換器
304‧‧‧記憶體單元
305‧‧‧讀取邏輯

权利要求:
Claims (50)
[1] 一種操作一記憶體之方法，其包括：判定待讀取之一記憶體單元之實體附近之至少一侵略者非揮發性記憶體單元之一資料狀態；判定待讀取之該記憶體單元之閾值電壓；及至少部分基於該判定閾值電壓及該潛在侵略者記憶體單元之該判定資料狀態而判定一讀取操作之一輸出。
[2] 如請求項1之操作一記憶體之方法，其中至少部分基於該判定閾值電壓及該潛在侵略者記憶體單元之該判定資料狀態而判定一讀取操作之一輸出包括：基於由該侵略者非揮發性記憶體單元施加之影響引起之待讀取之該記憶體單元之觀測閾值電壓之預期變化而判定該輸出。
[3] 如請求項1之操作一記憶體之方法，其中待讀取之該記憶體單元包括一多位階非揮發性記憶體單元。
[4] 如請求項3之操作一記憶體之方法，其中將待讀取之該記憶體單元之該判定閾值電壓編碼為資料之至少一硬位元，且將該等潛在侵略者記憶體單元之該判定資料狀態編碼為資料之至少一軟位元。
[5] 如請求項4之操作一記憶體之方法，其中由該至少一軟位元選擇之複數個硬位元之一者判定該讀取操作之該輸出。
[6] 如請求項1之操作一記憶體之方法，其中判定待讀取之該記憶體單元之該閾值電壓包括：將一電壓斜坡信號施加至該記憶體單元之控制閘極及在待讀取之該記憶體單元改變導電狀態時觀測該電壓斜坡信號之電壓之一指示。
[7] 如請求項1之操作一記憶體之方法，其中該記憶體包括一記憶體晶片、一記憶體卡、一智慧型手機或一固態儲存裝置。
[8] 一種記憶體，其包括：複數個記憶體單元；閾值電壓偵測電路，其可操作以偵測一選定記憶體單元之閾值電壓；及輸出補償電路，其可操作以至少部分基於該判定閾值電壓及由該選定記憶體單元之實體附近之至少一侵略者記憶體單元施加之一預期影響而判定該選定記憶體單元之一讀取操作之一輸出。
[9] 如請求項8之記憶體，其中由該至少一侵略者記憶體單元施加之該預期影響為由該記憶體單元之一程式化資料狀態引起之閾值電壓之一預期變化。
[10] 如請求項8之記憶體，其中該等記憶體單元包括多位階記憶體單元。
[11] 如請求項9之記憶體，其中該輸出補償電路可進一步操作以自資料之至少一硬位元及資料之至少一軟位元判定該輸出，資料之該至少一硬位元對待讀取之該記憶體單元之該判定閾值電壓進行編碼，且資料之該至少一軟位元對該至少一侵略者記憶體單元之一程式化資料狀態進行編碼。
[12] 如請求項10之記憶體，其中該輸出補償電路可進一步操作以選擇資料之複數個硬位元之一者作為一輸出，該選擇至少部分基於該至少一軟位元。
[13] 如請求項8之記憶體，其進一步包括可操作以產生一電壓斜坡信號之一電壓斜坡產生器，且其中判定該選定記憶體單元之閾值電壓包括將該電壓斜坡信號施加至該選定記憶體單元之一控制閘極及在待讀取之該記憶體單元改變導電狀態時觀測該電壓斜坡信號之電壓之一指示。
[14] 如請求項8之記憶體，其中該記憶體包括一記憶體晶片、一記憶體控制器、一記憶體卡或一固態儲存裝置。
[15] 一種程式化一記憶體之方法，其包括：判定待程式化之一記憶體單元之實體附近之至少一潛在侵略者記憶體單元之一目標資料狀態；及至少部分基於該至少一潛在侵略者記憶體單元之該判定目標資料狀態而判定待程式化之該記憶體單元之一目標閾值電壓。
[16] 如請求項15之程式化一記憶體之方法，其中判定一目標閾值電壓係至少部分基於由該至少一侵略者記憶體單元施加之影響引起之來自該目標閾值電壓之待程式化之該記憶體單元之一所要觀測閾值電壓之一預期變化。
[17] 如請求項15之程式化一記憶體之方法，其中判定待程式化之該記憶體單元之該目標程式化閾值電壓包括：將待程式化之該記憶體單元程式化至比一所要觀測閾值電壓低之一閾值電壓，以補償由該至少一潛在侵略者記憶體單元之一程式化資料狀態引起之閾值電壓之一電位上升。
[18] 如請求項17之程式化一記憶體之方法，其中將該判定目標程式化閾值電壓編碼為資料之硬位元及軟位元，且其中將該等潛在侵略者記憶體單元之該判定程式化狀態編碼為資料之該等軟位元。
[19] 如請求項18之程式化一記憶體之方法，其中被編碼為資料之該等硬位元之一閾值電壓低於該所要觀測閾值電壓，且資料之該等軟位元對被編碼為資料之該等硬位元之該閾值電壓之一增大進行編碼以補償鄰近程式化侵略者之一缺乏。
[20] 如請求項15之程式化一記憶體之方法，其中判定待程式化之該記憶體單元之一目標程式化閾值電壓包括：判定多位階程式化時所使用之一閾值電壓。
[21] 如請求項15之程式化一記憶體之方法，其中判定待程式化之一記憶體單元之實體附近之至少一潛在侵略者非揮發性記憶體單元之一目標資料狀態包括：在待程式化之該記憶體單元被程式化之前將該至少一潛在侵略者記憶體單元之一資料狀態儲存於一緩衝器中。
[22] 如請求項15之程式化一記憶體之方法，其中該記憶體包括一記憶體晶片、一記憶體卡、一智慧型手機或一固態儲存裝置。
[23] 一種記憶體，其包括：複數個記憶體單元；及程式化邏輯，其可操作以判定待程式化之該複數個記憶體單元之一記憶體單元之一目標閾值電壓且判定至少一潛在侵略者記憶體單元之一目標資料狀態，其中該目標閾值電壓係至少部分基於該至少一潛在侵略者記憶體單元之該判定目標資料狀態。
[24] 如請求項23之記憶體，其中判定該目標閾值電壓係至少部分基於由該至少一潛在侵略者非揮發性記憶體單元施加之影響引起之來自該目標程式化閾值電壓之待程式化之該記憶體單元之觀測閾值電壓之一預期變化。
[25] 如請求項23之記憶體，其中該目標閾值電壓低於一所要觀測閾值電壓以補償由一或多個鄰近侵略者非揮發性記憶體單元引起之觀測閾值電壓之一上升。
[26] 如請求項23之記憶體，其中將該目標程式化閾值電壓編碼為資料之至少一硬位元及軟位元，其中將該至少一潛在侵略者記憶體單元之該目標資料狀態編碼為資料之至少一軟位元。
[27] 如請求項26之記憶體，其中被編碼為資料之該至少一硬位元之該閾值電壓低於該所要觀測閾值電壓，且資料之該至少一軟位元對該目標程式化閾值電壓之一增大進行編碼以補償鄰近程式化侵略者記憶體單元之一缺乏。
[28] 如請求項23之記憶體，其中該等記憶體單元包括多位階記憶體單元。
[29] 如請求項23之記憶體，其中進一步包括藉由在待寫入之該記憶體單元或侵略者非揮發性記憶體單元被寫入之前評估該一或多個侵略者非揮發性記憶體單元在一緩衝器中之狀態來判定待寫入之一記憶體單元之實體附近之一或多個侵略者非揮發性記憶體單元之該程式化狀態。
[30] 如請求項23之記憶體，其中該記憶體包括一記憶體晶片、一記憶體控制器、一記憶體卡或一固態儲存裝置。
[31] 一種操作一記憶體之方法，其包括：將一類比斜坡信號提供至一記憶體單元之一控制閘極；將與該類比斜坡信號對應之一數位信號之一值轉換為一轉換數位值；及將該轉換數位值提供至與該記憶體單元耦合之一緩衝器，其中該轉換數位值與該數位信號值之間之一差值導致該記憶體單元中之閾值電壓之一差值。
[32] 如請求項31之操作一記憶體之方法，其中與該類比斜坡信號對應之該數位信號耦合至與一選擇線耦合之一數位轉類比轉換器，以將該類比斜坡信號提供至該記憶體單元之該控制閘極。
[33] 如請求項31之操作一記憶體之方法，其中該記憶體單元中存在比低閾值電壓資料狀態之間之電壓差值大之高閾值電壓資料狀態之間之一電壓差值。
[34] 如請求項31之操作一記憶體之方法，其中將該轉換數位值提供至一緩衝器包括：將該轉換數位值提供至可操作以經由一感測放大器而與該記憶體單元選擇性耦合之一緩衝器。
[35] 如請求項31之操作一記憶體之方法，其中轉換一數位信號之一值包括：使用一資料結構來轉換該數位信號之該值。
[36] 如請求項31之操作一記憶體之方法，其中該記憶體包括一記憶體晶片、一記憶體卡、一智慧型手機或一固態儲存裝置。
[37] 一種記憶體，其包括：一記憶體單元，其具有可操作以接收一類比斜坡信號之一控制閘極；轉換邏輯，其可操作以接收與該類比斜坡信號對應之一數位信號，其中該轉換邏輯可操作以將該數位信號之一值轉換為一轉換數位值；及一緩衝器，其可操作以接收該轉換數位值，該緩衝器可進一步操作以選擇性耦合至該記憶體單元，其中該轉換數位值與該數位信號值之間之差值導致該記憶體單元中之閾值電壓之一差值。
[38] 如請求項37之記憶體，其中與該類比斜坡信號對應之該數位信號耦合至與一選擇線耦合之一數位轉類比轉換器以將該類比斜坡信號提供至該記憶體單元之該控制閘極。
[39] 如請求項37之記憶體，其進一步包括耦合至該緩衝器且可操作以選擇性耦合至該記憶體單元之一感測放大器。
[40] 如請求項37之記憶體，其中該轉換邏輯包括具有一資料結構之一緩衝器。
[41] 如請求項37之記憶體，其中該轉換邏輯可操作以在該記憶體單元中提供比低閾值電壓資料狀態之間之電壓差值大之高閾值電壓資料狀態之間之一電壓差值。
[42] 如請求項37之記憶體，其中該記憶體包括一記憶體晶片、一記憶體控制器、一記憶體卡或一固態儲存裝置。
[43] 一種操作一記憶體之方法，其包括：在實現一所要閾值電壓時調整一非揮發性記憶體單元之一閾值電壓以補償一或多個鄰近侵略者程式化記憶體單元。
[44] 如請求項43之操作一記憶體之方法，其中調整一閾值電壓包括：調整一程式化閾值電壓以補償鄰近侵略者程式化記憶體單元之一或多者，使得一讀取閾值電壓為一所要閾值電壓。
[45] 如請求項43之操作一記憶體之方法，其中調整一閾值電壓包括：調整一讀取閾值電壓以補償一或多個鄰近侵略者程式化記憶體單元。
[46] 如請求項43之操作一記憶體之方法，其中該記憶體包括一記憶體晶片、一記憶體卡、一智慧型手機或一固態儲存裝置。
[47] 一種記憶體，其包括：邏輯，其在實現一所要閾值電壓時調整一非揮發性記憶體單元之一閾值電壓以補償由一或多個鄰近侵略者程式化記憶體單元施加之影響。
[48] 如請求項46之記憶體，其中調整一閾值電壓包括：調整一程式化閾值電壓以補償鄰近侵略者程式化記憶體單元之一或多者，使得一讀取閾值電壓為一所要閾值電壓。
[49] 如請求項46之記憶體，其中調整一閾值電壓包括：調整一讀取閾值電壓以補償鄰近侵略者程式化記憶體單元之一或多者。
[50] 如請求項47之記憶體，其中該記憶體包括一記憶體晶片、一記憶體控制器、一記憶體卡或一固態儲存裝置。

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