台湾专利TW201321962A 具省電功能之混合電壓非依電性記憶體積體電路

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专利摘要:
一種積體電路晶粒具有一用以接收一第一電壓的第一晶粒墊以及一用以接收一第二電壓的第二晶粒墊。該第二電壓小於該第一電壓。一可在該第一電壓下操作之第一電路在該積體電路晶粒中。一可在該第二電壓下操作之第二電路在該積體電路晶粒中，且連接至該第二晶粒墊。一用以偵測從該第二晶粒墊流過電流之電路在該積體電路晶粒中。一開關被置於該第一晶粒墊以及該第一電路之間，以響應於該用以偵測電流之電路偵測到電流而將該第一晶粒墊與該第一電路斷開。
公开号:TW201321962A
申请号:TW101138697
申请日:2012-10-19
公开日:2013-06-01
发明作者:Hieu Van Tran；Anh Ly；Thuan Vu；Hung Quoc Nguyen
申请人:Silicon Storage Tech Inc；
IPC主号:G11C5-00

专利说明:
具省電功能之混合電壓非依電性記憶體積體電路發明領域
本發明係關於一種積體電路晶粒以接收複數不同電壓，尤其是其中該晶粒有能力省電。
利用不同電壓的積體電路晶粒係為人所熟知的技術。參照圖1展示一習知快閃(非依電性)記憶體積體電路晶粒10之方塊圖。快閃記憶體電路晶粒10包含一快閃記憶體陣列100，具有複數個排列於複數行列中的快閃記憶體胞元。一微控制器20經由一位址匯流排、一資料匯流排以及一控制匯流排控制快閃記憶體陣列100的操作。最後，一混合IP電路30經由一混合信號匯流排控制微控制器20以及陣列100。在一通常的操作中，微控制器20被提供一3.0伏特的電壓，而快閃記憶體陣列100被提供一1.8伏特的電壓。1.8伏特的電壓源是由混合IP電路30利用一直流電-直流電轉換器以外部供應的3.0伏特電壓源為基準產生。此外，外部供應的3.0伏特電壓源也供給至微控制器20。
參照圖2展示一示意方塊層級電路圖60，為一如圖1所示快閃記憶體電路晶粒10的一部份。電路圖具有一晶粒墊21經由接合電線51連接至一接合墊41，以接收外部供應的3.0伏特電壓。接著被提供於晶粒10中至IO緩衝器電路36、以及其他周知的電路，如TTL電路34(將輸入信號電壓準位轉換成互補式金氧半電晶體電壓準位)、POR3V電路32(偵測Vdd達到一預定電壓準位)以及其他圖中未示的電路。該等電路需要3.0伏特來作業。3.0伏特電壓源同時被供應於一直流電-直流電電壓調節器30，一1.8伏特的電壓源是由該處產生。1.8伏特的電壓源接著被提供至晶粒10的其他部分，如上文所述，例如快閃記憶體陣列100。
當注意的是在習知技術中，當記憶體電路晶粒10在運作中，外部供應3.0伏特電壓的電力被提供至晶粒10需要3.0伏特電壓的部分並被直流電-直流電電壓調節器變壓並供應至1.8伏特的電路，在任何時候，即使並非所有需要電力的電路均在運作中。舉例來說，在微控制器20傳送出位址、資料以及控制信號至快閃記憶體陣列100後，微控制器20並不需要被供電，且進一步地僅有快閃記憶體陣列100需要被供電，如在長時間的快閃記憶體晶片刪除工作中。或者快閃記憶體100中特定的電路方塊(圖未示)在特定的晶片操作不需獲供電，例如在刪除或編程操作中，讀取電路可為待機，而在讀取操作中，刪除以及編程電路可為待機。減少及/或消除供予晶粒10部份不需要被供電電路的電力，可降低積體電路晶粒10的總電力需求。發明概要
據此，在本發明中，一積體電路晶粒具有一用以接收一第一電壓的第一群組晶粒墊，以及一用以接收一小於第一電壓之第二電壓的第二群組晶粒墊。一第一電路群組可在第一電壓下操作。一第二電路群組可在第二電壓下操作。一電路偵測從第二電壓流過之電流。一電壓調節器將第一電壓轉換成第二電壓。在另一實施例中，第二電壓是由外部提供。在另一實施例中，第一電路群組以及第二電路群組接收第二電壓。用以偵測來自第二電壓的電流之電路，響應於偵測到電流而控制電壓調節器。本發明包括混合電壓以及混合氧化物感測以得到最佳消耗功率以及最佳面積。
10‧‧‧晶粒
20‧‧‧微控制器
21~29‧‧‧晶粒墊
30‧‧‧混合IP電路/電壓調節器
31‧‧‧電壓調節器
32‧‧‧POR3V電路
33‧‧‧POR1.8V_B
34‧‧‧TTL電路
36‧‧‧IO緩衝器電路
38‧‧‧電荷幫浦電路
41~44‧‧‧接合墊
46‧‧‧感測電路/方塊/接合墊
48‧‧‧控制信號
51~59‧‧‧接合電線
60~68‧‧‧電路
100‧‧‧快閃記憶體陣列(胞元)/快閃記憶體/快閃晶片
510-560‧‧‧步驟
600‧‧‧方塊圖
610‧‧‧方塊POR3V
620‧‧‧方塊POR1.8V
630‧‧‧方塊POR1.8V
640‧‧‧方塊PORLOG
666‧‧‧方塊PWRCALL
702、862、962‧‧‧開關S1
704、864、964‧‧‧開關S2
721、722、726、727、872(a-c)、972、975、979‧‧‧N型金氧半導體
723~725‧‧‧P型金氧半導體負載
760、761、860、960‧‧‧感測放大器
762‧‧‧第一匯流排
764‧‧‧第二匯流排
770(a-c)、780(a-c)、870(a-c)、871(a-c)、974‧‧‧P型金氧半導體電晶體
790(a-b)‧‧‧鉗位電晶體
792、892‧‧‧參考列
794、894‧‧‧資料列
798‧‧‧第二支線DIFA0-N
770c‧‧‧上拉電晶體
781c、782c‧‧‧電晶體
880(a-c)‧‧‧N型金氧半導體電晶體
898‧‧‧差動放大器
973、978‧‧‧P型金氧半導體
976、977‧‧‧電流偏壓
994‧‧‧資料列
998‧‧‧單端放大器
1000‧‧‧IO緩衝器電路
1002‧‧‧資料輸出
1010‧‧‧IO預驅動電路
1020(a-b)‧‧‧驅動電路
圖1是一習知快閃記憶體電路晶粒之方塊圖。
圖2是一如圖1所示習知快閃記憶體電路一部份之示意電路圖。
圖3是一本發明一第一實施例的電路之方塊層級示意圖。
圖4是一本發明一第二實施例的電路之方塊層級示意圖。
圖5是一本發明一第三實施例的電路之方塊層級示意圖。
圖6是一本發明一第四實施例的電路之方塊層級示意圖。
圖7是一本發明一第五實施例的電路之方塊層級示意圖。
圖8是一混合電源供應供電流程圖。
圖9是一混合電源供電序列方塊圖以及時序。
圖10是一利用本發明電路的一第一實施例的一感測放大器的詳細電路圖。
圖11是一利用本發明電路的一第二實施例的一感測放大器的詳細電路圖。
圖12是一利用本發明電路的一第三實施例的一感測放大器的詳細電路圖。
圖13是一利用本發明電路的一第四實施例的一感測放大器的詳細電路圖。
圖14是本發明一實施例之一IO緩衝器之詳細電路圖。
圖15是一顯示利用本發明電路之操作功率的列表。
參照圖3，顯示本發明一第一實施例之電路62。電路62具有四個(內部)晶粒墊23、25、27、29。電路62具有一接合墊42。接合墊是一外部墊如一封裝墊(連接至一封裝接腳)。晶粒墊23、25經由接合電線(52、54)連接至接合墊42。晶粒墊23、25接收一3.0伏特的第一電壓Vdd1，雖然任何在3.0伏特的規格容許範圍之中的電壓(例如2.2伏特至4.0伏特)均可適用。晶粒墊27接收一1.8伏特的第二電壓Vdd2，其小於第一電壓源。雖然同樣地，任何在1.8伏特的規格容許範圍之中的電壓(例如1.2伏特至2.0伏特)均可被提供。晶粒墊29為浮接，因此在本實施例中它被方塊46中的電阻下拉至地。
來自接合墊42的電壓被供應至IO緩衝器電路36，至電荷幫浦電路38，以及其他習知的電路(如TTL電路34，POR3V電路32)，均已在前文描述，並需要3.0伏特來運作。在本晶片組態中，3.0伏特同時被供應於一直流電-直流電電壓調節器30，一1.8伏特的電壓源是由該處產生。1.8伏特的電壓源接著被提供至晶粒10的其他部分，如上文所述，例如快閃記憶體陣列100。電流感測電路46在此情況下未感測到電流流過，而在此反應產生一控制信號48。控制信號48被提供於一直流電-直流電電壓調節器30並被用於控制調節器30的運作，如下文所述。電壓源Vdd2被提供至晶粒10需要使用電壓Vdd2來運作的部分。
在本發明晶粒10與電路62的運作中，晶粒10必須被設計成需要使用電壓源Vdd1的電路完全不與需要電壓源Vdd2的電路同時開啟。這樣一來，3.0伏特電晶體或其他電路元件僅在特定時間點運作，且是在vdd2運作之前，而電晶體或其他電路元件僅在其他時間點運作。在該事件中，假設僅有需要使用電壓源Vdd1的電路元件是在運作的，則外部提供的Vdd1將電壓Vdd1提供至晶粒10不同的電路元件。在這段時間中，直流電-直流電電壓調節器30被致能，因為電流感測電路46未感測到任何電流流過(晶粒墊29為浮接，因此並無電流被提供至電路46)。藉此，控制信號48致能直流電-直流電調節器30。當晶粒10需要一電壓Vdd2的部分被啟動，電壓源Vdd2即從直流電-直流電調節器30處供應。
參照圖4，展示本發明一第二實施例的一電路圖63。與如圖3所示之實施例類似，電路63具有四個晶粒墊23、25、27、29以及二接合墊42與43。在此配置中，晶粒墊23、25經由接合電線52、54連接至接合墊42，而晶粒墊27、29經由接合電線56、58連接至接合墊43。接合墊42接收一3.0伏特的第一電壓Vdd1，雖然任何電壓源均可被提供。接合墊43接收一1.8伏特的第二電壓Vdd2，其小於第一電壓源。雖然同樣地，任何電壓源均可被提供。感測電路46現在偵測到電流，既然晶粒墊29從接合墊43接收到一電壓。這可依次啟動控制信號48來去能直流電-直流電調節器30。在本實施例中，3.0伏特的電路經由從Vdd1接合墊42的3.0伏特來運作，而1.8伏特的電路經由從Vdd2接合墊43的1.8伏特來運作。
接合墊42處的電壓被提供至IO緩衝器電路36、至電荷幫浦電路38，以及其他習知的電路，均已在前文描述，並需要3.0伏特來運作。1.8伏特的電壓源被提供至晶粒10的其他部分，如上文所述，例如快閃記憶體陣列100。
參照圖5，展示本發明一第三實施例的一電路圖64。與如圖3所示之實施例類似，電路64具有四個晶粒墊23、25、27、29以及一接合墊44。在此配置中，所有晶粒墊23、25、27、29經由接合電線52、54、56、58各自連接至接合墊44。接合墊44接收一外部1.8伏特的電壓源Vdd2。電路46現在偵測到電流，因晶粒墊29從接合墊44接收到一電壓。這可依次啟動控制信號48來去能直流電-直流電調節器30。在本實施例中，所有電路均經由Vdd2接合墊44的1.8伏特來運作。在此情況下TTL電路34、IO緩衝器電路36，以及電荷幫浦電路38均在1.8伏特供電下運作。
參照圖6，展示本發明一第四實施例的一電路圖66。與如圖3所示之實施例類似，電路64具有四個晶粒墊23、25、27、28以及一接合墊46。在此配置中，晶粒墊23、25經由接合電線52、54連接至接合墊46。接合墊46自Vdd1接收一3.0伏特的電壓源。
接合墊46處的電壓被提供至IO緩衝器電路36、至電荷幫浦電路38，以及其他習知的電路，均已在前文描述，並需要3.0伏特來運作。在本晶片組態中，3.0伏特同時被供應於一直流電-直流電電壓調節器30，一1.8伏特的電壓源是由該處產生。1.8伏特的電壓源被提供至晶粒10的其他部分，如上文所述，例如快閃記憶體陣列100。3.0伏特更被供應於一直流電-直流電電壓調節器31，一1.8伏特的電壓源是由該處產生並被提供至快閃記憶體的感測電路系統。在本實施例中一組態位元被用來致能直流電-直流電調節器30與31。組態位元是由微控制器20或一在電力開啟時的一初始化程序提供(與圖8與圖9所述類似)。
在本發明晶粒10與電路66的運作中，晶粒10必須被設計成需要使用電壓源Vdd1的電路均連接至電壓源Vdd1，而僅為周期性地或者間歇地使用Vdd2的電路被連接至第一電壓調節器30。所有其他需要Vdd2但可能與需要Vdd1的電路同時運作中的電路，則是被連接至第二電壓調節器31。特別地，快閃記憶體陣列胞元100被連接至第一電壓調節器30，而感測放大器中需要Vdd2的電路元件則被連接至第二電壓調節器31。
在這種方式中，需要Vdd2運作但與需要Vdd1運作的電路元件不同時運作之電路元件是由調節器30運作，如上文所述。然而，對於需要電壓源Vdd2運作且同時Vdd1也被啟動予其他電路元件的電路元件，Vdd2的來源是調節器31。在這種方法下，上文所述的省電優點即可達到，即使部分的需要Vdd2的電路元件與那些需要Vdd1的電路元件會同時運作。
參照圖7，展示本發明一第五實施例的一電路圖68。與如圖3所示之實施例類似，電路64具有四個晶粒墊23、25、27、28以及一接合墊46。在此配置中，晶粒墊23、25、27、28經由接合電線52、54、56、59各自連接至接合墊46。接合墊46接收一1.8伏特的電壓源Vdd2。在本實施例中所有電路均需在1.8伏特下運作。在本實施例中一組態位元被用來去能直流電-直流電調節器30與31。組態位元是由微控制器20或一在電力開啟時的一初始化程序提供(與圖8與圖9所述類似)。
圖8是一混合電源供電序列流程以及時序。引線位元被當作晶片運作的組態位元使用。晶片運作包括例如不同省電模式以及非依電性運作模式(刪除、編程、讀取、量測等)。電力開啟程序也被稱為引線位元呼叫程序(或者流程)。一特定組態位元被用來組配晶粒墊的連接關係例如與3V以及1.8V電源。一特定組態位元被用來配置電路例如與3V以及1.8V電源適當地運作。在一開始例如電力開啟，一3V電源偵測電路被監測以檢查3V的電源是否被加大至一特定啟動點(例如2.2V)，接著一1.8V電源偵測電路被監測以檢查1.8V的電源是否被加大至一特定啟動點(例如1.3V)。此時一互補(將相同的型態以及下一型態的資料相反，例如”1”與”0”)固定型態檢查被用以決定晶片運作是否可靠(例如讀取AAAA/5555/FFFE/0001資料型態)。若固定型態檢查為真，接著引線位元被呼叫(組態位元)以設定晶片組態。一並行的型態檢查(例如A/5型態以及/或奇偶位元)同時被使用呼叫引線位元以確保引線位元呼叫是可靠的。在一實施例中一嵌入式型態(例如A/5型態以及/或奇偶位元)在每一引線字元(例如每一引線字元16個引線位元)中被實施以確保引線位元呼叫是可靠的。一實施例是以A(Fs<7：0>)5/5(Fs<7：0>A作為16位元的呼叫，(Fs<7：0>)是引線位元，A以及5是交替的型態作為連續的呼叫。另一實施例是以1(Fs<13：0>)0/0(Fs<13：0>1且1、0是交替的型態作為連續的呼叫。當引線位元呼叫完成後，固定型態檢查被再使用一次以再次確保晶片運作是可靠的。若此一後期型態檢查為真，則電力開啟呼叫操作即完成。在另一實施例中，加邊(轉換感測或者啟動點或者時間調整)被實施在型態位元上以確保型態位元是引線呼叫操作的最壞情況。在另一實施例中，奇偶位元被實施在型態位元以及引線位元上以確保另一層的可靠度檢查。在另一實施例中，複數個記憶體胞元被實施在每一引線位元上為了操作可靠度。
圖9展示一用於電源供電序列的電源序列控制器以及引線位元(組態位元)呼叫時間的一方塊圖600。方塊620是一直流電-直流電轉換器以從一3.0V電源中提供1.8V。它包括一1.8V的LDO(線性調節器VDDREGp 1.8V)以及一軟性調節器Soft-vddreg1.8V。線性調節器VDDREGp 1.8V為正常操作提供(硬性)精確調節。軟性調節器被用以在電源起動中，當VDDREGp 1.8V尚未可使用或者在省電模式中(比正常操作中小的電壓準位)提供估計地1.2至1.8v。方塊610 POR3V是為了提供給3V電源的啟動點。方塊630 POR1.8V是為了提供給1.8V電源的啟動點。方塊640 PORLOG是為了在電源起動中提供邏輯。方塊666 PWRCALL是為了提供引線呼叫邏輯控制。信號序列為POR3V_N接著POR1.8V_N即最後POR_N(混合POR3V_N與POR1.8V_N)。
圖15的表I展示一電力操作實施例之快閃晶片100以在電源可用3V以及1.8V下實施快閃晶片進一步的效率電力利用包括待機、深度休眠、讀取、編程、以及刪除的操作模式。不同電路功能方塊電力操作實施例是被，例如電力序列的引線呼叫中之組態位元致能。在待機模式中感測電路的Vdd(電源)為0V，電荷幫浦(高壓電路)的Vdd為0V，邏輯控制器的Vdd為3V以及/或1.8V，x-解碼器(又稱為列解碼器)的Vdd為3V以及/或1.8V，y-解碼器電路(又稱為行解碼器)的Vdd為3V以及/或1.8V，IOBUF的Vdd為3V，而VDDREG1.8V的輸出準位是1.8V(硬性(精確)調節模式方塊620，以及硬性電力準位)。在深度休眠模式中感測電路的Vdd(電源)為0V，電荷幫浦(高壓電路)的Vdd為0V，邏輯控制器的Vdd為3V以及/或1.3-1.6V，x-解碼器(又稱為列解碼器)的Vdd為0V，y-解碼器電路(又稱為行解碼器)的Vdd為0V，IOBUF的Vdd為3V，而VDDREG1.8V的輸出準位是1.3-1.6V(圖9中的軟性調節模式方塊620，以及軟性電力準位)。在讀取/編程/刪除感測電路的Vdd(電源)分別為(1.8V以及/或3V)/0V/0V，電荷幫浦(高壓電路)的Vdd分別為0V/3V/3V，在讀取/編程/刪除中邏輯控制器的Vdd為3V以及/或1.8V，在讀取/編程/刪除中x-解碼器(又稱為列解碼器)的Vdd為1.8V，在讀取/編程/刪除中y-解碼器電路(又稱為行解碼器)的Vdd為3V以及/或1.8V，IOBUF的Vdd為3V，而在讀取/編程/刪除中VDDREG1.8V的輸出準位是1.8V(硬性(精確)調節模式方塊620，以及硬性電力準位)。
圖15的表II展示一電力操作實施例之快閃晶片100以在電源可用1.8V下實施快閃晶片100進一步的效率電力利用包括待機、深度休眠、讀取、編程、以及刪除的操作模式。在待機模式中感測電路的Vdd(電源)為0V，電荷幫浦(高壓電路)的Vdd為0V，邏輯控制器的Vdd為1.8V，x-解碼器(又稱為列解碼器)的Vdd為1.8V，y-解碼器電路(又稱為行解碼器)的Vdd為0V，IOBUF的Vdd為1.8V，而VDDREG1.8V的輸出準位是1.8Vs。在深度休眠模式中感測電路的Vdd(電源)為0V，電荷幫浦(高壓電路)的Vdd為0V，邏輯控制器的Vdd為1.8V，x-解碼器(又稱為列解碼器)的Vdd為0V，y-解碼器電路(又稱為行解碼器)的Vdd為0V，IOBUF的Vdd為1.8V，而VDDREG1.8V的輸出準位是1.0-1.3V(圖9中的軟性調節模式方塊620)。在讀取/編程/刪除感測電路的Vdd(電源)分別為1.8V/0V/0V，電荷幫浦(高壓電路)的Vdd分別為0V/1.8V/1.8V，在讀取/編程/刪除中邏輯控制器的Vdd為1.8V，在讀取/編程/刪除中x-解碼器(又稱為列解碼器)的Vdd為1.8V，在讀取/編程/刪除中y-解碼器電路(又稱為行解碼器)的Vdd為1.8V，IOBUF的Vdd為1.8V，而在讀取/編程/刪除中VDDREG1.8V的輸出準位是1.8V(精確調節模式方塊620)。
參照圖10，顯示本發明一第一實施例之一感測放大器760。感測放大器760是一混合電源混合氧化虛擬差動放大型。混合電源表示有複數個電源，例如3V(或5V)以及1.8V以及/或1.2V，被用在同一感測放大器上。混合氧化表示不同氧化物(例如3V(或5V)以及1.8V氧化物以及/或1.2V氧化物)，被用在同一感測放大器上。感測放大器760沿著第一匯流排762接收約為3.0V的電壓Vdd1，以及沿著第二匯流排764接收約為1.8V(或者可選擇地1.2V)的電壓Vdd2。第一匯流排762連接至P型金氧半導體電晶體770(a-c)，其屬於感測放大器760的第一支線(又稱為(記憶體)讀出電路)。電晶體770(a-c)又稱為讀出電路的上拉(負載)電晶體。感測放大器760的第一支線包括參考列(SAL REF 792)以及資料列(SAL0-N 794)的第一支線。N型金氧半導體780(a-c)用作對第一支線電路串級放大的功能。P型金氧半導體電晶體790(a-b)用來將在感測輸出節點(電晶體770(a-c)的汲極)的電壓準位鉗位至小於大約2V以防止感測放大器下一支線之氧化層(電路連接至匯流排764)的應力(或者崩潰)。第二匯流排764連接至感測放大器760其餘所有的P型金氧半導體電晶體。在一實施例中接收電壓Vdd1的電晶體770(a-c)具有的(閘極)氧化層(3V氧化層，例如70埃)厚於其他接收電壓Vdd2的電晶體(1.8V氧化層，例如32埃)。在另一實施例中電晶體770(a-c)為1.8V電晶體(1.8V氧化層)既然跨越其終端(節點)的壓降將被操作於少於一預設之電壓，例如2V以下以防止1.8V氧化層的崩潰。相似的半導體780(a-c)可被實施為3V電晶體或者1.8V電晶體。在1.8V氧化層的情況下，跨越其終端(節點)的壓降將被操作於少於一預設之電壓以防止1.8V氧化層的崩潰。
虛擬差動放大器760的操作如下。參考列SAL_REF 792的第一支線藉由連接至二極體的P型金氧半導體電晶體770c的動作將記憶體胞元電流轉換成為一鏡電流，參考電流現在被電晶體770c鏡射(經由其汲極上的偏壓)進入資料列SAL_0-N 794之P型金氧半導體電晶體780(a-d)的閘極內。藉由使用提供在感測放大器760的第一支線(又稱為(記憶體)讀出電路)的3.0V(Vdd1)，感測放大器的操作範圍將比1.8V的大許多。感測放大器的第二支線，DIFA0-N798，利用1.8V的電源(Vdd2)以將被感測節點(半導體780d的汲極)轉換為一數位準位(輸出Vout0-N)’0’或’1’取決於記憶體胞元電流DATA0-N分別為’高’或’低’並同時達成3V至1.8V的電壓轉換。第二支線DIFA0-N798利用1.8電源，因此1.8v的電晶體可用在此處(相較3v電晶體較小的面積及較高的效能)。差動放大器798，完全由1.8v電晶體組成，包括輸入級N型金氧半導體721、722，以及P型金氧半導體負載723、724及偏壓N型金氧半導體727。第二級包括P型金氧半導體負載725及N型金氧半導體726以轉換成數位輸出VOUTD。開關S1702是為了感測前的初始化。在另一實施例中，輸入電晶體721與722是3.0v電晶體而非1.8v電晶體，舉例來說，假使在鉗位電晶體790(a-b)未使用的情況。
為簡潔起見，y多工器(y解碼器)並未標示於圖10-13的感測放大器中。y多工器被使用來選擇記憶體胞元列(位元線)以將選擇的記憶體胞元連接至感測放大器。
參照圖11，顯示本發明一第二實施例之一感測放大器761。感測放大器761大致與感測放大器760相同，除了電晶體781c以及782c(因此其餘電晶體均相同)。讀出電路792利用電晶體781c以及782c於一汲極-閘極隔離封閉迴路源極隨耦器型態在輸出節點上(上拉電晶體770c的汲極或者串列電晶體780c的汲極)以延展讀出電路的動態範圍。汲極-閘極隔離意指將上拉負載電晶體的汲極以及閘極節點隔離。電晶體781c為天然N型金氧半導體電晶體(大約為零的閥值電壓)用以隔離電晶體770c的汲極以及閘極。電晶體770c的汲極現在可升高至比其閘極電壓更高以允許串列電晶體780c更寬的動態範圍(其汲極可升高至比先前更高的電壓)。電晶體782c用作電晶體781c的偏壓電流。電晶體770c的閘極也是電晶體781c的源極(作為源極隨耦器)且此節點現在為有效的低阻抗(也就是可驅動更大的電流，造成較高的速度)此技術除了讀出參考胞元之外可被用來讀出資料胞元。此技術可被用在其他圖12與13的感測電路上。
參照圖12，顯示本發明一第三實施例之一感測放大器860。感測放大器860是一差動放大模式。感測放大器860沿著第一匯流排762接收約為3.0V的電壓Vdd1，以及沿著第二匯流排764接收約為1.8V的電壓Vdd2。第一匯流排762連接至P型金氧半導體電晶體870(a-c)以及871(a-c)。第二匯流排764連接至感測放大器860其餘所有的P型金氧半導體電晶體。接收電壓Vdd1的電晶體870(a-c)以及871(a-c)具有的氧化層厚於其他接收電壓Vdd2的電晶體。差動放大器860的操作如下。感測放大器的第一支線包括參考列(SAL REF 792)以及資料列(SAL0-N 794)的第一支線。N型金氧半導體880(a-c)用作對第一支線電路串級放大的功能。P型金氧半導體電晶體870(a-c)作為上拉負載及鏡射胞元電流進入P型金氧半導體電晶體871(a-c)而這些電流接著被由(連接至二極體的)N型金氧半導體872(a-c)轉換為輸入電壓。參考胞元電壓以及資料胞元電壓接著被差動放大器898比較以轉換成一數位輸出VOUTD。與感測放大器760情況相同地，藉由將感測放大器分割成操作於3V的讀出電路(892,894)造成較大的操作範圍以及一操作於一較低電壓(例如1.8V)的差動放大器(898)造成較小的面積以及較高的速度。
參照圖13，顯示本發明一第四實施例之一感測放大器960。感測放大器960是一單端放大模式。感測放大器960沿著第一匯流排762接收約為3.0V的電壓Vdd1，以及沿著第二匯流排764接收約為1.8V的電壓Vdd2。第一匯流排762連接至P型金氧半導體電晶體870(a-c)以及871(a-c)。第二匯流排764連接至感測放大器960其餘所有的P型金氧半導體電晶體。接收電壓Vdd1的電晶體870(a-c)以及871(a-c)具有的氧化層厚於其他接收電壓Vdd2的電晶體。感測放大器960的操作如下。感測放大器的第一支線包括參考列(SAL REF 892)以及資料列(SAL0-N 994)的第一支線。N型金氧半導體880(a-c)用作對第一支線電路串級放大的功能。P型金氧半導體電晶體870(a-c)作為上拉負載及鏡射胞元電流進入P型金氧半導體電晶體871(a-c)。參考胞元電流接著被由N型金氧半導體872c轉換為參考電壓。此參考胞元電壓接著將胞元電流鏡射至資料列994的電晶體872a。此被鏡射之胞元電流接著被與電晶體871a的資料胞元電流比較。電流比較的結果即是電晶體871a的汲極電壓。此輸出電壓接著被單端放大器998放大為數位輸出VOUTD。單端放大器998包括第一級的P型金氧半導體電晶體974以及N型金氧半導體975各自具有電流偏壓976、977。P型金氧半導體973是弱反饋電晶體。N型金氧半導體972是隔離電晶體將3V與1.8V電壓隔離。第二級包括P型金氧半導體978及N型金氧半導體979。開關962S1以及964S2是為了感測前的初始化。感測放大器960的優勢為讀出電路892較大的動態範圍，以及994與單端放大器998較小的面積以及功率(與感測放大器860與760在第二支線具有差動放大器的情況比較)。
參照圖14，顯示一IO緩衝器電路1000之詳細電路圖。電路1000包含一IO預驅動電路1010，以及二驅動電路1020a與1020b。預驅動電路1010從記憶體胞元接收資料輸出1002並將信號指引至輸出驅動電路1020a或驅動電路1020b之一。驅動電路1020a或驅動電路1020b的不同點在於驅動電路1020a是由3.0伏特供電而驅動電路1020b是由1.8伏特供電。對3.0伏特以及1.8伏特具有分離的讀取路徑可最佳化讀取效能，既然3.0V以及1.8V電路分別在3.0V以及1.8V操作為最佳。3.0V或1.8V讀取路徑會取決於產品規格所需的3V或1.8V輸出而被致能。除此之外，3.0伏特驅動電路1020a可作為一對1.8伏特驅動電路1020b的靜電放電保護電路。
23~29‧‧‧晶粒墊
33‧‧‧POR1.8V_B
38‧‧‧電荷幫浦電路
42‧‧‧接合墊
46‧‧‧感測電路
48‧‧‧控制信號
52、54‧‧‧接合電線
62‧‧‧電路

权利要求:
Claims (16)
[1] 一種積體電路晶粒，包含：一用以接收一第一電壓的第一晶粒墊；一用以接收一第二電壓的第二晶粒墊，其中該第二電壓小於該第一電壓；一可在該第一電壓下操作之第一電路；一可在該第二電壓下操作並連接至該第二晶粒墊之第二電路；一用以偵測從該第二晶粒墊流過電流之電路；一用以將該第一電壓轉換成該第二電壓的電壓調節器；以及其中該用以偵測從該第二晶粒墊流過電流之電路，響應於偵測到電流而啟動該電壓調節器。
[2] 如申請專利範圍第1項之積體電路晶粒，其中該第二電路是一組非依電性記憶體胞元之陣列，而該第一電路是該記憶體胞元之陣列的周邊電路。
[3] 如申請專利範圍第2項之積體電路晶粒，其中該第一電路包括一用於該非依電性記憶體胞元之陣列的微控制器電路。
[4] 如申請專利範圍第2項之積體電路晶粒，其中該第一電路包括一用以接收一位址信號以及供給一解碼位址信號予該非依電性記憶體胞元之陣列的位址解碼器電路。
[5] 如申請專利範圍第1項之積體電路晶粒，其中該第一電路是一用於一非依電性記憶體裝置的一感測放大器電路的第一部分，而該第二電路是一用於該非依電性記憶體裝置的該感測放大器電路的第二部分。
[6] 一種積體電路非依電性記憶體裝置，包含：一組非依電性記憶體胞元之陣列；一連接至該非依電性記憶體胞元之陣列之感測放大器；一連接至該非依電性記憶體胞元之陣列以及該感測放大器的一第一部分之第一電壓源；以及一與該第一電壓源不相同且連接到該感測放大器的一第二部分之第二電壓源。
[7] 如申請專利範圍第6項之裝置，其中該感測放大器是一差動感測放大器。
[8] 如申請專利範圍第6項之裝置，其中該感測放大器是一單端感測放大器。
[9] 如申請專利範圍第6項之裝置，其中該感測放大器的該第一部分包含具有一第一閘極氧化物的電晶體。
[10] 如申請專利範圍第9項之裝置，其中該感測放大器的該第二部分包含具有一第二閘極氧化物的電晶體，其中該第二閘極氧化物具有一與該第一閘極氧化物的厚度不相同之厚度。
[11] 如申請專利範圍第10項之裝置，其中該感測放大器的該第一部分具有一輸出節點，且在該輸出節點包括一鉗位輸出電壓以防止該第二閘極氧化物的應力或崩潰。
[12] 如申請專利範圍第10項之裝置，其中該感測放大器的該第一部分包括一汲極閘極隔離封閉迴路源極隨耦器電晶體。
[13] 一種積體電路快閃記憶體系統，包含：一記憶體快閃陣列；一第一晶粒墊；一連接至該第一晶粒墊之第一電路；一第二晶粒墊；一連接至該第二晶粒墊之第二電路；以及一電力序列控制器，用以提供組態位元來組配該第一電路、該第二電路以及該第一晶粒墊以及該第二晶粒墊的連接。
[14] 如申請專利範圍第13項之系統，更包含用以控制由一電力序列提供該等組態位元的一電力序列控制器。
[15] 如申請專利範圍第14項之系統，其中該電力序列包括並行的型態檢查。
[16] 如申請專利範圍第13項之系統，其中該等組態位元以用於該第一電路及該第二電路的硬性和軟性調節電力位準控制用於刪除、編程、讀取、待機、以及深度休眠的不同省電模式。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

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PCT/US2012/059808|WO2013066592A2|2011-11-01|2012-10-11|A mixed voltage non-volatile memory integrated circuit with power saving|

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