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    • 专利摘要:
    本發明提供一種帶隙電壓產生電路，用以產生一帶隙電壓。該帶隙電壓產生電路具有包含兩個輸入端及一個輸出端之一運算放大器；一電流鏡電路，其具有至少兩個並聯之電流路徑，各該電流路徑藉由來自該運算放大器之該輸出端所控制，該等電流路徑之一者耦接至該運算放大器之該兩個輸入端中之一者；一電阻分壓電路，其連接至另一該電流路徑，該電阻分壓電路提供該電路之該帶隙電壓。
    公开号:TW201321924A
    申请号:TW101138703
    申请日:2012-10-19
    公开日:2013-06-01
    发明作者:Hieu Van Tran；Anh Ly；Thuan Vu；Hung Quoc Nguyen
    申请人:Silicon Storage Tech Inc；
    IPC主号:G05F3-00
    专利说明:
    低電壓、低功率帶隙電路 發明領域
    本發明係關於一種帶隙電壓產生電路，更詳細地說係有關於用以產生一低帶隙電壓之一低功率電路。 發明背景
    帶隙電壓產生電路係為此技藝者所熟知，可參閱例如美國專利US6943,617。參考第1圖，其顯示一先前技藝之帶隙電壓產生電路10。此電路10包含兩個並聯之電流路徑，標記為I1及I2。於電流路徑I2之電流為I2=(Vbe1-Vbe2)/R0=dVbe/R0(其中Vbe1是於電流路徑I1中雙載子電晶體12跨越基極射極間之電壓，以及Vbe2是於電流路徑I2中雙載子電晶體14跨越基極射極間之電壓)。dVbe=VT*ln(N)，其中VT為熱電壓k*T/q，k=波次蔓常數，q=電子電量。所以dVbe與絕對溫度成比例(PTAT)。Vbe則與絕對溫度成互補(負的)比例(CTAT)。輸出帶隙電壓Vbg=(R1/R0)dVbe+Vbe3(其中Vbe3是於電流路徑I3中雙載子電晶體16跨越基極射極間之電壓)，而雙載子電晶體12與雙載子電晶體16之射極之尺寸係實質相同。而雙載子電晶體14之射極之尺寸則大約是雙載子電晶體12之射極之尺寸之N倍。一般而言，電路10之缺點是其最小之帶隙電壓是高的(於大於2伏特之等級)。
    參考第2圖，第2圖所顯示的是先前技藝中之另一帶隙電壓產生電路20。電路20除了如圖所示加入一電壓幫浦外，其餘和第1圖所示之電路10相似。不論如何，其結果係相似於第1圖所示之電路10，其中最小之帶隙電壓是大於2伏特之等級。
    參考第3圖，第3圖所顯示的是先前技藝中之另一帶隙電壓產生電路30。電路30包含具有兩個輸入端及一個輸出端之一運算放大器32。該運算放大器32接收來自一電流鏡(34a及34b)之輸入。該運算放大器32之輸出係用來控制與一電阻38串聯連接之一PMOS電晶體36(等效於一個PMOS電晶體36之兩個電晶體以電路並排方式顯示於圖中)，以從PMOS電晶體36與電阻38之連接點處取出作為帶隙電壓之輸出端。雖然此輸出之帶隙電壓可以低至如1.0伏特，但此電路30需要多個精確電路，導致可能的不匹配。
    參考第4圖，第4圖所顯示的是先前技藝中之另一帶隙電壓產生電路40。電路40包含具有兩個輸入端及一個輸出端之一運算放大器42。該輸入端之一者是取自於一電阻分壓電路(包含電阻器R1和R2)，而輸入端之另一者則來自一並聯電路，輸出端則用來控制通過該兩個電路之電流路徑。此輸出之帶隙電壓是在1.25伏特等級。
    當更多更多之電子裝置變成是可攜式並且使用電池作為電力之來源，這樣之情況要求帶隙電路去具有低功率消耗及可以產生一低的電壓。所以就有需要一個低電壓低功率之帶隙電路。 發明概要
    一種帶隙電壓產生電路，用以產生一帶隙電壓。該帶隙電壓產生電路具有包含兩個輸入端及一個輸出端之一運算放大器；一電流鏡電路，其具有至少兩個並聯之電流路徑，各該電流路徑藉由來自該運算放大器之該輸出端所控制，該等電流路徑之一者耦接至該運算放大器之該兩個輸入端中之一者；一電阻分壓電路，其連接至另一該電流路徑，該電阻分壓電路提供該帶隙電壓。
    10、20、30、40、50、80、90、100、110、120、130、140、150‧‧‧帶隙電壓產生電路
    36、82a、82b、59a、59b、113、123、125、126、134a、134b、135a、135b、138‧‧‧PMOS電晶體
    34a及34b‧‧‧電流鏡
    32、42、52、132‧‧‧運算放大器
    54‧‧‧非反相第一輸入端
    56‧‧‧反相第二輸入端
    58‧‧‧輸出端
    12、14、16、60、62、64‧‧‧雙載子電晶體
    38、92a、92b、63‧‧‧電阻
    84a、84b、53a、53b、55a、55b、57a、57b、133a、133b、136a、136b、137‧‧‧原生電晶體
    61a、61b、65、67a、67b、117a、117b、115、124、127、128‧‧‧NMOS電晶體
    112‧‧‧運算放大器偏壓電流電路
    114‧‧‧初始偏壓電流電路
    122‧‧‧啟動電路
    圖1為先前技藝中之一帶隙電路的一電路圖。
    圖2為先前技藝中之另一帶隙電路的一電路圖。
    圖3為先前技藝中之另一帶隙電路的一電路圖。
    圖4為先前技藝中之另一帶隙電路的一電路圖。
    圖5為本發明之帶隙電路之第一實施例的一電路圖。
    圖6為本發明之帶隙電路之第二實施例的一電路圖。
    圖7為本發明之帶隙電路之第三實施例的一電路圖。
    圖8為本發明之帶隙電路之第四實施例的一電路圖。
    圖9為本發明之帶隙電路之第五實施例的一電路圖。
    圖10為本發明之帶隙電路之第六實施例的一電路圖。
    圖11為本發明之帶隙電路之第七實施例的一電路圖。
    圖12為本發明之帶隙電路之第八實施例的一電路圖。
    圖13為本發明之帶隙電路之第九實施例的一電路圖。
    圖14為本發明之帶隙電路之第十實施例的一電路圖。 用以實施發明之形態
    參考第5圖，第5圖所顯示的是本發明之帶隙電路50之第一實施例。電路50包含具有一非反相第一輸入端54、一反相第二輸入端56、及一個輸出端58之一運算放大器(op amp)52。該輸出端58連接於三個PMOS電晶體P1、P2、P3之閘極。這些PMOS電晶體P1、P2、及P3中之每一者各與電流路徑I1、I2、及I3串聯連接，而電流路徑I1、I2、及I3則全部都並聯。輸出端58控制於電流路徑I1、I2、及I3中電流之流動。電流路徑I1連接至並聯電流子路徑I4、及I5。這些電流子路徑I4、及I5中之每一者具有與其串聯連接之等效電流源(分別為In及Ir)，該電流源In及Ir之輸出分別連接於該運算放大器52之輸入端54及56。電流源In係連接於一PNP雙載子電晶體60之射極，而其基極及集極則彼此連接且連接至接地端。電流源Ir係連接於一電阻R1，電阻R1再連接至一PNP雙載子電晶體62之射極，而其基極及集極則彼此連接且連接至接地端。電晶體62之射極具有N倍於電晶體60之射極之比率。Ir之電流由電流I5所決定，而電流I5等於dVbe/R1(dVbe=PNP 60之Vbe-PNP 64之Vbe)。電流I4由In之電流所決定，而In之電流則由電流鏡之比率In/Ir所決定。電流I1、I4、及I5因此與絕對溫度成比例(PTAT)。第3個MOS電晶體P3連接於電流路徑I3(從電晶體P1鏡射而來，因此也具PTAT性質)，而連接於一PNP雙載子電晶體64之射極，而其基極及集極則彼此連接且連接至接地端。電晶體64之射極面積實質上和電晶體60之射極面積相同。包含與電阻R2串聯連接之R3之一電阻分壓電路與該電晶體64之射極/集極並聯連接。電阻R2及R3以及雙載子電晶體64之Vbe電壓提供一個Vbe之分量(Vbe之比例<於電阻R2及R3之接合處之Vbe)。電阻R2及R3之接合處之節點連接於電流路徑I2，以及到MOS電晶體P2，而此節點提供輸出之帶隙電壓Vbg。
    於電路50之操作中，可調整電阻R1來對輸出電壓Vbg之溫度係數(TC)作補償。而且也可調整電阻R2及R3來對輸出電壓Vbg之TC作補償。MOS電晶體P1、P2、及P3做為用於電流路徑I1、I2、及I3之電流鏡。再者，電流子路徑I4、及I5以In/Ir之電流比率來提供電流以作為一電流鏡。結果輸出電壓Vbg=K1*Vbe(電晶體64之Vbe電壓)+K2*△Vbe，而K1=R2/(R2+R3)，例如0.5，以及△Vbe=(電晶體60之Vbe電壓-電晶體62之Vbe電壓)，而K2=R2eq/R1。R2eq為R2及R3之並聯組合電阻。因此藉由適當地調整電阻R1、R2及R3，可以使得輸出帶隙電壓Vbg和溫度無關，並且非常小，例如小於0.6V。再者，可以針對Vbg之溫度係數TC，來調整In/Ir比率或P1/P2電晶體尺寸比率。
    參考第6圖，第6圖所顯示的是本發明用於產生帶隙電壓之電路80之第二實施例。此電路80係和顯示於第5圖之電路50相似。因此相同之標號將被使用於相同之部件。電路80與電路50間之唯一改變在於顯示於第5圖中之等效電流源In是顯示於第6圖中之如包含一與一原生電晶體84a並聯連接之一PMOS電晶體82a，而PMOS電晶體82a之閘極連接至接地端。電晶體82a及84a之源極/汲極連接在一起，並且與電流路徑I4串聯。顯示於第5圖中之等效電流源Ir是顯示於第6圖中之如包含一與一原生電晶體84b並聯連接之一PMOS電晶體82b，而PMOS電晶體82b之閘極連接至接地端。電晶體82b及84b之源極/汲極連接在一起，並且與電流路徑I5串聯。原生電晶體84a及84b之閘極連接在一起，並且接至一電壓源Vdd。對低電壓操作而言，就如電池操作，Vdd可能是在1.0-1.2伏特等級。在所有其他方面，電路80係和電路50相同，且電路80之操作也和電路50之操作相同。In/Ir之比例係由電晶體82a及84a之尺寸除以電晶體82b及84b之尺寸之比例所決定。用於In及Ir之另一實施例是PMOS電晶體82a及82b而分別沒有原生電晶體84a及84b。再者，PMOS電晶體82a及82b可以以一控制電壓加以偏壓以模擬一等效電阻值(一預設值)，比如100K或1K歐姆。用於In及Ir之另一不同實施例是原生電晶體84a及84b而分別沒有PMOS電晶體82a及82b。再者，原生電晶體84a及84b之閘極可以以一控制電壓加以偏壓以模擬一等效電阻值(一預設值)，比如100K或1K歐姆。
    參考第7圖，第7圖所顯示的是本發明之一電路90之一第3實施例，用以產生一帶隙電壓，該電路90是類似於顯示於第5圖之電路50，及顯示於第6圖之電路80。所以相同之標號將被使用於相同之部分。於電路90及電路50間唯一之差異在於顯示於第5圖之電流源In係如第7圖中所顯示之包含一個電阻92a，而顯示於第5圖之電流源Ir係如第7圖中所顯示之包含一個電阻92b。在所有其他部分電路90係相同於電路50，且電路90之操作亦相同於電路50之操作。
    參考第8圖，第8圖所顯示的是本發明之一電路100之一第4實施例，用以產生一帶隙電壓，該電路100是類似於顯示於第7圖之電路90。所以相同之標號將被使用於相同之部分。於電路100及電路90間唯一之差異在於所顯示之運算放大器52以更仔細之方式呈現。如第8圖所顯示，該運算放大器52包含兩串接差動級之兩級架構。第一級包含兩個原生電晶體53(a-b)，其閘級由輸入端56及54所分別提供。一個原生NMOS電晶體具有一個實質接近於0伏特之一臨界電壓。一個增強型NMOS電晶體具有一個約03-1.0伏特之一臨界電壓。此原生電晶體53(a-b)(其形成一差動輸入對)之汲極係連接於一對兩串聯連接(疊接負載)原生電晶體55(a-b)及57(a-b)(其組成用於此輸入差動對之輸出負載)，並以此兩對電晶體55(a-b)及57(a-b)連接至一正電源電壓。因為只有原生電晶體係用於此第一級，所以該電路100係操作於一非常低之電壓電源，例如1V Vdd，及於一低電壓之輸入共模範圍，例如於節點56/54上0.1V。該輸入差動對電晶體53(a-b)之汲極係連接於一第二級增強型NMOS差動輸入對電晶體61(a-b)之閘級。一對PMOS電晶體59(a-b)係連接至第二級差動對輸入電晶體61(a-b)之汲極，並作為第二級之輸出負載。來自第二級之輸出訊號(連接至NMOS電晶體61a之汲極，電晶體61a使其閘極連接至該第一輸入差動對原生電晶體53a之汲極)為該運算放大器之輸出。連接至一正電源電壓之一電阻63係連接至一以二極體式連接之NMOS電晶體65以經由兩個NMOS電晶體67(a-b)來提供一固定偏壓電流來為運算放大器52之輸入差動對53(a-b)供給該偏壓電流。該固定偏壓電流係幾乎比例於電源電壓(=(Vdd-VT)/R，VT為NMOS臨界電壓)。
    參考第9圖，第9圖所顯示的是本發明之一電路110之一第5實施例，用以產生一帶隙電壓，該電路110是類似於顯示於第8圖之電路100。所以相同之標號將被使用於相同之部分。於電路110及電路100間唯一之差異在於電路110加入連接至該運算放大器52之一個IBoa(運算放大器偏壓電流)電路112及一個IBinit(初始偏壓電流)電路114。該IBoa電路112包含一個以其閘極連接至該運算放大器52之輸出之PMOS電晶體113。該PMOS電晶體113連接於以二極體式連接之NMOS電晶體115，一旦該運算放大器52是運作時，意謂著其輸出提供一個正確之操作偏壓於節點58(至PMOS電晶體P1/P2/P3之閘極)。這個偏壓將會使得一個偏壓電流(與dVbe/R1成比例，即於節點54及56間之Vbe電壓差除以R1)於該IBoa電路112內傳導。接著於電路112中以二極體式連接之NMOS電晶體115將提供一偏壓以連接至該輸入差動對之其他偏壓電晶體117(a-b)(並聯於該輸入差動對之原始偏壓電晶體67(a-b))之閘極。這些其他偏壓電晶體117(a-b)提供偏壓電流(由該IBoa電路112所控制)至該運算放大器52。這個偏壓經由該IBinit電路114藉由將原始偏壓電晶體67(a-b))之閘極拉至低的位準，例如0V，也使得此原始偏壓電流降至最小，例如0ua。當該IBoa電路112提供該(操作)偏壓電流至該運算放大器52時，該IBinit電路114降低來自流至該運算放大器52之固定偏壓電流之偏壓電流。當該IBinit電路114到達一個IBinit最小值時，該IBoa電路到達一個最終之偏壓操作電流。
    參考第10圖，第10圖所顯示的是本發明之一電路120之一第6實施例，用以產生一帶隙電壓，該電路120是類似於顯示於第9圖之電路110。所以相同之標號將被使用於相同之部分。於電路120及電路110間唯一之差異在於電路120加入連接至IBoa電路112之一啟動電路122，該IBoa電路112操作為一自給偏壓電路以提供一自給偏壓給該運算放大器52，該啟動電路122感測該運算放大器52於節點58之輸出端以監測該運算放大器52是否是操作的，意思是是否他的值是低的(低於Vcc)以判定PMOS電晶體123是否有汲取電流。若該PMOS電晶體123未汲取電流，那麼一個小量之固定電流由NMOS電晶體124所提供，其藉由PMOS電晶體125及126和NMOS電晶體127到NMOS電晶體128，以將輸出節點58拉至低位準，而激射一個偏壓電流進入PMOS電晶體P1/P2/P3，進而將到該運算放大器52之輸入節點54/56拉至一高位準以啟動該電路。如此便啟動了該運算放大器52並使其操作。
    參考第11圖，第11圖所顯示的是本發明之一電路130之一第7實施例，用以產生一帶隙電壓，該電路130是類似於顯示於第10圖之電路120。所以相同之標號將被使用於相同之部分。於電路130及電路120間唯一之差異在於顯示於第11圖之運算放大器132除了具有一疊接結構外是和顯示於第10圖之運算放大器52相同。該疊接結構允許運算放大器132在一低電源電壓下操作(因為於輸入差動級中並無二極體式連接之PMOS電晶體負載)。PMOS電晶體134(a-b)作為用於該輸入差動對133(a-b)之負載(電流鏡負載)，該輸入差動對133(a-b)顯示兩對以疊接串聯連接之原生NMOS電晶體。經由PMOS電晶體135(a-b)而被疊接之原生NMOS電晶體136(a-b)(各包含兩個以疊接串聯連接之原生NMOS電晶體)作為用於(來自該輸入級)電流差異之NMOS電流負載。電晶體136b之汲極是該NMOS電流負載之輸出節點。VB1及VB2分別提供適當偏壓用於電晶體134(a-b)及135(a-b)。接著該電晶體負載136(a-b)之輸出電壓則由最後級來放大，以提供該運算放大器132之輸出電壓節點58。而該最後級為由原生NMOS電晶體137及PMOS電晶體138所組成之一共源極放大器。所以顯示於第11圖之運算放大器132允許此電路於一低電源電壓Vdd下操作。
    參考第12圖，第12圖所顯示的是本發明之一電路140之一第8實施例，用以產生一帶隙電壓，該電路140是類似於顯示於第6圖之電路60。所以相同之標號將被使用於相同之部分。該電路140包含一運算放大器52(也可以是顯示於第11圖之運算放大器132)，該運算放大器52具有一非反相第一輸入端54，一反相第二輸入端56及一輸出端58，該輸出端58係連接於兩個PMOS電晶體P1及P2之閘級。P1及P2電晶體係各與一電流路徑I1及I2串聯連接，整個係以並聯方式連接，輸出端58控制於電流路徑I1及I2中之電流流動。電流I1及I2係與溫度無關之電流(ZTC)。電流路徑I1係連接於並聯電流子路徑I4及I5。各個電流子路徑I4及I5都具有一個以串聯方式連接之等效電流源。此電流源和顯示於第6圖中之電流源相同，其包含一個與原生NMOS電晶體並聯連接之PMOS電晶體。該電流源In及Ir之輸出分別連接至該運算放大器之輸入端54及56。In/Ir之電流比例係由電晶體82a及84a之尺寸除以電晶體82b及84b之尺寸之比例所決定。電流源In係連接至一PNP雙載子電晶體之射極，其基極及集極互相連接，且至接地端。電流源Ir係連接至一電阻R1，然後連接至一PNP雙載子電晶體62之射極，其基極及集極互相連接，且至接地端。該電流源Ir也連接至一包含電阻R2a及R2b之一電阻。電阻R2a及R2b整個形成一個總電阻R2，然後至接地端。電晶體62之射極具有一個N倍於電晶體60之射極之尺寸。第二NMOS電晶體P2係與電流路徑I2串聯連接，其連接至一電阻R3，然後至接地端。於R3之連接點係用於間隙電壓之輸出端。
    於電路140之操作中，電路140可被使用於一非常低之電壓源Vdd。由電路140所產生之輸出帶隙電壓為：Vbg=(R3/R2)* Vbe(電晶體PNP 60之Vbe)+(R3/R1)*△Vbe
    其中△Vbe=電晶體60之Vbe-電晶體之62Vbe。
    參考第13圖，第13圖所顯示的是本發明之一電路150之一第9實施例，用以產生一帶隙電壓，該電路150是類似於顯示於第12圖之電路140，所以相同之標號將被使用於相同之部分。電路150具有另一電阻R4，其與電阻R2相同之方式來與雙載子電晶體60並聯連接，包含電阻R2a及R2b之電阻R2與雙載子電晶體62並聯連接。用於說明之目的，所顯示之電阻R4同樣包含以串聯連接之兩電阻R4a及R4b，而其電阻值之合為R4。電阻R4被加入於電流路徑I4以平衡於電流路徑I5中電阻R2之電流流量。在所有其他部分電路150係相同於電路140，且電路150之操作亦相同於電路140之操作。
    參考第14圖，第14圖所顯示的是本發明之一電路160之一第10實施例，用以產生一帶隙電壓，該電路160是類似於顯示於第13圖之電路150，所以相同之標號將被使用於相同之部分。電路160使於該運算放大器52之該非反相輸入端54連接至電阻R4a及R4b之連接處。此外，該反相輸入端56則被連接至電阻R2a及R2b之連接處。在所有其他部分，電路160係相同於電路150，且電路160之操作亦相同於電路150之操作。
    從前文所述，可以了解用以產生一低電壓之一低功率間隙電路已經被揭露，此電路適合用於任何使用電池來操作之任何電子裝置。
    50‧‧‧帶隙電壓產生電路
    60、62、64‧‧‧雙載子電晶體
    54‧‧‧非反相第一輸入端
    56‧‧‧反相第二輸入端
    58‧‧‧輸出端
    权利要求:
    Claims (27)
    [1] 一種用以產生一帶隙電壓之帶隙電壓產生電路，其包含：一運算放大器，其具有兩個輸入端及一個輸出端；一電流鏡電路，其具有至少兩個並聯之電流路徑，各該電流路徑藉由來自該運算放大器之該輸出端所控制；該等電流路徑之一者耦接至該運算放大器之該兩個輸入端中之一者；以及一電阻分壓電路，其連接至另一該電流路徑，該電阻分壓電路提供該帶隙電壓。
    [2] 如申請專利範圍第1項之帶隙電壓產生電路，其中該兩個電流路徑之各者具有一PMOS電晶體，以其閘極耦接至該運算放大器之該輸出端以控制介於其源極及汲極間之電流。
    [3] 如申請專利範圍第1項之帶隙電壓產生電路，其中該兩個電流路徑中之該一者具有兩個並聯之子路徑，各子路徑連接至該運算放大器之該兩個輸入端中之不同之一者。
    [4] 如申請專利範圍第3項之帶隙電壓產生電路，其中該子路徑之一者具有連接於該子路徑之一電阻。
    [5] 如申請專利範圍第3項之帶隙電壓產生電路，其中該電阻分壓電路包含串聯連接於一節點之一第一電阻器及一第二電阻器，以該節點來提供該帶隙電壓。
    [6] 如申請專利範圍第5項之帶隙電壓產生電路，其中該第一電阻器及該第二電阻器具有實質上相等之電阻值。
    [7] 如申請專利範圍第4項之帶隙電壓產生電路，其中各電流路徑包含一PMOS電晶體，以其閘極耦接至該運算放大器之該輸出端以控制介於其源極及汲極間之電流；一雙載子電晶體，其具有與該PMOS電晶體之源極/汲極串聯連接之射極/集極。
    [8] 如申請專利範圍第7項之帶隙電壓產生電路，其中各該子路徑具有一電流源。
    [9] 如申請專利範圍第8項之帶隙電壓產生電路，其中於各子路徑之該電流源包含一PMOS電晶體及與其並聯連接之一原生MOS電晶體。
    [10] 如申請專利範圍第9項之帶隙電壓產生電路，其中各該PMOS電晶體及原生MOS電晶體具有一含有控制偏壓之閘極以模擬一預定電阻值。
    [11] 如申請專利範圍第8項之帶隙電壓產生電路，其中於各子路徑之該電流源包含一電阻器。
    [12] 如申請專利範圍第7項之帶隙電壓產生電路，其中各該子路徑連接於該運算放大器之該兩個輸入端之一者。
    [13] 如申請專利範圍第1項之帶隙電壓產生電路，進一步包含與該電阻分壓電路並聯連接之一雙載子電晶體。
    [14] 如申請專利範圍第1項之帶隙電壓產生電路，進一步包一第二電阻分壓電路。
    [15] 如申請專利範圍第14項之帶隙電壓產生電路，其中該運算放大器之該等輸入之一者係來自該第二電阻分壓電路。
    [16] 如申請專利範圍第1項之帶隙電壓產生電路，進一步包含具有一連接至該帶隙電壓之PMOS電晶體的一第三電流路徑，該第三電流路徑以該PMOS電晶體耦接至該運算放大器之該輸出端。
    [17] 如申請專利範圍第16項之帶隙電壓產生電路，其中該電阻分壓電路包含在一輸出節點與一第二電阻串聯連接之一第一電阻，以該輸出節點來提供該帶隙電壓，且以該輸出節點連接至該第三電流路徑之該PMOS電晶體。
    [18] 如申請專利範圍第1項之帶隙電壓產生電路，進一步包含一運算放大器偏壓電流電路，其連接來接收該運算放大器之輸出端，且用以提供一操作偏壓電流至該運算放大器。
    [19] 如申請專利範圍第18項之帶隙電壓產生電路，其中該運算放大器偏壓電流電路包含一具有連接至該運算放大器之輸出端之一閘極之一PMOS電晶體，且串聯式地連接至連接於接地端之一NMOS電晶體。
    [20] 如申請專利範圍第18項之帶隙電壓產生電路，進一步包含一初始偏壓電流電路，其連接至該運算放大器用以在該運算放大器偏壓電流電路提供該操作偏壓電流至該運算放大器時，降低該偏壓電流至該運算放大器。
    [21] 如申請專利範圍第1項之帶隙電壓產生電路，其中該運算放大器為一兩級運算放大器。
    [22] 如申請專利範圍第21項之帶隙電壓產生電路，其中該運算放大器之該兩級之一者包含原生MOS電晶體。
    [23] 如申請專利範圍第22項之帶隙電壓產生電路，其中該原生MOS電晶體係於該運算放大器之該輸入端。
    [24] 如申請專利範圍第22項之帶隙電壓產生電路，其中該原生MOS電晶體係於該運算放大器之該輸出端。
    [25] 如申請專利範圍第22項之帶隙電壓產生電路，其中該運算放大器為一串級運算放大器。
    [26] 如申請專利範圍第22項之帶隙電壓產生電路，其中該運算放大器之一第一級為一折疊式疊接運算放大器。
    [27] 如申請專利範圍第26項之帶隙電壓產生電路，其中該運算放大器之一第二級為一共源極放大器。
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