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    • 专利摘要:
    一種差模蛇形延遲線結構，係包含一組由二蛇形延遲線所組成之蛇形延遲線對、第一接地防護線、第二接地防護線以及二個第三接地防護線；蛇形延遲線對係自輸入端延伸後反覆彎折至輸出端以設置於佈線層，藉以形成朝第一方向具有第一開口之第一耦合空間，與朝該第一方向之反方向具有第二開口之第二耦合空間，該些蛇形延遲線於彎折處之寬度係小於非彎折處之寬度；第一接地防護線，係自第一開口處朝第一耦合空間延伸而設置於佈線層，並利用複數個第一貫穿孔電性連結於接地電路；第二接地防護線係自第二開口處朝第二耦合空間延伸而設置於佈線層，並利用複數個第二貫穿孔電性連結於該接地電路；第三接地防護線係分別設置於佈線層位於該組蛇形延遲線對之上緣及下緣處，並利用複數個第三貫穿孔電性連結於接地電路。
    公开号:TW201304628A
    申请号:TW100124953
    申请日:2011-07-14
    公开日:2013-01-16
    发明作者:薛光華；許嘉紘
    申请人:私立中原大學；
    IPC主号:H01P9-00
    专利说明:
    差模蛇形延遲線結構
    本發明係關於一種差模蛇形延遲線結構，尤指一種具有接地防護線與強耦合線段之差模蛇形延遲線結構。
    在高速數位信號中，信號同步是一個必須考慮的議題，故一般會利用延遲線加以增加延遲時間，達到信號同步的要求。
    而在有限空間中，延遲線一般都會以彎折方式來佈線，常見的延遲線有數種，差模蛇形延遲線(Differential Serpentine Delay Line)即是其中相當普遍的一種，請參閱第一圖，第一圖係為習知技術之差模蛇形延遲線結構圖。差模蛇形延遲線11係反覆彎折地設置於基板100之上，並且由二條蛇形延遲線111與112所組成。
    然而，二條蛇形延遲線於彎折時會造成訊號線不等長的狀況，且水平線段亦會產生串音雜訊干擾，進而影響接收端信號波形，因此很容易造成數位信號電壓位準判讀錯誤，雖然習知技術中有部份研究係以接地防護線來降低串音雜訊，然而效果實屬有限。
    緣此，本發明之主要目的係提供一種具有接地防護線與強耦合線段之差模蛇形延遲線結構，以有效降低差模延遲線不等長與串音影響而產生的共模雜訊。
    一種差模蛇形延遲線結構，係用以設置於一基板，該基板係具有一接地層與一佈線層，其中該接地層更佈設有一接地電路，該差模蛇形延遲線結構係包含一組由互相平行的二蛇形延遲線所組成之蛇形延遲線對、至少一第一接地防護線、至少一第二接地防護線以及二個第三接地防護線；蛇形延遲線對係自一輸入端延伸後反覆彎折至一輸出端以設置於該佈線層，藉以形成朝一第一方向具有一第一開口之至少一第一耦合空間，與朝該第一方向之反方向具有一第二開口之至少一第二耦合空間，該些蛇形延遲線於彎折處之寬度係小於非彎折處之寬度；第一接地防護線係自該第一開口處朝該第一耦合空間延伸而設置於該佈線層，並保持與該蛇形延遲線對間隔，該第一接地防護線更利用複數個第一貫穿孔電性連結於該接地電路；第二接地防護線係自該第二開口處朝該第二耦合空間延伸而設置於該佈線層，並保持與該蛇形延遲線對間隔，該第二接地防護線更利用複數個第二貫穿孔電性連結於該接地電路；第三接地防護線係分別設置於該佈線層位於該組蛇形延遲線對之上緣及下緣處，並利用複數個第三貫穿孔電性連結於該接地電路。
    於本發明之一較佳實施例中，其中該第一耦合空間之數量係相等於該第二耦合空間之數量。
    於本發明之一較佳實施例中，其中該佈線層係位於該基板之內部。
    於本發明之一較佳實施例中，其中該些蛇形延遲線係由一微帶線或一帶線所構成，較佳者，係由微帶線所構成。
    於本發明之一較佳實施例中，其中該基板係由複數種介電常數之材質堆疊而成。
    於本發明之一較佳實施例中，其中該第一接地防護線之兩端係連結於該些第一貫穿孔。
    於本發明之一較佳實施例中，其中該第二接地防護線之兩端係連結於該些第二貫穿孔。
    於本發明之一較佳實施例中，其中該第三接地防護線之兩端係連結於該些第三貫穿孔。
    相較於習知之差模蛇形延遲線結構，本發明除了利用第一接地防護線、第二接地防護線以及第三接地防護線來降低共模雜訊，更利用縮減蛇形延遲線對於彎折處之寬度，以形成強耦合線段，並進而降低共模雜訊，因此共模雜訊的抑制效果係優於習知之差模蛇形延遲線結構。
    本發明所採用的具體實施例，將藉由以下之實施例及圖式作進一步之說明。
    本發明係關於一種差模蛇形延遲線結構，尤指一種具有接地防護線與強耦合線段之差模蛇形延遲線結構。以下茲列舉一較佳實施例以說明本發明，然熟習此項技藝者皆知此僅為一舉例，而並非用以限定發明本身。有關此較佳實施例之內容詳述如下。
    請參閱第二圖與第三圖，第二圖係為本發明之差模蛇形延遲線結構上視圖，第三圖係為本發明之差模蛇形延遲線結構剖面圖。本發明之差模蛇形延遲線結構係用以設置於一基板300，該基板300係具有一佈線層31與一接地層32，其中該接地層32更佈設有一接地電路33，該差模蛇形延遲線結構係包含一組由互相平行的二蛇形延遲線211與212所組成之蛇形延遲線對21、至少一第一接地防護線22、至少一第二接地防護線23以及二個第三接地防護線24；於本發明之一較佳實施例中，其中該佈線層31係位於該基板300之內部，且該基板300可以是由複數種介電常數之材質堆疊而成。
    蛇形延遲線對21係自一輸入端In延伸後反覆彎折至一輸出端Out以設置於該佈線層31，藉以形成朝一第一方向D1具有一第一開口O1之至少一第一耦合空間，與朝該第一方向之反方向具有一第二開口O2之至少一第二耦合空間，該些蛇形延遲線211與212於彎折處A之寬度係小於非彎折處之寬度，彎折處A的蛇形延遲線211與212在此係稱為強耦合線段(Strongly Coupled Lines)，其係可大幅降低因訊號線不等長所產生的共模雜訊；於本發明之一較佳實施例中，其中該第一耦合空間之數量係相等於該第二耦合空間之數量；於本發明之一較佳實施例中，該些蛇形延遲線211與212可由一微帶線或一帶線所構成。特別是當蛇形延遲線211與212由微帶線所構成時，其共模雜訊的抑制效果會更為顯著。
    第一接地防護線22係自該第一開口O1處朝該第一耦合空間延伸而設置於該佈線層31，並保持與該蛇形延遲線對21間隔，該第一接地防護22線更利用複數個第一貫穿孔221電性連結於該接地電路33；於本發明之一較佳實施例中，其中該第一接地防護線22之兩端係連結於該些第一貫穿孔221。
    第二接地防護線23係自該第二開口O2處朝該第二耦合空間延伸而設置於該佈線層31，並保持與該蛇形延遲線對21間隔，該第二接地防護線23更利用複數個第二貫穿孔231電性連結於該接地電路33；於本發明之一較佳實施例中，其中該第二接地防護線23之兩端係連結於該些第二貫穿孔231。
    第三接地防護線24係分別設置於該佈線層31位於該組蛇形延遲線對21之上緣及下緣處，並利用複數個第三貫穿孔241電性連結於該接地電路33；於本發明之一較佳實施例中，其中該第三接地防護線24之兩端係連結於該些第三貫穿孔241。
    請參閱第四圖、第五圖、第六圖與第七圖，第四圖係為習知技術與本發明之差模蛇形延遲線之反射損耗(Return loss)比較圖，第五圖係為習知技術與本發明之差模蛇形延遲線之介入損耗(Insertion loss)比較圖，第六圖係為習知技術與本發明之差模蛇形延遲線之差模轉共模(Differential-to-common conversion)比較圖，第七圖係為習知技術與本發明之差模蛇形延遲線之接收端訊號波形比較圖。可以清楚的發現，本發明之差模蛇形延遲線結構相較於習知技術之差模蛇形延遲線結構，係能夠有效的抑制共模雜訊，使訊號波形更趨近理想。
    藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
    100．．．基板
    11．．．差模蛇形延遲線
    111、112．．．蛇形延遲線
    21．．．蛇形延遲線對
    211、212．．．蛇形延遲線
    22．．．第一接地防護線
    221．．．第一貫穿孔
    23．．．第二接地防護線
    231．．．第二貫穿孔
    24．．．第三接地防護線
    241．．．第三貫穿孔
    In．．．輸入端
    Out．．．輸出端
    D1．．．第一方向
    O1．．．第一開口
    O2．．．第二開口
    A．．．彎折處
    300．．．基板
    31．．．佈線層
    32．．．接地層
    33．．．接地電路
    第一圖係為習知技術之差模蛇形延遲線結構圖；
    第二圖係為本發明之差模蛇形延遲線結構上視圖；
    第三圖係為本發明之差模蛇形延遲線結構剖面圖；
    第四圖係為習知技術與本發明之差模蛇形延遲線之反射損耗(Return loss)比較圖；
    第五圖係為習知技術與本發明之差模蛇形延遲線之介入損耗(Insertion loss)比較圖；
    第六圖係為習知技術與本發明之差模蛇形延遲線之差模轉共模(Differential-to-common conversion)比較圖；以及
    第七圖係為習知技術與本發明之差模蛇形延遲線之接收端訊號波形比較圖。
    21．．．蛇形延遲線對
    211、212．．．蛇形延遲線
    22．．．第一接地防護線
    221．．．第一貫穿孔
    23．．．第二接地防護線
    231．．．第二貫穿孔
    24．．．第三接地防護線
    241．．．第三貫穿孔
    In．．．輸入端
    Out．．．輸出端
    D1．．．第一方向
    O1．．．第一開口
    O2．．．第二開口
    A．．．彎折處
    300．．．基板
    权利要求:
    Claims (7)
    [1] 一種差模蛇形延遲線結構，係用以設置於一基板，該基板係具有一接地層與一佈線層，其中該接地層更佈設有一接地電路，該差模蛇形延遲線結構係包含：一組由互相平行的二蛇形延遲線所組成之蛇形延遲線對，係自一輸入端延伸後反覆彎折至一輸出端以設置於該佈線層，藉以形成朝一第一方向具有一第一開口之至少一第一耦合空間，與朝該第一方向之反方向具有一第二開口之至少一第二耦合空間，該些蛇形延遲線於彎折處之寬度係小於非彎折處之寬度；至少一第一接地防護線，係自該第一開口處朝該第一耦合空間延伸而設置於該佈線層，並保持與該蛇形延遲線對間隔，該第一接地防護線更利用複數個第一貫穿孔電性連結於該接地電路；至少一第二接地防護線，係自該第二開口處朝該第二耦合空間延伸而設置於該佈線層，並保持與該蛇形延遲線對間隔，該第二接地防護線更利用複數個第二貫穿孔電性連結於該接地電路；以及二個第三接地防護線，係分別設置於該佈線層位於該組蛇形延遲線對之上緣及下緣處，並利用複數個第三貫穿孔電性連結於該接地電路。
    [2] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該第一耦合空間之數量係相等於該第二耦合空間之數量。
    [3] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該佈線層係位於該基板之內部。
    [4] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該些蛇形延遲線係由一微帶線或一帶線所構成。
    [5] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該基板係由複數種介電常數之材質堆疊而成。
    [6] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該第一接地防護線之兩端係連結於該些第一貫穿孔。
    [7] 如申請專利範圍第1項所述之差模蛇形延遲線結構，其中該第二接地防護線之兩端係連結於該些第二貫穿孔。
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