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    • 专利摘要:
    本發明描述用於編碼及解碼資料之技術。在一態樣中，可支援用於一前向錯誤校正(FEC)編碼之多個編碼速率，且可以封包大小為基礎來選擇一合適之編碼速率。一傳輸器可獲得用於編碼速率選擇之至少一臨限值、判定一用於資料傳輸之封包大小，及以該封包大小及該至少一臨限值為基礎而自該多個編碼速率當中選擇一編碼速率。在另一態樣中，可支援不同類型之多個FEC編碼(例如，渦輪碼、LDPC碼及迴旋碼)，且可以封包大小為基礎來選擇一合適之FEC編碼。該傳輸器可獲得用於FEC編碼選擇之至少一臨限值且可以該封包大小及該至少一臨限值為基礎而自該多個FEC編碼當中選擇一FEC編碼。
    公开号:TW201304429A
    申请号:TW101137141
    申请日:2008-01-07
    公开日:2013-01-16
    发明作者:Ravi Palanki；Jeremy H Lin；Aamod Khandekar；Alexei Gorokhov；Avneesh Agrawal
    申请人:Qualcomm Inc；
    IPC主号:H04L1-00
    专利说明:
    以封包大小為基礎之前向錯誤校正編碼及編碼速率選擇
    本揭示案大體而言係關於通信，且更特定言之係關於用於編碼及解碼資料之技術。
    本專利申請案主張2007年1月5日所申請之名為"以AT能力為基礎之選擇性速率-1/3碼(OPTIONAL RATE-1/3 CODE BASED ON AT CAPABILITY)"的臨時美國申請案第60/883,715號之優先權，其經讓與予其受讓人，且在此以引用之方式併入本文中。
    在一通信系統中，一傳輸器可編碼一資料封包以獲得碼位元、交錯或重新排序該等碼位元及將該等交錯位元映射至調變符號。傳輸器可接著經由一通信通道來處理並傳輸該等調變符號。該通信通道可藉由一特定通道回應來使資料傳輸失真且進一步藉由雜訊及干擾來降級該資料傳輸。一接收器可獲得可為傳輸調變符號之失真及降級型式的接收符號，且可處理該等所接收符號以恢復傳輸封包。
    由傳輸器進行之編碼可允許接收器以降級之接收符號為基礎來可靠地恢復傳輸封包。傳輸器可以一前向錯誤校正(FEC)編碼為基礎來執行編碼，該FEC編碼產生碼位元中之冗餘。藉由FEC編碼之一編碼速率來判定冗餘量。過少之冗餘可導致接收器不能解碼封包。相反，過多之冗餘可導致未充分利用通信通道之容量及/或其他不利效應。
    因此，在此項技術中需要用以有效地編碼及解碼資料之技術。
    本文中描述了用於有效地編碼及解碼資料之技術。在一態樣中，可支援用於一FEC編碼之多個編碼速率，且可以封包大小為基礎來選擇一合適之編碼速率。大體而言，可將更高之編碼速率用於更大之封包大小，且可將更低之編碼速率用於更小之封包大小。此可改良一具有一有限大小之記憶體的接收器的解碼效能。
    在一設計中，一傳輸器(例如，一基地台)可獲得用於編碼速率選擇之至少一臨限值(例如，自一接收器(諸如一終端機))。該傳輸器可判定一用於資料傳輸之封包大小。該傳輸器可接著以該封包大小及該至少一臨限值為基礎而自用於一FEC編碼之多個編碼速率當中選擇一編碼速率。該FEC編碼可為一渦輪碼、一低密度同位檢查(LDPC)碼、一迴旋碼或某其他碼。傳輸器可根據一用於FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包，且可擊穿該編碼封包(若需要)以獲得用於該封包之所選編碼速率。在進行任何擊穿之後，傳輸器可接著將編碼封包傳輸至接收器。
    在另一態樣中，可支援不同類型之多個FEC編碼，且可以封包大小為基礎來選擇一合適之FEC編碼。在一設計中，一傳輸器可獲得用於FEC編碼選擇之至少一臨限值且可判定一用於資料傳輸之封包大小。傳輸器可接著以該封包大小及該至少一臨限值為基礎而自不同類型之多個FEC編碼當中選擇一FEC編碼。傳輸器可根據所選FEC編碼來編碼一封包以獲得一編碼封包且可進一步處理並傳輸該編碼封包。
    一接收器可執行互補處理以恢復一由傳輸器發送之封包。下文進一步詳細描述了該揭示案之各種態樣及特徵。
    可將本文中所描述之技術用於各種無線通信系統及網路。術語"系統"及"網路"經常可互換使用。舉例而言，可將該等技術用於有線通信系統、無線通信系統、無線區域網路(WLAN)等等。無線通信系統可為分碼多向近接(CDMA)系統、分時多向近接(TDMA)系統、分頻多向近接(FDMA)系統、正交FDMA(OFDMA)系統、單載波FDMA(SC-FDMA)系統等等。一CDMA系統可實施一無線電技術(諸如cdma2000、全球陸上無線電存取(UTRA)等等)。一OFDMA系統可實施一無線電技術(諸如超行動寬頻帶(UMB)、演進型UTRA(E-UTRA)、IEEE 802.16、IEEE 802.20、快閃OFDM®等等)。在來自一被命名為"第3代合作夥伴計劃"(3GPP)之組織的文獻中描述了UTRA及E-UTRA。在來自一被命名為"第3代合作夥伴計劃2"(3GPP2)之組織的文獻中描述了cdma2000及UMB。此等各種無線電技術及標準在此項技術中已為吾人所知。為清楚起見，下文針對UMB而描述了該等技術之某些態樣，且在下文之大量描述中使用UMB術語。在公開可用之標題為"Physical Layer for Ultra Mobile Broadband(UMB)Air Interface Specification"(2007年8月)的3GPP2 C.S0084-001中描述了UMB。
    圖1展示了一無線通信系統100，其亦可被稱作一存取網路(AN)。為簡單性起見，圖1中僅展示了一個基地台110及兩個終端機120及122。一基地台係一與該等終端機通信之台。基地台亦可被稱作存取點、節點B、演進型節點B等等。終端機可為靜止的或行動的且亦可被稱作存取終端機(AT)、行動台、使用者裝備、用戶單元、台等等。終端機可為蜂巢式電話、個人數位助理(PDA)、無線通信設備、無線數據機、掌上型設備、膝上型電腦、無繩電話等等。一終端機可在任何給定時刻在前向鏈路及/或反向鏈路上與一或多個基地台通信。前向鏈路(或下行鏈路)指代自基地台至終端機之通信鏈路，且反向鏈路(或上行鏈路)指代自終端機至基地台之通信鏈路。
    系統可支援混合自動重傳(HARQ)。對於HARQ而言，一傳輸器可針對一封包而發送一或多個傳輸，直至該封包由一接收器正確解碼，或已發送最大數目之傳輸，或遇到某其他終止條件為止。HARQ可改良資料傳輸之可靠性。
    圖2展示了藉由HARQ在前向鏈路上之資料傳輸。可將傳輸時刻表分割為若干訊框，其中每一訊框具有一特定持續時間。可界定多個(Q個)HARQ交錯，其中Q可為一固定值或可組態值。舉例而言，Q可等於4、6、8等等。每一HARQ交錯可包括藉由Q個訊框而被間隔開之訊框。因此，HARQ交錯q可包括訊框n+q、n+Q+q、n+2Q+q等等(q {0,...,Q-1})。
    可在Q個HARQ交錯上並列發送多達Q個封包(每一HARQ交錯一個封包)。可針對每一封包而在用於彼封包之HARQ交錯上發送一或多個HARQ傳輸。一HARQ傳輸係一訊框中用於一封包之傳輸。可處理(例如，編碼及調變)並發送一封包，使得其可藉由目標數目(其可為2、3、4等等)之HARQ傳輸來正確解碼。
    就前向鏈路上之資料傳輸而言，終端機120可週期性地估計前向鏈路通道品質並將通道品質指示符(CQI)發送至基地台110。基地台110可使用CQI及/或其他資訊來選擇一用於至終端機120之每一HARQ傳輸的封包格式。封包格式可與封包大小、頻譜效率、編碼速率、調變次序或機制，及/或用於一封包或一傳輸之其他參數相關聯。基地台110可以所選封包格式為基礎來處理一封包(封包1)並在HARQ交錯0上發送第一HARQ傳輸(傳輸1)。終端機120可接收第一HARQ傳輸、錯誤地解碼封包1及發送一否定應答(NAK)。基地台110可接收NAK並在同一HARQ交錯0上針對封包1而發送一第二HARQ傳輸(傳輸2)。終端機120可接收第二HARQ傳輸、以第一HARQ傳輸及第二HARQ傳輸為基礎來正確地解碼封包1及發送一確認(ACK)。基地台110可接收ACK且以類似之方式處理另一封包(封包2)並在HARQ交錯0上發送該封包2。
    為簡單性起見，圖2展示了在至終端機120之一個HARQ交錯上的資料傳輸。基地台110可在至終端機120之多達Q個HARQ交錯上並列傳輸多達Q個封包。此等封包可在不同時間開始及結束。
    圖3展示了圖1中之基地台110及終端機120之一設計的方塊圖。在此設計中，基地台110裝備有S個天線324a至324s，且終端機120裝備有T個天線352a至352t，其中大體上S1且T1。
    在前向鏈路上，在基地台110處，一TX資料處理器310可自一資料源308接收一用於終端機120之資料封包、以一封包格式為基礎來處理(例如，編碼、交錯及符號映射)該封包及提供資料符號，該等資料符號係用於資料之調變符號。一TX MIMO處理器320可將該等資料符號與導引符號多工、執行直接MIMO映射或預編碼/波束成形(若適用)及將S個輸出符號流提供至S個傳輸器(TMTR)322a至322s。每一傳輸器322可處理其輸出符號流(例如，對於OFDM)以獲得一輸出晶片流。每一傳輸器322可進一步調節(例如，轉換為類比、濾波、放大及增頻變換)其輸出晶片流並產生一前向鏈路信號。可分別自S個天線324a至324s來傳輸來自傳輸器322a至322s的S個前向鏈路信號。
    在終端機120處，T個天線352a至352t可自基地台110接收前向鏈路信號，且每一天線352可將一接收信號提供至一各別接收器(RCVR)354。每一接收器354可處理(例如，濾波、放大、降頻變換及數位化)其接收信號以獲得樣本、進一步處理該等樣本(例如，對於OFDM)以獲得接收符號，及將該等所接收符號提供至一MIMO偵測器356。MIMO偵測器356可對該等所接收符號執行MIMO偵測(若適用)且提供偵測符號。一RX資料處理器360可進一步處理(例如，符號解映射、解交錯及解碼)該等偵測符號並將解碼資料提供至一資料儲集器362。大體而言，由MIMO偵測器356及RX資料處理器360進行之處理與由基地台110處之TX MIMO處理器320及TX資料處理器310所進行之處理互補。
    在反向鏈路上，在終端機110處，一資料封包可由資料源378提供並由一TX資料處理器380處理(例如，編碼、交錯及符號映射)。來自TX資料處理器380之資料符號可與導引符號多工並由一TX MIMO處理器382來空間處理，且進一步由傳輸器354a至354t來處理以獲得T個反向鏈路信號，該等反向鏈路信號可經由天線352a至352t來傳輸。在基地台110處，來自終端機120之反向鏈路信號可由天線324a至324s來接收、由接收器322a至322s來處理、由一MIMO偵測器338來偵測且進一步由一RX資料處理器340來處理以恢復由終端機120所發送之封包。
    控制器/處理器330及370可分別指導基地台110及終端機120處的操作。控制器/處理器330及/或370亦可針對前向鏈路及反向鏈路上之資料傳輸而執行編碼速率選擇及/或FEC編碼選擇(如下文所描述)。記憶體332及372可分別儲存用於基地台110及終端機120的資料及程式碼。
    可將本文中所描述之技術用於前向鏈路以及反向鏈路上之資料傳輸。為清楚起見，下文針對前向鏈路上之資料傳輸而描述某些態樣。
    圖4展示了針對前向鏈路上之資料傳輸的編碼及解碼。在基地台110處，一具有K個資訊位元之封包可由一速率1/R FEC編碼器來編碼以產生具有近似K．R個碼位元之編碼封包。可將該等碼位元映射至調變符號，其可經由一通信鏈路來進一步處理及傳輸。在終端機120處，可處理經由通信鏈路所接收之傳輸以獲得偵測符號，可進一步處理該等偵測符號以針對用於該封包的所接收之多達K．R個碼位元而獲得多達K．R個對數似然比(LLR)。可藉由將B個碼位元映射至一信號群集中之一複合值而獲得一調變符號，其中B1。可以一對應之偵測符號為基礎來計算調變符號之B個碼位元的B個LLR。每一碼位元之LLR可指示彼碼位元為零('0')或一('1')的似然性(給定用於該碼位元之偵測符號)。一速率1/R FEC解碼器可解碼該等LLR以獲得具有K個資訊位元之解碼封包。
    若將HARQ用於資料傳輸，則可在每一HARQ傳輸中發送該封包之K．R個碼位元中的一小部分。若已發送所有K．R個碼位元且該封包仍未正確解碼，則可在隨後之HARQ傳輸中重新發送相同碼位元中之一些或全部。可將在一稍後之HARQ傳輸中重新發送的碼位元之LLR與在一先前HARQ傳輸中接收之相同碼位元的LLR組合。
    大體而言，可藉由使用一更低編碼速率來獲得更好之解碼效能，使得針對該封包而發送不同碼位元。然而，一更低之編碼速率亦可導致儲存更多LLR。相反，一更高之編碼速率可提供更少之碼位元且因此導致儲存更少之LLR。然而，一更高之編碼速率可導致更差之解碼效能。可以記憶體需求與解碼效能之間的折衷為基礎來選擇一合適之編碼速率。
    可以各種方式選擇一封包之封包大小。在一設計中，可如下選擇封包大小：封包尺寸=HARQtarget ＊ SEtarget ＊ Nresurces， 方程式(1)其中HARQtarget係用於該封包之目標數目的HARQ傳輸，SEtarget係用於該封包之目標頻譜效率，及Nresources係用於發送該封包之實體資源的量。
    可以所報導之CQI為基礎來選擇目標頻譜效率(例如，對於更高之CQI而言，目標頻譜效率更高)。亦可以其他若干組參數為基礎來選擇封包大小。
    終端機120可在接收到封包之資料符號時計算碼位元之LLR且可將該等LLR暫時儲存於一緩衝記憶體中。該記憶體可具有一固定大小且可能夠儲存多達M個LLR。記憶體大小M可為任何值且可視終端機能力而定。可將封包大小、編碼速率與記憶體大小之間的關係表達為：
    如方程式(2)中所示，對於一給定記憶體大小M而言，在封包大小K與編碼速率1/R之間存在折衷。舉例而言，一能夠儲存10,000個LLR之記憶體可支援編碼速率為1/5的2000資訊位元之封包大小、編碼速率為1/3的3333封包大小、編碼速率為1/2的5000封包大小、編碼速率為2/3的6666封包大小。
    方程式(2)假定發送一單一封包且記憶體僅儲存此封包之LLR。如上文針對圖2所描述，可在多達Q個不同HARQ交錯上並列發送多達Q個封包。在此狀況下，可將記憶體分割為多達Q個區段，其中每一區段儲存一個封包之LLR。可接著將封包大小、編碼速率、HARQ交錯之數目與記憶體大小之間的關係表達為：
    方程式(3)中之HARQ交錯的數目可為可用於資料傳輸之HARQ交錯的數目(Q)、用於資料傳輸之HARQ交錯的數目等等。
    在一態樣中，可視封包大小而將一FEC編碼之不同編碼速率用於資料傳輸。大體而言，可將更高之編碼速率用於更大之封包大小，且可將更低之編碼速率用於更小之封包大小。
    圖5展示了根據一設計之編碼速率對照封包大小的曲線。在此設計中，支援四種FEC編碼速率1/5、1/3、1/2及2/3。若封包大小等於或小於一第一臨限值MaxRateOneFifthPacketSize，則選擇速率1/5 FEC編碼。若封包大小大於MaxRateOneFifthPacketSize且等於或小於一第二臨限值MaxRateOneThirdPacketSize，則選擇速率1/3 FEC編碼。若封包大小大於MaxRateOneThirdPacketSize且等於或小於一第三臨限值MaxRateOneHalfPacketSize，則選擇速率1/2 FEC編碼。若封包大小大於MaxRateOneHalfPacketSize，則選擇速率2/3 FEC編碼。表1概述了用於圖5中所示之設計的編碼速率選擇。
    若可將多個HARQ交錯用於資料傳輸，則可以HARQ交錯之數目為基礎來設定表1中之臨限值。在一設計中，可如下設定該等臨限值：若Q=8個HARQ交錯可用，則MaxRateOneFifthPacketSize=MaxRateOneFifthPacketSizeEightInterlace，MaxRateOneThirdPacketSize=MaxRateOneThirdPacketSizeEightInterlace，及MaxRateOneHalfPacketSize=MaxRateOneHalfPacketSizeEightInterlace。
    若Q=6個HARQ交錯可用，則MaxRateOneFifthPacketSize=MaxRateOneFifthPacketSizeSixInterlace，MaxRateOneThirdPacketSize=MaxRateOneThirdPacketSizeSixInterlace，及MaxRateOneHalfPacketSize=MaxRateOneHalfPacketSizeSixInterlace。
    HARQ交錯之數目可為可組態的且可由系統來設定。MaxRateOneFifthPacketSizeEightInterlace、MaxRateOneThirdPacketSizeEightInterlace、MaxRateOneHalfPacketSizeEightInterlace、MaxRateOneFifthPacketSizeSixInterlace、MaxRateOneThirdPacketSizeSixInterlace及MaxRateOneHalfPacketSizeSixInterlace可為可組態屬性。終端機120可以其記憶體大小、HARQ交錯之數目及/或其他參數為基礎來判定此等可組態屬性之值。在一設計中，可如下判定用於編碼速率選擇之臨限值： 其中編碼速率(r)可等於1/5、1/2、1/3或2/3，β係一小於1.0之值且用於提供一界限，及臨限值(r)係用於給定數目之HARQ交錯的編碼速率(r)之臨限值。
    在一設計中，終端機120可判定所支援之用於FEC編碼之所有編碼速率的臨限值(例如，如方程式(4)中所示)。臨限值(r)可對應於上文針對不同數目之HARQ交錯所給出之MaxRate參數。終端機120可將該等臨限值或屬性值作為其能力而發送至系統。在另一設計中，終端機120可將能力資訊(例如，其記憶體大小)發送至系統。系統可接著以該能力資訊為基礎來判定用於終端機120之臨限值。在任何狀況下，系統可其後根據以此等臨限值為基礎所選擇之編碼速率而將資料發送至終端機120。
    大體而言，圖5中所示之FEC編碼可為任何類型之FEC編碼。舉例而言，FEC編碼可為渦輪碼、迴旋碼、LDPC碼、區塊碼或某其他類型之碼。
    系統亦可支援不同類型之FEC編碼。在一設計中，系統可支援渦輪碼、迴旋碼及LDPC碼。此等不同類型之FEC編碼可具有不同特徵及效能。
    在另一態樣中，可以封包大小為基礎來選擇一合適之FEC編碼以供使用。渦輪碼可針對更大之封包而提供更好之解碼效能，而迴旋碼可針對更小之封包而提供更好之解碼效能。
    圖6展示了根據一設計之FEC編碼對照封包大小的曲線。在此設計中，若封包大小小於或等於一第一臨限值，則選擇迴旋碼以供使用。若封包大小大於第一臨限值且小於或等於一第二臨限值，則選擇渦輪碼以供使用。若封包大小大於第二臨限值，則選擇LDPC碼以供使用。大體而言，第一臨限值及第二臨限值可各自為一固定值或一可組態值。在一設計中，第一臨限值係一固定值，其可為128個位元或某其他值。在一設計中，第二臨限值係一可組態值，其可由終端機120判定並作為其能力而發送至系統。
    大體而言，系統可支援不同類型之FEC編碼與任何類型之FEC編碼的任何組合。此外，系統可針對每一FEC編碼而支援任何數目之編碼速率及任何編碼速率。對於具有多個編碼速率之每一FEC編碼而言，可以各種因子(諸如接收器之記憶體大小、可用之HARQ交錯的數目、用於資料傳輸之HARQ交錯的數目、待並列發送之封包的數目、HARQ傳輸之目標數目、接收器之解碼速度等等)為基礎來判定一組臨限值。
    終端機120可針對具有多個編碼速率之每一FEC編碼來判定一組臨限值，且可將所有FEC編碼之臨限值作為其能力而發送至系統。系統可執行FEC編碼選擇且以用於不同FEC編碼之封包大小及臨限值為基礎來判定一用於至終端機120之資料傳輸的合適之FEC編碼。系統亦可針對一所選FEC編碼而以用於彼FEC編碼之封包大小及該組臨限值為基礎來執行編碼速率選擇。
    儘管為簡單性起見而在圖6中並未展示，但可針對每一類型之FEC編碼而支援一或多個編碼速率。在一設計中，系統可支援用於渦輪碼的速率1/5、速率1/3、速率1/2及速率2/3。三個臨限值可被界定於第一臨限值與第二臨限值之間且用於選擇此等四種渦輪編碼速率中的一者。其他或另外，系統可支援用於LDPC碼的速率1/5、速率1/3、速率1/2及速率2/3。三個臨限值可被界定於第二臨限值之上且用於選擇此等四種LDPC編碼速率中的一者。系統亦可支援用於迴旋碼之多個編碼速率，且可使用一或多個臨限值來選擇所支援之迴旋碼編碼速率中的一者。
    若以可用HARQ交錯之數目(Q)為基礎來判定一給定FEC編碼之臨限值，則可使用相同臨限值而不管並列發送之封包的數目。若以用於資料傳輸之HARQ交錯的數目為基礎來判定臨限值，則可以待並列發送之封包的數目為基礎來計算臨限值。
    圖7展示了TX資料處理器310之一設計的方塊圖，其亦可用於圖3中之TX資料處理器380。在TX資料處理器310內，一循環冗餘檢查(CRC)產生器710可接收一資料封包、產生一用於該封包之CRC，及提供一具有附加至該封包之CRC的格式化封包。該CRC可由一接收器使用以判定該封包是被正確地解碼還是被錯誤地解碼。
    一FEC編碼器720可接收該格式化封包、根據一所選擇之用於該封包的FEC編碼來編碼該封包及提供一編碼封包。在圖7中所示之設計中，FEC編碼器720包括切換器722及752、一渦輪編碼器730、一迴旋編碼器740及一LDPC編碼器750。切換器722可視所選之FEC編碼而將格式化封包提供至渦輪編碼器730、迴旋編碼器740或LDPC編碼器750。若選擇渦輪碼，則渦輪編碼器730可根據一基礎編碼速率(例如，速率1/5)來編碼格式化封包。若選擇迴旋碼，則迴旋編碼器740可根據一基礎編碼速率(例如，速率1/3)來編碼格式化封包。若選擇LDPC碼，則LDPC編碼器750可根據一基礎編碼速率(例如，速率1/5)來編碼格式化封包。用於一FEC編碼之基礎編碼速率係用於該FEC編碼之最低編碼速率。視所選之FEC編碼而定，切換器752可提供來自渦輪編碼器730、迴旋編碼器740或LDPC編碼器750之碼位元作為編碼封包。
    一交錯器760可以一交錯機制為基礎來交錯或重新排序來自FEC編碼器720之碼位元。在一設計中，交錯器760實施一描述於上文所提及之3GPP2 C.S0084-001文獻中的精減位元反向交錯器(PBRI)。該PBRI功能上可與一方法等效，其中一編碼封包藉由附加填充位元而被擴展至2的冪，該擴展封包係根據一位元反向交錯器而被交錯，且藉由讀取排列位元及移除填充位元而獲得一排列封包(permuted packet)。
    一擊穿單元762可自交錯器760接收用於該封包之所有碼位元且可以所選之編碼速率為基礎來擊穿/丟棄零或更多碼位元(如下文所描述)。單元762可以所選之編碼速率及封包大小為基礎來提供恰當數目之碼位元。一重複單元764可重複來自單元762之位元(若需要)，以獲得所要總數目之位元。一擾頻器766可擾頻來自單元764之位元以隨機化資料。可以一實施一特定產生器多項式的線性反饋移位暫存器(LFSR)為基礎而產生一擾頻序列。可在具有一種子值的封包開始處初始化LFSR，該種子值可以終端機120之一MAC ID、一伺服扇區之一扇區ID或導引相、一用於該封包之封包格式指數、發送該封包之第一訊框的一訊框指數及/或某其他參數為基礎來判定。擾頻器766可對來自單元764之位元及擾頻序列之位元執行互斥或(XOR)以產生擾頻位元。一符號映射器768可以一所選之調變機制(諸如QPSK、16-QAM、64-QAM等等)為基礎而將擾頻位元映射至調變符號。
    圖7展示了TX資料處理器310之一特定設計。亦可以其他方式來處理一封包。舉例而言，可省略重複及/或擾頻或可針對某些傳輸而省略重複及/或擾頻。
    圖8展示了圖7中之渦輪編碼器730之一設計的方塊圖。在此設計中，渦輪編碼器730實施一並列級聯迴旋碼(PCCC)且包括兩個組成式編碼器810a及810b、一渦輪交錯器830及一多工器(Mux)840。渦輪編碼器730根據一基礎編碼速率1/5來編碼具有K個資訊位元之封包且提供具有約5K個碼位元之編碼封包。
    在渦輪編碼器730內，渦輪交錯器830以一交錯機制為基礎來交錯該封包中之K個資訊位元。組成式編碼器810a接收一由該封包中之K個資訊/輸入位元構成的X序列。編碼器810a以一用以獲得一Y0同位位元序列之第一組成碼為基礎及以一用以獲得一Y1同位位元序列之第二組成碼為基礎來編碼該X序列。類似地，組成式編碼器810b自渦輪交錯器830接收一由K個交錯位元構成的X'序列。編碼器810b以用以獲得一同位位元序列的第一組成碼為基礎及以用以獲得一同位位元序列的第二組成碼為基礎來編碼該X'序列。
    在每一組成式編碼器810內，一切換器812在三個時脈循環內首先傳遞所有K個輸入位元(向上位置)且接著傳遞來自一加法器822之位元(向下位置)。一加法器814對來自切換器812之位元與來自加法器822之位元進行求和。延遲單元816、818及820被串聯耦接，其中延遲單元816接收加法器814之輸出。加法器822對延遲單元818及820之輸出進行求和且將其輸出提供至加法器814及切換器812。一加法器824對加法器814之輸出及延遲單元816及820之輸出進行求和且提供Y0或序列之同位位元。一加法器826對加法器814之輸出及延遲單元816、818及820之輸出進行求和且提供Y1或序列的同位位元。所有加法器皆為模數2加法器。組成式編碼器810a提供3K+9個碼位元，該等碼位元由具有K個系統位元之X序列、具有K個同位位元之Y0序列、具有K個同位位元之Y1序列及9個尾位元構成。類似地，組成式編碼器810b提供3K+9個碼位元，該等碼位元由具有K個系統位元之X'序列、具有K個同位位元之序列、具有K個同位位元之序列及9個尾位元構成。
    多工器840自組成式編碼器810a及810b接收6K+18個碼位元且以五個序列U、V0、V1、及來提供5K+18個碼位元。U序列含有X序列中之K個系統位元外加來自組成式編碼器810a及810b兩者中之切換器812的6個尾位元。V0序列含有Y0序列中之K個同位位元外加來自組成式編碼器810a中之加法器824的3個尾位元。V1序列含有Y1序列中之K個同位位元外加來自組成式編碼器810a中之加法器826的3個尾位元。序列含有序列中之K個同位位元外加來自組成式編碼器810b中之加法器824的3個尾位元。序列含有序列中之K個同位位元外加來自組成式編碼器810b中之加法器826的3個尾位元。
    返回參看圖7，在一設計中，交錯器760可交錯U序列且提供一排列U序列。交錯器760亦可交錯V0序列以獲得一A0序列、交錯序列以獲得一B0序列，且提供一由來自A0序列及B0序列之交替位元構成的排列V0/序列。交錯器760亦可交錯V1序列以獲得一A1序列、交錯序列以獲得一B1序列，且提供一由來自A1序列及B1序列之交替位元構成的排列V1/序列。
    擊穿單元762可自交錯器760接收該三個排列序列且以所選之編碼速率為基礎來提供足夠數目之碼位元。若選擇渦輪編碼速率1/5，則單元762可提供排列U序列，接著提供排列V0/序列、接著提供排列V1/序列。若選擇渦輪編碼速率1/3，則單元762可提供排列U序列、接著提供排列V0/序列。排列V1/序列可被丟棄。若選擇渦輪編碼速率1/2，則單元762可提供排列U序列，接著提供排列V0/序列之最初K+3個位元。剩餘位元可被丟棄。若選擇渦輪編碼速率2/3，則單元762可提供排列U序列、接著提供排列V0/序列之最初個位元。剩餘位元可被丟棄。
    在圖7及圖8中所示之設計中，將一速率1/5渦輪碼用作基礎編碼速率，且藉由擊穿該等碼位元中之一些碼位元來獲得其他編碼速率1/3、1/2及2/3。此渦輪碼設計可允許一單一渦輪解碼器支援所有渦輪編碼速率。亦可藉由其他設計(例如，藉由不同渦輪碼)而支援多個渦輪編碼速率。
    圖9展示了圖7中之迴旋編碼器740之一設計的方塊圖。在此設計中，迴旋編碼器740實施約束長度為9之速率1/3迴旋碼。在迴旋編碼器740內，八個延遲單元912a至912h被串聯耦接，其中延遲單元912a接收一封包之資訊/輸入位元。一加法器914對延遲單元912a之輸入及延遲單元912b、912c、912e、912f、912g及912h之輸出進行求和且提供一V0碼位元序列。一加法器916對延遲單元912a之輸入及延遲單元912a、912c、912d、912g及912h之輸出進行求和且提供一V1碼位元序列。一加法器918對延遲單元912a之輸入及延遲單元912a、912b、912e及912h之輸出進行求和且提供一V2碼位元序列。一多工器920多工V0、V1及V2序列且提供一具有約3K個碼位元之編碼封包。
    返回參看圖7，在一設計中，交錯器760可自迴旋編碼器740接收V0、V1及V2序列且提供一排列V0/V1/V2序列。交錯器760可交錯V0序列以獲得一A序列、交錯V1序列以獲得一B序列且交錯V2序列以獲得一C序列。交錯器760可接著提供A序列、接著提供B序列、接著提供C序列作為排列V0/V1/V2序列。可針對迴旋碼而藉由根據基礎編碼速率進行編碼並擊穿以獲得更高之編碼速率來支援多個編碼速率。亦可藉由不同迴旋碼來支援多個編碼速率。
    可如上文所提及之3GPP2 C.S0084-001文獻中所描述或以此項技術中已知之其他方式來實施LDPC編碼器750。亦可針對LDPC碼而支援多個編碼速率(例如，如在上文所提及之3GPP2 C.S0084-001文獻中所描述)。
    圖10展示了RX資料處理器360之一設計的方塊圖，其亦可用於圖3中之RX資料處理器340。在RX資料處理器360內，一LLR計算單元1010可自MIMO偵測器356接收偵測符號且可以該等偵測符號為基礎而針對所接收之用於一封包的碼位元來計算LLR。一解擾頻器1012可以由傳輸器所使用之擾頻序列為基礎來解擾頻該等LLR。一LLR組合器1014可組合重複碼位元(例如，在稍後之HARQ傳輸中發送)之LLR。一抹除符插入單元1016可針對用於該封包的未接收之碼位元而插入抹除符。一抹除符可為一0 LLR，其可指示一碼位元為'0'或'1'的相等似然比。未接收之碼位元可包括由圖7中之擊穿單元762丟棄之碼位元以及尚未傳輸之碼位元。一解交錯器1018可以一與由圖7中之交錯器760進行之交錯互補的方式來解交錯來自單元1016之LLR。
    一FEC解碼器1020可接收該封包之LLR、根據一所選擇之用於該封包的FEC編碼來解碼該等LLR，及提供一解碼封包。在圖10中所示之設計中，FEC解碼器1020包括切換器1022及1052、一渦輪解碼器1030、一維特比解碼器1040及一LDPC解碼器1050。切換器1022可視所選之FEC編碼而將LLR提供至渦輪解碼器1030、維特比解碼器1040或LDPC解碼器1050。若選擇渦輪碼，則渦輪解碼器1030可解碼LLR。若選擇迴旋碼，則維特比解碼器1040可解碼LLR。若選擇LDPC碼，則LDPC解碼器1050可解碼LLR。視所選之FEC編碼而定，切換器1052可提供來自渦輪解碼器1030、維特比解碼器1040或LDPC解碼器1050之解碼位元作為解碼封包。一CRC檢查器1060可檢查解碼封包且提供該封包之解碼狀態。
    圖11展示了一用於藉由以封包大小為基礎之編碼速率選擇來傳輸資料的過程1100之一設計。可獲得用於編碼速率選擇的至少一臨限值(例如，接收自一終端機或以接收自該終端機之能力資訊(例如，記憶體大小)為基礎計算而得)(區塊1112)。可判定一用於資料傳輸之封包大小(例如，如方程式(1)中所示)(區塊1114)。可以該封包大小及該至少一臨限值為基礎而在用於一FEC編碼之複數個編碼速率當中選擇一編碼速率，其中漸進更高之編碼速率被選擇用於漸進更大之封包大小(區塊1116)。FEC編碼可包含渦輪碼、LDPC碼、迴旋碼或某其他碼。可根據一用於FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包(區塊1118)。可擊穿該編碼封包(若需要)以獲得用於該封包之所選編碼速率(區塊1120)。在進行任何擊穿之後，可進一步處理並傳輸該編碼封包(區塊1122)。
    就區塊1116而言，可比較封包大小與該至少一臨限值，且可以該比較結果為基礎而自該複數個編碼速率當中選擇編碼速率。在一設計中，該複數個編碼速率可包括編碼速率1/5、編碼速率1/3、編碼速率1/2及編碼速率2/3。若封包大小小於或等於一第一臨限值，則可選擇編碼速率1/5。若封包大小大於第一臨限值且小於或等於一第二臨限值，則可選擇編碼速率1/3。若封包大小大於第二臨限值且小於或等於一第三臨限值，則可選擇編碼速率1/2。若封包大小大於第三臨限值，則可選擇編碼速率2/3。
    圖12展示了一用於藉由以封包大小為基礎之編碼速率選擇來傳輸資料的裝置1200之一設計。裝置1200包括用於獲得用於編碼速率選擇之至少一臨限值的構件(模組1212)、用於判定一用於資料傳輸之封包大小的構件(模組1214)、用於以該封包大小及該至少一臨限值為基礎而自用於一FEC編碼之複數個編碼速率當中選擇一編碼速率的構件(模組1216)、用於根據一用於FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包的構件(模組1218)、用於擊穿該編碼封包(若需要)以獲得用於該封包之所選編碼速率的構件(模組1220)及用於在進行任何擊穿之後處理並傳輸該編碼封包的構件(模組1222)。
    圖13展示了一用於藉由以封包大小為基礎之編碼速率選擇來接收資料的過程1300之一設計。可判定用於編碼速率選擇之至少一臨限值(例如，以記憶體大小、可用於資料傳輸之HARQ交錯的數目、待並列接收之封包的數目等等為基礎)(區塊1312)。可將該至少一臨限值發送至一傳輸器(例如，一基地台)(區塊1314)。或者，可將能力資訊(例如，記憶體大小)發送至傳輸器，且該傳輸器可以該能力資訊為基礎來判定該至少一臨限值。
    可接收一根據一用於一FEC編碼之所選編碼速率來編碼的封包(區塊1316)。該FEC編碼可包含渦輪碼、LDPC碼、迴旋碼或某其他碼。可以該封包之一封包大小及該至少一臨限值為基礎而自用於FEC編碼之複數個編碼速率當中選擇編碼速率。可根據用於FEC編碼之所選編碼速率來解碼該封包(區塊1318)。就區塊1318而言，可針對用於該封包的所接收之碼位元而計算LLR。可針對用於該封包的未接收之碼位元(例如，被擊穿或尚未傳輸之碼位元)而插入抹除符。可以該等所接收碼位元之LLR及未接收之碼位元的抹除符為基礎來解碼該封包。
    圖14展示了一用於藉由以封包大小為基礎之編碼速率選擇來接收資料的裝置1400之一設計。裝置1400包括：用於判定用於編碼速率選擇之至少一臨限值的構件(模組1412)；用於將該至少一臨限值發送至一傳輸器的構件(模組1414)；用於接收一根據一用於一FEC編碼之所選編碼速率來編碼之封包的構件(模組1416)，其中該編碼速率係以該封包之一封包大小及該至少一臨限值為基礎而自用於FEC編碼之複數個編碼速率當中選擇的；及用於根據用於FEC編碼之所選編碼速率來解碼該封包的構件(模組1418)。
    圖15展示了一用於藉由以封包大小為基礎之FEC編碼選擇來傳輸資料的過程1500之一設計。可獲得用於FEC編碼選擇之至少一臨限值(例如，接收自一終端機或以接收自該終端機之能力資訊(例如，記憶體大小)為基礎計算而得)(區塊1512)。可判定一用於資料傳輸之封包大小(例如，如方程式(1)中所示)(區塊1514)。可以該封包大小及該至少一臨限值為基礎而自不同類型之複數個FEC編碼當中選擇一FEC編碼(區塊1516)。可根據所選FEC編碼來編碼一封包以獲得一編碼封包(區塊1518)。可處理並傳輸該編碼封包(區塊1520)。
    就區塊1516而言，可比較該封包大小與該至少一臨限值，且可以該比較結果為基礎而自該複數個FEC編碼當中選擇FEC編碼。在一設計中，該複數個FEC編碼可包括渦輪碼、LDPC碼及迴旋碼。若封包大小小於或等於一第一臨限值，則可選擇迴旋碼。若封包大小大於第一臨限值且小於或等於一第二臨限值，則可選擇渦輪碼。若封包大小大於第二臨限值，則可選擇LDPC碼。
    圖16展示了一用於藉由以封包大小為基礎之FEC編碼選擇來傳輸資料的裝置1600之一設計。裝置1600包括：用於獲得用於FEC編碼選擇之至少一臨限值的構件(模組1612)；用於判定一用於資料傳輸之封包大小的構件(模組1614)；用於以該封包大小及該至少一臨限值為基礎而自不同類型之複數個FEC編碼當中選擇一FEC編碼的構件(模組1616)；用於根據所選FEC編碼來編碼一封包以獲得一編碼封包的構件(模組1618)；及用於處理並傳輸該編碼封包的構件(模組1620)。
    圖17展示了一用於藉由以封包大小為基礎之FEC編碼選擇來接收資料的過程1700之一設計。可判定用於FEC編碼選擇之至少一臨限值(例如，以記憶體大小、可用於資料傳輸之HARQ交錯的數目、待並列接收之封包的數目等等為基礎)(區塊1712)。可將該至少一臨限值發送至一傳輸器(例如，一基地台)(區塊1714)。或者，可將能力資訊(例如，記憶體大小)發送至傳輸器且藉由該傳輸器使用該能力資訊以判定該至少一臨限值。
    可接收一根據一所選FEC編碼而編碼之封包(區塊1716)。可以該封包之一封包大小及該至少一臨限值為基礎而自不同類型之複數個FEC編碼來選擇該FEC編碼。該複數個FEC編碼可包括渦輪碼、LDPC碼、迴旋碼等等。可根據所選FEC編碼來解碼封包(區塊1718)。就區塊1718而言，可針對用於該封包的所接收之碼位元來計算LLR。可針對未接收用於該封包的碼位元(例如，被擊穿或尚未傳輸之碼位元)而插入抹除符。可以接收碼位元之LLR及用於未接收之碼位元的抹除符為基礎來解碼該封包。
    圖18展示了一用於藉由以封包大小為基礎之FEC編碼速率選擇來接收資料的裝置1800之一設計。裝置1800包括：用於判定用於FEC編碼選擇之至少一臨限值的構件(模組1812)；用於將該至少一臨限值發送至一傳輸器之構件(模組1814)；用於接收一根據一所選FEC編碼來編碼之封包的構件(模組1816)，其中該FEC編碼係以該封包之一封包大小及該至少一臨限值為基礎而自不同類型之複數個FEC編碼來選擇的；及用於根據所選FEC編碼來解碼該封包的構件(模組1818)。
    圖12、圖14、圖16及圖18中之模組可包含處理器、電子設備、硬體設備、電子組件、邏輯電路、記憶體等等或其任何組合。
    可藉由各種構件來實施本文中所描述之技術。舉例而言，可以硬體、韌體、軟體或其組合來實施此等技術。就一硬體實施而言，可將用於在一實體(例如，一基地台或終端機)處執行技術的處理單元實施於一或多個專用積體電路(ASIC)、數位信號處理器(DSP)、數位信號處理設備(DSPD)、可程式化邏輯設備(PLD)、場可程式化閘陣列(FPGA)、處理器、控制器、微控制器、微處理器、電子設備、經設計以執行本文中所描述之功能的其他電子單元、電腦或其組合內。
    就一韌體及/或軟體實施而言，可藉由執行本文中所描述之功能的程式碼(例如，程序、函式、模組、指令等等)來實施該等技術。大體而言，可將切實地具體化韌體及/或軟體碼的任何電腦/處理器可讀媒體用於實施本文中所描述之技術。舉例而言，可將韌體及/或軟體碼儲存於一記憶體(例如，圖3中之記憶體332或372)中且由一處理器(例如，處理器330或370)來實施。可將該記憶體實施於該處理器內或實施於該處理器之外部。亦可將韌體及/或軟體碼儲存於一電腦/處理器可讀媒體(諸如，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、非揮發性隨機存取記憶體(NVRAM)、可程式化唯讀記憶體(PROM)、電可抹除PROM(EEPROM)、FLASH記憶體、軟碟、緊密光碟(CD)、數位化通用光碟(DVD)、磁性或光學資料儲存設備等等)中。該碼可由一或多個電腦/處理器來執行且可使得該(等)電腦/處理器執行本文中所描述之功能性的某些態樣。
    提供該揭示案之先前描述以使任何熟習此項技術者能夠進行或使用該揭示案。對於熟習此項技術者而言，對該揭示案之各種修改將不難顯而易見，且可將本文中所界定之一般原理應用於其他變體而不脫離該揭示案之精神或範疇。因此，該揭示案並不意欲受限於本文中所描述之實例及設計，而是將符合與本文中所揭示之原理及新奇特徵一致的最廣泛範疇。
    100‧‧‧無線通信系統
    110‧‧‧基地台
    120‧‧‧終端機
    122‧‧‧終端機
    308‧‧‧資料源
    310‧‧‧TX資料處理器
    320‧‧‧TX MIMO處理器
    322a‧‧‧傳輸器(TMTR)/接收器
    322s‧‧‧傳輸器(TMTR)/接收器
    324a‧‧‧天線
    324s‧‧‧天線
    330‧‧‧控制器/處理器
    332‧‧‧記憶體
    338‧‧‧MIMO偵測器
    340‧‧‧RX資料處理器
    342‧‧‧資料儲集器
    352a‧‧‧天線
    352t‧‧‧天線
    354a‧‧‧接收器(RCVR)/傳輸器
    354t‧‧‧接收器(RCVR)/傳輸器
    356‧‧‧MIMO偵測器
    360‧‧‧RX資料處理器
    362‧‧‧資料儲集器
    370‧‧‧控制器/處理器
    372‧‧‧記憶體
    378‧‧‧資料源
    380‧‧‧TX資料處理器
    382‧‧‧TX MIMO處理器
    710‧‧‧循環冗餘檢查(CRC)產生器
    720‧‧‧FEC編碼器
    722‧‧‧切換器
    730‧‧‧渦輪編碼器
    740‧‧‧迴旋編碼器
    750‧‧‧LDPC編碼器
    752‧‧‧切換器
    760‧‧‧交錯器
    762‧‧‧擊穿單元
    764‧‧‧重複單元
    766‧‧‧擾頻器
    768‧‧‧符號映射器
    810a‧‧‧組成式編碼器
    810b‧‧‧組成式編碼器
    812‧‧‧切換器
    814‧‧‧加法器
    816‧‧‧延遲單元
    818‧‧‧延遲單元
    820‧‧‧延遲單元
    822‧‧‧加法器
    824‧‧‧加法器
    826‧‧‧加法器
    830‧‧‧渦輪交錯器
    840‧‧‧多工器(Mux)
    912a‧‧‧延遲單元
    912b‧‧‧延遲單元
    912c‧‧‧延遲單元
    912d‧‧‧延遲單元
    912e‧‧‧延遲單元
    912f‧‧‧延遲單元
    912g‧‧‧延遲單元
    912h‧‧‧延遲單元
    914‧‧‧加法器
    916‧‧‧加法器
    918‧‧‧加法器
    920‧‧‧多工器
    1010‧‧‧LLR計算單元
    1012‧‧‧解擾頻器
    1014‧‧‧LLR組合器
    1016‧‧‧抹除符插入單元
    1018‧‧‧解交錯器
    1020‧‧‧FEC解碼器
    1022‧‧‧切換器
    1030‧‧‧渦輪解碼器
    1040‧‧‧維特比解碼器
    1050‧‧‧LDPC解碼器
    1052‧‧‧切換器
    1060‧‧‧CRC檢查器
    1200‧‧‧裝置
    1212‧‧‧用於獲得用於編碼速率選擇之至少一臨限值的構件/模組
    1214‧‧‧用於判定一用於資料傳輸之封包大小的構件/模組
    1216‧‧‧用於以該封包大小及該至少一臨限值為基礎而自用於一FEC編碼之複數個編碼速率當中選擇一編碼速率的構件/模組
    1218‧‧‧用於根據一用於FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包的構件/模組
    1220‧‧‧用於擊穿該編碼封包(若需要)以獲得用於該封包之所選編碼速率的構件/模組
    1222‧‧‧用於在進行任何擊穿之後處理並傳輸該編碼封包的構件/模組
    1400‧‧‧裝置
    1412‧‧‧用於判定用於編碼速率選擇之至少一臨限值的構件/模組
    1414‧‧‧用於將該至少一臨限值發送至一傳輸器的構件/模組
    1416‧‧‧用於接收一根據一用於一FEC編碼之所選編碼速率來編碼之封包的構件/模組
    1418‧‧‧用於根據用於FEC編碼之所選編碼速率來解碼該封包的構件/模組
    1600‧‧‧裝置
    1612‧‧‧用於獲得用於FEC編碼選擇之至少一臨限值的構件/模組
    1614‧‧‧用於判定一用於資料傳輸之封包大小的構件/模組
    1616‧‧‧用於以該封包大小及該至少一臨限值為基礎而自不同類型之複數個FEC編碼當中選擇一FEC編碼的構件/模組
    1618‧‧‧用於根據所選FEC編碼來編碼一封包以獲得一編碼封包的構件/模組
    1620‧‧‧用於處理並傳輸該編碼封包的構件/模組
    1800‧‧‧裝置
    1812‧‧‧用於判定用於FEC編碼選擇之至少一臨限值的構件/模組
    1814‧‧‧用於將該至少一臨限值發送至一傳輸器之構件/模組
    1816‧‧‧用於接收一根據一所選FEC編碼來編碼之封包的構件/模組
    1818‧‧‧用於根據所選FEC編碼來解碼該封包的構件/模組
    圖1展示了一無線通信系統。
    圖2展示了藉由HARQ之資料傳輸。
    圖3展示了一基地台及一終端機之方塊圖。
    圖4展示了用於資料傳輸之編碼及解碼。
    圖5展示了編碼速率對照封包大小之曲線。
    圖6展示了FEC編碼對照封包大小之曲線。
    圖7展示了一傳輸(TX)資料處理器之方塊圖。
    圖8展示了一渦輪編碼器之方塊圖。
    圖9展示了一迴旋編碼器之方塊圖。
    圖10展示了一接收(RX)資料處理器之方塊圖。
    圖11及圖12分別展示了用於藉由以封包大小為基礎之編碼速率選擇來傳輸資料的一過程及一裝置。
    圖13及圖14分別展示了用於藉由以封包大小為基礎之編碼速率選擇來接收資料的一過程及一裝置。
    圖15及圖16分別展示了用於藉由以封包大小為基礎之FEC編碼選擇來傳輸資料的一過程及一裝置。
    圖17及圖18分別展示了用於藉由以封包大小為基礎之FEC編碼選擇來接收資料的一過程及一裝置。
    100‧‧‧無線通信系統
    110‧‧‧基地台
    120‧‧‧終端機
    122‧‧‧終端機
    权利要求:
    Claims (35)
    [1] 一種用於通信之裝置，其包含：至少一處理器，其經組態以判定一用於資料傳輸之封包大小，及以該封包大小為基礎而自用於一前向錯誤校正(FEC)編碼之複數個編碼速率當中選擇一編碼速率，其中漸進更高之編碼速率被選擇用於漸進更大之封包大小；及一記憶體，其耦接至該至少一處理器；其中該至少一處理器經組態以在該封包大小小於或等於一第一臨限值的情況下藉由選擇一迴旋碼及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下藉由選擇一渦輪碼來選擇該編碼速率。
    [2] 如請求項1之裝置，其中該至少一處理器經組態以比較該封包大小與該第一臨限值及該第二臨限值中之至少一者，且以該比較之結果為基礎而自該複數個編碼速率當中選擇該編碼速率。
    [3] 如請求項2之裝置，其中該至少一處理器經組態以自一終端機接收該等第一臨限值及第二臨限值，且以該封包大小及該等第一臨限值及第二臨限值為基礎來選擇用於至該終端機之資料傳輸的該編碼速率。
    [4] 如請求項2之裝置，其中該至少一處理器經組態以自一終端機接收能力資訊、以該能力資訊為基礎來判定該等第一臨限值及第二臨限值，及以該封包大小與該等第一臨限值及第二臨限值為基礎來選擇用於至該終端機之資料傳輸的該編碼速率。
    [5] 如請求項1之裝置，其中該複數個編碼速率包含編碼速率1/5、編碼速率1/3及編碼速率1/2。
    [6] 如請求項5之裝置，其中該至少一處理器經組態以在該封包大小小於或等於該第一臨限值的情況下選擇編碼速率1/5、在該封包大小大於該第一臨限值且小於或等於該第二臨限值的情況下選擇編碼速率1/3，及在該封包大小大於該第二臨限值且小於或等於一第三臨限值的情況下選擇編碼速率1/2。
    [7] 如請求項6之裝置，其中該複數個編碼速率進一步包含編碼速率2/3，且其中該至少一處理器經組態以在該封包大小大於該第三臨限值的情況下選擇編碼速率2/3。
    [8] 如請求項1之裝置，其中該至少一處理器經組態以根據一用於該FEC編碼之基礎編碼速率來編碼一封包而獲得一編碼封包，及在需要的情況下擊穿該編碼封包以獲得用於該封包之該所選編碼速率。
    [9] 如請求項1之裝置，其中該FEC編碼包含一低密度同位檢查(LDPC)碼。
    [10] 一種用於通信之方法，其包含：判定一用於資料傳輸之封包大小；及以該封包大小為基礎而自用於一前向錯誤校正(FEC)編碼之複數個編碼速率當中選擇一編碼速率，其中漸進更高之編碼速率被選擇用於漸進更大之封包大小；其中選擇該編碼速率包含在該封包大小小於或等於一第一臨限值的情況下選擇一迴旋碼，及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下選擇一渦輪碼。
    [11] 如請求項10之方法，其進一步包含：自一終端機接收該等第一臨限值及第二臨限值，且其中該選擇該編碼速率包含以該封包大小及該等第一臨限值及第二臨限值為基礎來選擇用於至該終端機之資料傳輸的該編碼速率。
    [12] 如請求項10之方法，其中該複數個編碼速率包含編碼速率1/5、編碼速率1/3及編碼速率1/2，且其中該選擇該編碼速率包含若該封包大小小於或等於該第一臨限值，則選擇編碼速率1/5，若該封包大小大於該第一臨限值且小於或等於該第二臨限值，則選擇編碼速率1/3，及若該封包大小大於該第二臨限值且小於或等於一第三臨限值，則選擇編碼速率1/2。
    [13] 如請求項12之方法，其中該複數個編碼速率進一步包含編碼速率2/3，且其中該選擇該編碼速率進一步包含若該封包大小大於該第三臨限值則選擇編碼速率2/3。
    [14] 如請求項10之方法，其進一步包含：根據一用於該FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包；及在需要的情況下擊穿該編碼封包以獲得用於該封包之該所選編碼速率。
    [15] 一種用於通信之裝置，其包含：用於判定一用於資料傳輸之封包大小的構件；及用於選擇編碼速率的構件，其用於以該封包大小為基礎而自用於一前向錯誤校正(FEC)編碼之複數個編碼速率當中選擇一編碼速率的構件，其中漸進更高之編碼速率被選擇用於漸進更大之封包大小；其中該用於選擇該編碼速率之構件包含用於在該封包大小小於或等於一第一臨限值的情況下選擇一迴旋碼及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下選擇一渦輪碼之構件。
    [16] 如請求項15之裝置，其進一步包含：用於自一終端機接收該等第一臨限值及第二臨限值的構件，其中該用於選擇該編碼速率的構件包含用於以該封包大小及該等第一臨限值及第二臨限值為基礎來選擇用於至該終端機之資料傳輸之該編碼速率的構件。
    [17] 如請求項15之裝置，其中該複數個編碼速率包含編碼速率1/5、編碼速率1/3及編碼速率1/2，且其中該用於選擇該編碼速率之構件包含：用於在該封包大小小於或等於該第一臨限值的情況下選擇編碼速率1/5的構件，用於在該封包大小大於該第一臨限值且小於或等於該第二臨限值的情況下選擇編碼速率1/3的構件，及用於在該封包大小大於該第二臨限值且小於或等於一第三臨限值的情況下選擇編碼速率1/2的構件。
    [18] 如請求項17之裝置，其中該複數個編碼速率進一步包含編碼速率2/3，且其中該用於選擇該編碼速率之構件進一步包含用於在該封包大小大於該第三臨限值的情況下選擇編碼速率2/3的構件。
    [19] 如請求項15之裝置，其進一步包含：用於根據一用於該FEC編碼之基礎編碼速率來編碼一封包以獲得一編碼封包的構件；及用於在需要的情況下擊穿該編碼封包以獲得用於該封包之該所選編碼速率的構件。
    [20] 一種電腦程式產品，其包含：一電腦可讀媒體，其包含：用於使得至少一電腦判定一用於資料傳輸之封包大小的程式碼；及用於使得該至少一電腦以該封包大小為基礎而自用於一前向錯誤校正(FEC)編碼之複數個編碼速率當中選擇一編碼速率的程式碼，其中漸進更高之編碼速率被選擇用於漸進更大之封包大小；其中該用於使得該至少一電腦選擇該編碼速率的程式碼包含用於在該封包大小小於或等於一第一臨限值的情況下選擇一迴旋碼及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下選擇一渦輪碼的程式碼。
    [21] 一種用於通信之裝置，其包含：至少一處理器，其經組態以：接收一根據一用於一前向錯誤校正(FEC)編碼之所選編碼速率來編碼的封包，該編碼速率係以該封包之一封包大小為基礎而自用於該FEC編碼之複數個編碼速率當中選擇的；及根據用於該FEC編碼之該所選編碼速率來解碼該封包；及一記憶體，其耦接至該至少一處理器且經組態以儲存該封包；其中在該封包大小小於或等於一第一臨限值的情況下該封包係根據一迴旋碼而被編碼，及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下該封包係根據一渦輪碼而被編碼。
    [22] 如請求項21之裝置，其中該至少一處理器經組態以判定用於編碼速率選擇之該等第一臨限值及第二臨限值及將該等第一臨限值及第二臨限值發送至一基地台，且其中用於該封包之該編碼速率係進一步以該等第一臨限值及第二臨限值為基礎來選擇的。
    [23] 如請求項22之裝置，其中該至少一處理器經組態而以該記憶體之一大小為基礎來判定該等第一臨限值及第二臨限值。
    [24] 如請求項22之裝置，其中該至少一處理器經組態而以可用於資料傳輸之混合自動重傳(HARQ)交錯的數目為基礎來判定該等第一臨限值及第二臨限值。
    [25] 如請求項22之裝置，其中該至少一處理器經組態而以待並列接收之封包的數目為基礎來判定該等第一臨限值及第二臨限值。
    [26] 如請求項21之裝置，其中該至少一處理器經組態以將能力資訊發送至一基地台，且其中用於該封包之該編碼速率係進一步以至少一臨限值為基礎來選擇的，該至少一臨限值係以該能力資訊為基礎來判定的。
    [27] 如請求項21之裝置，其中該至少一處理器經組態以針對用於該封包的所接收之碼位元而計算對數似然比(LLR)且將該等LLR儲存於該記憶體中。
    [28] 如請求項27之裝置，其中該至少一處理器經組態以針對用於該封包的未接收之碼位元而插入抹除符及以該等所接收碼位元之該等LLR及用於未接收之該等碼位元的該等抹除符為基礎來解碼該封包。
    [29] 一種用於通信之方法，其包含：接收一根據一用於一前向錯誤校正(FEC)編碼之所選編碼速率來編碼的封包，該編碼速率係以該封包之一封包大小為基礎而自用於該FEC編碼之複數個編碼速率當中選擇的；及根據用於該FEC編碼之該所選編碼速率來解碼該封包；其中在該封包大小小於或等於一第一臨限值的情況下根據一迴旋碼以解碼該封包，及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下根據一渦輪碼以解碼該封包。
    [30] 如請求項29之方法，其進一步包含：判定用於編碼速率選擇之該等第一臨限值及第二臨限值；及將該等第一臨限值及第二臨限值發送至一基地台，其中用於該封包之該編碼速率係進一步以該等第一臨限值及第二臨限值為基礎來選擇的。
    [31] 如請求項29之方法，其中該解碼該封包包含：針對用於該封包的所接收之碼位元而計算對數似然比(LLR)，針對用於該封包的未接收之碼位元而插入抹除符，及以該等所接收碼位元之該等LLR及用於未接收之該等碼位元的該等抹除符為基礎來解碼該封包。
    [32] 一種用於通信之裝置，其包含：用於接收一根據一用於一前向錯誤校正(FEC)編碼之所選編碼速率來編碼之封包的構件，該編碼速率係以該封包之一封包大小為基礎而自用於該FEC編碼之複數個編碼速率當中選擇的；及用於根據用於該FEC編碼之該所選編碼速率來解碼該封包的構件；其中該用於解碼該封包之構件在該封包大小小於或等於一第一臨限值的情況下根據一迴旋碼而操作及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下根據一渦輪碼而操作。
    [33] 如請求項32之裝置，其進一步包含：用於判定用於編碼速率選擇之該等第一臨限值及第二臨限值的構件；及用於將該等第一臨限值及第二臨限值發送至一基地台的構件，其中用於該封包之該編碼速率係進一步以該等第一臨限值及第二臨限值為基礎來選擇的。
    [34] 如請求項32之裝置，其中該用於解碼該封包之構件包含用於針對用於該封包的所接收之碼位元而計算對數似然比(LLR)的構件，用於針對用於該封包的未接收之碼位元而插入抹除符的構件，及用於以該等所接收碼位元之該等LLR及用於未接收之該等碼位元的該等抹除符為基礎來解碼該封包的構件。
    [35] 一種電腦程式產品，其包含：一電腦可讀媒體，其包含：用於使得至少一電腦接收一根據一用於一前向錯誤校正(FEC)編碼之所選編碼速率來編碼之封包的程式碼，該編碼速率係以該封包之一封包大小為基礎而自用於該FEC編碼之複數個編碼速率當中選擇的；及用於使得該至少一電腦根據用於該FEC編碼之該所選編碼速率來解碼該封包的程式碼；其中該用於使得該至少一電腦解碼該封包的程式碼包含用於在該封包大小小於或等於一第一臨限值的情況下根據一迴旋碼以解碼該封包及在該封包大小大於該第一臨限值且小於或等於一第二臨限值的情況下根據一渦輪碼以解碼該封包的程式碼。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US88371507P| true| 2007-01-05|2007-01-05||
    US11/943,172|US8566676B2|2007-01-05|2007-11-20|FEC code and code rate selection based on packet size|
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