• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    D型正反器2包括三態反相器電路系統4、6，該等三態反相器電路系統4、6將處理訊號傳遞至儲存電路系統8，該處理訊號經由傳輸閘10自該儲存電路系統8傳遞至從儲存電路系統12。轉態偵測器16耦接至儲存電路系統8之輸入節點nm，且轉態偵測器16用來當在錯誤偵測時期期間，在彼輸入節點上偵測到轉態時產生錯誤訊號。此技術之其他形式可提供時脈閘控電路系統。
    公开号:TW201304420A
    申请号:TW101118215
    申请日:2012-05-22
    公开日:2013-01-16
    发明作者:David William Howard；David Michael Bull；Shidhartha Das
    申请人:Advanced Risc Mach Ltd；
    IPC主号:H03K3-00
    专利说明:
    具有轉態偵測器之訊號值儲存電路系統
    本發明係關於資料處理系統之領域。更特定言之，本發明係關於包括轉態偵測器之訊號值儲存電路系統。
    已知提供用於儲存訊號值(諸如，表示二進制值之訊號值)的諸如D型正反器(D-type flip-flops；DFF)之訊號值儲存電路系統。此訊號值儲存電路系統可用於資料處理系統內的許多不同位置處，諸如用於儲存待處理之資料值、用於控制此處理之控制值、控制處理之程式指令及類似物。
    自WO-A-2004/084072已知提供資料處理系統，該資料處理系統經配置以在有限的非零錯誤率下操作，且該資料處理系統包括錯誤偵測及恢復機制。以此方式，可將操作頻率增加及/或可將操作電壓降低至錯誤發生之點，但與自彼等錯誤恢復相關聯之管理負擔少於藉由在較高頻率及/或較低電壓下操作實現的增益。
    在此等系統內，已知提供DFFs，該等DFFs在資料輸入端上併入轉態偵測器且利用脈衝產生器或時脈截斷裝置來定義控制DFF的時脈訊號之邊緣周圍的錯誤偵測視窗。若在訊號已擷取至DFF中之後及在錯誤偵測時期期間，轉態發生在至DFF之輸入訊號中，則此轉態指示在DFF處遲到達的訊號，且此轉態對應於應觸發錯誤恢復操作之錯誤。
    此類型之DFF存在的問題在於，轉態偵測器監控主鎖存器之輸入，以觀察遲到達的訊號。為確保成功地識別遲的輸入轉態，需要在用於以旗標標記此遲的輸入轉態之裝設時間與DFF本身所容許的最小裝設時間之間存在一些邊限。儘管希望保持此邊限較小以減少裝設時間，但重要的是，系統在程序、溫度、操作電壓及類似物之整個容許範圍內偵測裝設違規。此邊限直接添加至裝置之經表徵裝設時間，因為在正常操作情形之下，並不預期條件遭遇任何遲的輸入轉態。採用此技術的DFF內之各種路徑導致了該DFF之操作的時序中的不確定性。
    在此背景下，當程序節點縮減時此等裝置的效能特性的隨機變化之增加導致需要將更多邊限添加至時序以保證適當地偵測且以旗標標記遲到達的訊號。與未使用錯誤偵測及校正技術的下層DFF之設置時間相比較而言，邊限的所有此類增加導致採用此等錯誤偵測及校正技術的DFF之設置時間顯著增加。此狀況為顯著的效能損失。
    本發明之一個態樣提供訊號值儲存電路系統，該訊號值儲存電路系統包含：第一訊號傳輸電路系統，該第一訊號傳輸電路系統具有第一處理訊號輸入端、第一處理訊號輸出端及第一時脈訊號輸入端，該第一訊號傳輸電路系統經配置以當在該第一時脈訊號輸入端處接收的第一時脈訊號具有第一開放值時，將在該第一處理訊號輸入端處接收的處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有第一關閉值時，阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；儲存電路系統，該儲存電路系統具有儲存輸入端及儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存電路系統經配置以自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存電路系統內的該處理訊號；第二訊號傳輸電路系統，該第二訊號傳輸電路系統具有第二處理訊號輸入端、第二處理訊號輸出端及第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，且該第二訊號傳輸電路系統經配置以當在該第二時脈訊號輸入端處接收的第二時脈訊號具有第二開放值時，將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有第二關閉值時，阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；轉態偵測器電路系統，該轉態偵測器電路系統具有轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該轉態偵測器電路系統經配置以在錯誤偵測時期期間該處理訊號改變時判定錯誤訊號。
    本技術提供一種訊號值儲存電路系統，該訊號值儲存電路系統可(例如)採取DFF的形式或其他訊號值儲存裝置的形式，在該訊號值儲存電路系統中，轉態偵測器電路系統連接至第一傳輸訊號電路系統之下游的儲存電路系統，以便直接地監控在儲存電路系統本身內發生在錯誤偵測時期期間的訊號值轉態。此舉幫助解決以上論述的裝設時間問題。
    錯誤偵測時期之開始可取決於實施而變化，但可與開啟第二訊號傳輸電路系統的第二時脈訊號之變化協調，例如，錯誤偵測時期之開始具有對此變化的預定偏移。
    錯誤偵測時期之結束亦可取決於實施而變化，但將與關閉第一訊號傳輸電路系統的第一時脈訊號之變化協調，例如，錯誤偵測時期之結束與此變化同步或具有對此變化的預定偏移。
    可使用第一延遲電路系統來簡化訊號值儲存電路系統之控制，該第一延遲電路系統接收第二時脈訊號且產生第一時脈訊號作為第二時脈訊號之經延遲形式。
    在一些實施例中，第二延遲電路系統(該第二延遲電路系統可共享第一延遲電路系統之元件)經配置以接收第二時脈訊號且產生錯誤偵測時期控制訊號，該錯誤偵測時期控制訊號供應至轉態偵測電路系統且將錯誤偵測時期之結束時間指示為第二時脈訊號之經延遲形式。此舉簡化轉態偵測器電路系統之控制且幫助降低由不同時脈路徑的發散造成之不確定性，因此需要較小邊限且容許經改良之裝設時間。此等電路之設計及驗證亦簡易化。
    第一訊號傳輸電路系統可具有各種不同形式，在該等不同形式中，第一時脈訊號用以選擇性地傳遞處理訊號。在一些實施例中，第一訊號傳輸電路系統包含三態反相器電路系統。此等三態反相器可直接驅動至儲存電路系統中，從而改良操作之速度且提供固有地較佳裝設時間。
    三態反相器電路系統可經佈置以具有功能訊號輸入端、掃描訊號輸入端及掃描賦能輸入端，且三態反相器電路系統可形成為第一三態反相器及第二三態反相器，該第一三態反相器經配置以傳遞功能訊號，該第二三態反相器經配置以取決於第一時脈訊號及掃描賦能訊號而傳遞掃描訊號。此舉提供訊號值儲存電路系統之可掃描形式，該可掃描形式非常適合於測試及除錯型操作。
    如先前所提及的，訊號值儲存電路系統可具有各種不同形式。在一種形式中，訊號值儲存電路系統可為主從式正反器，在該主從式正反器中，儲存電路系統對應於主鎖存器之部分，且該主從式正反器在第二訊號傳輸電路系統下游進一步具備從鎖存器。
    訊號值儲存電路系統之另一可能形式為作為時脈閘控電路系統，在該時脈閘控電路系統中，處理訊號包含賦能訊號，且該時脈閘控電路系統進一步包括充當第二訊號傳輸電路系統之邏輯閘，該邏輯閘產生輸出時脈訊號作為處理訊號與第二時脈訊號之邏輯組合。
    本技術之具有轉態偵測器電路系統的訊號值儲存電路系統可用以偵測錯誤。在一些實施例中，訊號值儲存電路系統可包括錯誤校正電路系統，該錯誤校正電路系統經配置以回應錯誤訊號之判定，來啟動錯誤校正操作。
    轉態偵測器輸入端可連接至儲存輸入端或儲存輸出端，但轉態偵測器輸入端較佳地連接至儲存輸入端，因為此舉將幫助與偵測不適當的轉態相關聯之時序約束。
    第二傳輸電路系統可具有各種不同形式。在一些實施例中，此第二傳輸電路系統可包含藉由第二時脈訊號控制的傳輸閘。
    轉態偵測器電路系統亦可具有各種不同形式。一種形式之轉態偵測器電路系統提供穩健的轉態偵測及電阻以處理變化，該種形式之轉態偵測器電路系統包含：第一邊緣偵測電路系統，該第一邊緣偵測電路系統用於以邏輯方式組合該處理訊號與該處理訊號之經延遲版本，以產生具有邊緣之第一中間訊號，該等邊緣對應於該處理訊號之經延遲上升邊緣及該處理訊號之下降邊緣；第二邊緣偵測電路系統，該第二邊緣偵測電路系統用於以邏輯方式組合該處理訊號與該處理訊號之經延遲版本，以產生具有邊緣之第二中間訊號，該等邊緣對應於該處理訊號之上升邊緣及該處理訊號之經延遲下降邊緣；以及組合電路系統，該組合電路系統經配置以用邏輯方式組合該第一中間訊號及該第二中間訊號，以產生具有經判定部分之轉態訊號，該等經判定部分對應於該處理電路系統中之經偵測轉態。
    本發明之另一態樣提供訊號值儲存電路系統，該訊號值儲存電路系統包含：用於傳輸處理訊號之第一訊號傳輸構件，該第一訊號傳輸構件具有第一處理訊號輸入端、第一處理訊號輸出端及第一時脈訊號輸入端，該第一訊號傳輸構件經配置以當在該第一時脈訊號輸入端處接收的第一時脈訊號具有第一開放值時，將在該第一處理訊號輸入端處接收的該處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有第一關閉值時，阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；用於儲存該處理訊號之儲存構件，該儲存構件具有儲存輸入端及儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存構件經配置以自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存構件內的該處理訊號；用於傳輸該處理訊號之第二訊號傳輸構件，該第二訊號傳輸構件具有第二處理訊號輸入端、第二處理訊號輸出端及第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，且該第二訊號傳輸構件經配置以當在該第二時脈訊號輸入端處接收的第二時脈訊號具有第二開放值時，將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有第二關閉值時，阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；用於偵測該處理訊號中的轉態之轉態偵測構件，該轉態偵測構件具有轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該轉態偵測構件經配置以在錯誤偵測時期期間該處理訊號改變時判定錯誤訊號。
    本發明之又一態樣提供一種操作訊號值儲存電路系統之方法，該方法包含以下步驟：經由第一訊號傳輸電路系統傳輸處理訊號之第一傳輸控制步驟，該第一訊號傳輸電路系統具有第一處理訊號輸入端、第一處理訊號輸出端及第一時脈訊號輸入端，當在該第一時脈訊號輸入端處接收的第一時脈訊號具有第一開放值時，該第一傳輸控制步驟將在該第一處理訊號輸入端處接收的該處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有第一關閉值時，該第一傳輸控制步驟阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；在儲存電路系統中儲存該處理訊號之儲存步驟，該儲存電路系統具有儲存輸入端及儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存步驟自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存電路系統內的該處理訊號；經由第二訊號傳輸電路系統傳輸該處理訊號之第二訊號傳輸控制步驟，該第二訊號傳輸電路系統具有第二處理訊號輸入端、第二處理訊號輸出端及第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，當在該第二時脈訊號輸入端處接收的第二時脈訊號具有第二開放值時，該第二訊號傳輸控制步驟將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有第二關閉值時，該第二訊號傳輸控制步驟阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；使用轉態偵測器電路系統偵測該處理訊號中的轉態之轉態偵測步驟，該轉態偵測器電路系統具有轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該等轉態偵測步驟在錯誤偵測時期期間該處理訊號改變時判定錯誤訊號。
    亦將瞭解，本發明之又一態樣為一種標準單元庫，該標準單元庫用以控制電腦形成用於形成積體電路之佈局資料，該積體電路包括先前論述的訊號值儲存電路系統。此標準單元庫資料定義訊號值儲存電路系統之形式，且此標準單元庫資料用以驅動自動程序及機制，該等程序及機制用以製造彼訊號值儲存電路系統之實體例示。
    本發明之以上及其他目標、特徵結構及優點將由結合隨附圖式閱讀的說明性實施例之以下詳細描述顯而易見。
    第1圖示意性地圖示呈D型正反器2之形式的訊號值儲存電路系統。此訊號值儲存電路系統包括呈兩個三態反相器4、6之形式的第一訊號傳輸電路系統，該兩個三態反相器4、6藉由第一時脈訊號clk1及掃描賦能訊號se之組合控制。儲存電路系統8充當主鎖存器之部分且由交叉耦接反相器對形成(反饋反相器為當clk1較低時被賦能之三態反相器)。呈傳輸閘10之形式的第二訊號傳輸電路系統連接至主儲存電路系統8之儲存輸出端。從儲存電路系統12自傳輸閘10接收輸出且將此輸出經由反相器14傳遞，以形成來自D型正反器2之輸出訊號Q。使用第二時脈訊號nclk/bclk來控制傳輸閘10。
    轉態偵測器電路系統16連接至主儲存電路系統8之輸入節點nm。轉態偵測器16在當該轉態偵測器16在至主儲存器8之輸入中偵測到轉態時判定訊號。來自轉態偵測器16之輸出藉由及閘18閘控，該及閘18具有由錯誤偵測控制訊號rzclk形成的一個輸入，以形成錯誤訊號rzerr，該錯誤訊號rzerr儲存於設定/重設鎖存器20內且輸出至錯誤校正電路系統22。當錯誤校正電路系統22接收錯誤訊號rzerr時，錯誤校正電路系統22觸發錯誤校正操作，藉此基於處理訊號之不正確的值之處理受到抑制，例如，可重設系統、插入經校正值或採取另一錯誤校正動作，該處理訊號在遲到達的訊號引起轉態之前穿過傳輸閘10。在其他實施例中，rzerr訊號可能足夠用以通知系統錯誤已發生且錯誤校正動作可能不是強制的。
    延遲線24用來接收輸入時脈訊號clk且隨後產生第二時脈訊號clk2、錯誤偵測控制訊號rzclk及第一時脈訊號clk1，該第二時脈訊號clk2、該錯誤偵測控制訊號rzclk及該第一時脈訊號clk1輸出至第1圖中所指示的訊號值儲存電路系統2之各別部分。錯誤偵測控制訊號rzclk決定錯誤偵測時期之開始。在操作中，轉態偵測器電路系統16用來在錯誤偵測時期期間，當輸入節點處流出主儲存器8的處理訊號改變該處理訊號之值時，判定錯誤訊號rzerr，該錯誤偵測時期開始於與開啟傳輸閘10的第二時脈訊號協調之時間處，且該錯誤偵測時期結束於第一時脈訊號關閉三態反相器4、6時或與關閉三態反相器4、6的第一時脈訊號協調之時間處。錯誤偵測時期之開始可具有離傳輸閘10之開啟的預定偏移，例如，該開始時間可為在開啟之前或在開啟之後的預定時間或與開啟同步。
    第2圖更詳細地示意性地圖示轉態偵測器16。轉態偵測器16由第一邊緣偵測電路系統26形成，該第一邊緣偵測電路系統26以邏輯方式組合處理訊號ps與處理訊號ps之經延遲版本，以產生第一中間訊號rza。此第一中間訊號rza具有邊緣，該等邊緣對應於處理訊號ps之經延遲上升邊緣及處理訊號ps之下降邊緣。第二邊緣偵測電路系統28以邏輯方式組合處理訊號ps與處理訊號ps之經延遲版本，以產生具有邊緣之第二中間訊號rzb，該等邊緣對應於處理訊號ps之上升邊緣及處理訊號ps之經延遲下降邊緣。及閘30以邏輯方式組合第一中間訊號rza及第二中間訊號rzb，以產生具有經判定部分之轉態訊號ts，該等經判定部分對應於處理訊號ps中之經偵測轉態。
    第2圖之右側部分中的波形圖示經接收之處理訊號ps、第一中間訊號rza、第二中間訊號rzb及轉態訊號ts。轉態訊號ts具有經判定部分，該等經判定部分在持續時間上大體上對應於第一錯誤偵測電路系統26及第二錯誤偵測電路系統28中之每一者中的兩個反相器延遲。此轉態訊號ts係用作第1圖之及閘18的輸入，該及閘18之輸出又在設定/重設鎖存器20內經擷取，以提供供應至錯誤校正電路系統22的錯誤訊號rzerr。
    第3圖示意性地圖示在錯誤偵測時期開始之前第1圖之電路。此時，三態反相器6開啟，且傳輸閘10關閉。因此，輸入處理訊號D可經由主儲存電路系統8傳播直至傳輸閘10。此時，供應至及閘18之錯誤偵測控制訊號rzclk將不會傳遞來自轉態偵測器16的任何輸出。
    第4圖示意性地圖示當錯誤偵測時期已開始時第2圖之電路之狀態。此時，三態反相器6保持開啟，且傳輸閘10亦開啟。此舉導致：處理訊號D經由主儲存電路系統8與從儲存電路系統12兩者傳播，以到達輸出Q。及閘18已由錯誤偵測控制訊號rzclk賦能，且因此，設定/重設鎖存器20對自轉態偵測器16輸出的任何轉態訊號ts敏感。
    第5圖示意性地圖示在錯誤偵測時期結束時第1圖之電路之狀態。此時，三態反相器6關閉，以使得輸入處理訊號D不再傳播至主儲存電路系統8中。傳輸閘10保持開啟，且及閘18保持賦能。藉由第一時脈訊號clk1關閉三態反相器6導致：處理訊號D中之任何遲到達的轉態將不再到達主儲存電路系統8之輸入節點nm，且因此將不會由轉態偵測器16偵測到。
    第6圖更詳細地示意性地圖示第1圖之電路。相似元件符號已用於相應電路元件。
    第7圖圖示當錯誤偵測已開始時(第4圖)在第6圖之操作電路期間上升的訊號波形。第一波形26為至延遲電路系統24之輸入時脈訊號。第二波形28為控制傳輸閘10之第二時脈訊號clk2，且第三波形30為控制三態反相器6之第一時脈訊號clk1。
    第四波形32為供應至三態反相器6之輸入處理訊號D。第五波形34表示主儲存電路系統8之輸入節點nm處的訊號。第六波形36為至從儲存電路系統12之輸入訊號，且第七波形38為來自反相器14之輸出訊號。
    第八波形40為錯誤偵測控制訊號rzclk。第九波形42為第一中間訊號rza，且第十波形44為第二中間訊號rzb。第十一波形68為自設定衝程重設鎖存器20輸出的錯誤訊號rzerr。
    第8圖為示意性地圖示第1圖之電路之操作的流程圖。在步驟48處，呈三態反相器6之形式的第一訊號傳輸電路系統開啟。在步驟50處，處理訊號儲存於主儲存電路系統8內。在步驟52處，呈傳輸閘10之形式的第二訊號傳輸電路系統開啟。步驟54決定在錯誤偵測時期期間是否偵測到主鎖存器訊號nm中之任何轉態。若偵測到錯誤，則步驟56用來藉由錯誤校正電路系統22觸發錯誤回應。在步驟58處第一訊號傳輸電路系統關閉。
    第9圖示意性地圖示另一形式之訊號值儲存電路系統。在此實例中，訊號值儲存電路系統為時脈閘控電路系統，該時脈閘控電路系統用來擷取時脈賦能訊號E且在儲存電路系統8內儲存時脈賦能訊號E且隨後使用此時脈賦能訊號E控制邏輯閘60，以自第二時脈訊號clk及處理訊號(賦能訊號)之邏輯組合產生經賦能時脈訊號eclk，該邏輯閘60充當第二訊號傳輸電路系統。由第一時脈訊號clk1控制的三態反相器6用來將賦能訊號E選擇性地傳遞至儲存電路系統8之輸入節點nm。儲存電路系統8之輸出向反及閘60之一個輸入提供鎖存賦能訊號ENL，其中至反及閘60之另一輸入為第二時脈訊號CLK。反及閘60之輸出為經賦能時脈訊號ECLK。
    轉態偵測器16在儲存電路系統8之輸入節點nm處接收賦能訊號E，且轉態偵測器16當在此賦能訊號中偵測到任何轉態時判定轉態訊號。自延遲電路系統24接收錯誤偵測控制訊號rzclk之及閘18用於選擇性地傳遞將在一個時期期間儲存於設定/重設鎖存器20內的此轉態訊號，該時期之開始藉由錯誤偵測控制訊號rzclk控制，且該時期之結束藉由第一時脈訊號clk1控制。
    第10圖示意性地圖示作為最終製造彼等積體電路之部分的積體電路之設計流程。標準單元庫62併入資料，該資料定義各自形成構建組塊之複數個標準單元，該構建組塊可用以產生完整的積體電路。RTL資料64用暫存器傳送語言定義待產生之積體電路設計。作為電腦程式執行於通用控制上之合成工具66解譯RTL積體電路設計64且隨後利用選自標準單元庫62之標準單元來形成佈局資料68。此佈局資料可呈定義遮蔽的資料形式，該等遮蔽用以在製造製程期間製造所要積體電路。標準單元庫62可包括許多標準單元，諸如，及閘、或閘、鎖存器及以上所述形式之訊號值儲存電路。
    儘管本文已參閱隨附圖式詳細地描述本發明之說明性實施例，但熟習此項技術者應理解，本發明不限於彼等精確實施例，且在不脫離由所附申請專利範圍定義的本發明之範疇及精神的情況下，可在本發明中實現各種改變及修改。
    2‧‧‧D型正反器
    4‧‧‧三態反相器
    6‧‧‧三態反相器
    8‧‧‧主儲存電路系統
    10‧‧‧傳輸閘
    12‧‧‧從儲存電路系統
    14‧‧‧反相器
    16‧‧‧轉態偵測器
    18‧‧‧及閘
    20‧‧‧設定/重設鎖存器
    22‧‧‧錯誤校正電路系統
    24‧‧‧延遲線
    26‧‧‧第一邊緣偵測電路系統
    28‧‧‧第二邊緣偵測電路系統
    30‧‧‧及閘
    32‧‧‧第四波形
    34‧‧‧第五波形
    36‧‧‧第六波形
    38‧‧‧第七波形
    40‧‧‧第八波形
    42‧‧‧第九波形
    44‧‧‧第十波形
    48‧‧‧步驟
    50‧‧‧步驟
    52‧‧‧步驟
    54‧‧‧步驟
    56‧‧‧步驟
    58‧‧‧步驟
    60‧‧‧邏輯閘
    62‧‧‧標準單元庫
    64‧‧‧RTL資料/RTL積體電路設計
    66‧‧‧合成工具
    68‧‧‧佈局資料
    clk1‧‧‧第一時脈訊號
    clk2‧‧‧第二時脈訊號
    D‧‧‧輸入處理訊號
    E‧‧‧時脈賦能訊號
    eclk‧‧‧經賦能時脈訊號
    nm‧‧‧輸入節點
    ps‧‧‧處理訊號
    Q‧‧‧輸出訊號
    rza‧‧‧第一中間訊號
    rzb‧‧‧第二中間訊號
    rzclk‧‧‧錯誤偵測控制訊號
    rzerr‧‧‧錯誤訊號
    se‧‧‧掃描賦能訊號
    fs‧‧‧轉態訊號
    第1圖示意性地圖示D型正反器電路，該D型正反器電路包括用於偵測輸入訊號中遲到達的轉態之轉態偵測器電路系統；第2圖示意性地圖示轉態偵測器電路系統之更多細節；第3圖示意性地圖示在錯誤偵測時期之前，第1圖之電路之狀態；第4圖示意性地圖示在錯誤偵測時期開始時第1圖之電路；第5圖示意性地圖示在錯誤偵測時期結束時第1圖之電路；第6圖更詳細地圖示第1圖之電路；第7圖圖示在第6圖之電路之操作期間上升的各種訊號波形；第8圖為示意性地圖示第1圖之電路之操作的流程圖；第9圖示意性地圖示利用本技術之一個實例的時脈閘控電路系統；以及第10圖示意性地圖示使用標準單元庫來產生積體電路，該積體電路併入有根據本技術之訊號值儲存電路系統。
    2‧‧‧D型正反器
    4‧‧‧三態反相器
    6‧‧‧三態反相器
    8‧‧‧主儲存電路系統
    10‧‧‧傳輸閘
    12‧‧‧從儲存電路系統
    14‧‧‧反相器
    16‧‧‧轉態偵測器
    18‧‧‧及閘
    20‧‧‧設定/重設鎖存器
    22‧‧‧錯誤校正電路系統
    24‧‧‧延遲線
    clk1‧‧‧第一時脈訊號
    clk2‧‧‧第二時脈訊號
    D‧‧‧輸入處理訊號
    nm‧‧‧輸入節點
    Q‧‧‧輸出訊號
    rzclk‧‧‧錯誤偵測控制訊號
    rzerr‧‧‧錯誤訊號
    se‧‧‧掃描賦能訊號
    权利要求:
    Claims (20)
    [1] 一種訊號值儲存電路系統，該訊號值儲存電路系統包含：第一訊號傳輸電路系統，該第一訊號傳輸電路系統具有一第一處理訊號輸入端、一第一處理訊號輸出端及一第一時脈訊號輸入端，該第一訊號傳輸電路系統經配置以當在該第一時脈訊號輸入端處接收的一第一時脈訊號具有一第一開放值時，將在該第一處理訊號輸入端處接收的一處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有一第一關閉值時，阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；儲存電路系統，該儲存電路系統具有一儲存輸入端及一儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存電路系統經配置以自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存電路系統內的該處理訊號；第二訊號傳輸電路系統，該第二訊號傳輸電路系統具有一第二處理訊號輸入端、一第二處理訊號輸出端及一第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，且該第二訊號傳輸電路系統經配置以當在該第二時脈訊號輸入端處接收的一第二時脈訊號具有一第二開放值時，將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有一第二關閉值時，阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；轉態偵測器電路系統，該轉態偵測器電路系統具有一轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該轉態偵測器電路系統經配置以在一錯誤偵測時期期間該處理訊號改變時判定一錯誤訊號。
    [2] 如請求項1所述之訊號值儲存電路系統，其中該錯誤偵測時期開始於與該第二時脈訊號協調的一時間處，該第二時脈訊號自該第二關閉值改變至該第二開放值。
    [3] 如請求項2所述之訊號值儲存電路系統，其中該錯誤偵測時期開始於具有離該第二時脈訊號一預定偏移的一時間處，該第二時脈訊號自該第二關閉值改變至該第二開放值。
    [4] 如請求項1所述之訊號值儲存電路系統，其中該錯誤偵測時期結束於與該第一時脈訊號協調的一時間處，該第一時脈訊號自該第一開放值改變至該第一關閉值。
    [5] 如請求項4所述之訊號值儲存電路系統，其中該錯誤偵測時期結束於該第一時脈訊號自該第一開放值改變至該第一關閉值之一時間處。
    [6] 如請求項1所述之訊號值儲存電路系統，該訊號值儲存電路系統包含第一延遲電路系統，該第一延遲電路系統經配置以接收該第二時脈訊號且產生該第一時脈訊號作為該第二時脈訊號之一經延遲形式。
    [7] 如請求項1所述之訊號值儲存電路系統，該訊號值儲存電路系統包含第二延遲電路系統，該第二延遲電路系統經配置以接收該第二時脈訊號且產生一錯誤偵測時期控制訊號，該錯誤偵測時期控制訊號供應至該轉態偵測電路系統且將該錯誤偵測時期之一結束時間指示為該第二時脈訊號之一經延遲形式。
    [8] 如請求項6所述之訊號值儲存電路系統，其中該第一延遲電路系統經配置以產生一錯誤偵測時期控制訊號，該錯誤偵測時期控制訊號供應至該轉態偵測電路系統且將該錯誤偵測時期之一結束時間指示為該第二時脈訊號之一經延遲形式。
    [9] 如請求項1所述之訊號值儲存電路系統，其中該第一訊號傳輸電路系統包含三態反相器電路系統，該三態反相器電路系統經配置以具有一高阻抗及一低阻抗，該高阻抗在該第一時脈訊號具有該第一關閉值時阻塞該處理訊號之傳輸，該低阻抗在該第一時脈訊號具有該第一開放值時容許該處理訊號之傳輸。
    [10] 如請求項9所述之訊號值儲存電路系統，其中該三態反相器電路系統具有一功能訊號輸入端、一掃描訊號輸入端及一掃描賦能輸入端且該三態反相器電路系統包含：一第一三態反相器，該第一三態反相器經配置以當該第一時脈訊號具有該第一開放值及在該掃描賦能輸入端處接收的一掃描賦能訊號具有一掃描賦能關閉值時傳遞在該功能訊號輸入端處接收的一功能訊號，以充當該處理訊號；及一第二三態反相器，該第二三態反相器經配置以當該第一時脈訊號具有該第一開放值及該掃描賦能訊號具有一掃描賦能開放值時傳遞在該掃描訊號輸入端處接收的一掃描訊號，以充當該處理訊號。
    [11] 如請求項1所述之訊號值儲存電路系統，其中該訊號值儲存電路系統為主從式正反器電路系統，該儲存電路系統在該主從式正反器電路系統內包含主鎖存器電路系統之一部分，且該主從式正反器電路系統進一步包含從儲存電路系統，該從儲存電路系統具有一從儲存輸入端及一從儲存輸出端，該從儲存輸入端連接至該第二處理訊號輸出端，且該從儲存電路系統經配置以自該第二處理訊號輸出端擷取該處理訊號輸出、在未驅動該從儲存輸入端時儲存該處理訊號且自該從儲存輸出端輸出儲存於該從儲存電路系統內的該處理訊號。
    [12] 如請求項1所述之訊號值儲存電路系統，其中該訊號值儲存電路系統為時脈閘控電路系統，該處理訊號包含一賦能訊號，且該儲存電路系統包含用於在該時脈閘控電路系統內儲存該賦能訊號之賦能儲存電路系統，該第二訊號傳輸電路系統包含一邏輯閘，該邏輯閘具有一時脈訊號輸出端，該邏輯閘經配置以在該時脈訊號輸出端處產生一輸出時脈訊號作為在該第二處理訊號輸入端處接收的該處理訊號與該第二時脈訊號之一邏輯組合。
    [13] 如請求項1所述之訊號值儲存電路系統，該訊號值儲存電路系統進一步包含錯誤校正電路系統，該錯誤校正電路系統經配置以回應由該轉態偵測器電路系統對該錯誤訊號之判定，來啟動一錯誤校正操作，藉此在該處理訊號的該變化之該偵測之前基於來自該第二處理訊號輸出端的該處理訊號輸出之一值的處理受到抑制。
    [14] 如請求項1所述之訊號值儲存電路系統，其中該轉態偵測器輸入端經連接以自該儲存輸入端接收該處理訊號。
    [15] 如請求項1所述之訊號值儲存電路系統，其中該第二傳輸電路系統包含一傳輸閘，該傳輸閘經配置以具有一高阻抗及一低阻抗，該高阻抗在該第二時脈訊號具有該第二關閉值時阻塞該處理訊號之傳輸，該低阻抗在該第二時脈訊號具有該第二開放值時容許該處理訊號之傳輸。
    [16] 如請求項1所述之訊號值儲存電路系統，其中該轉態偵測器電路系統包含：第一邊緣偵測電路系統，該第一邊緣偵測電路系統用於以邏輯方式組合該處理訊號與該處理訊號之一經延遲版本，以產生具有邊緣之一第一中間訊號，該等邊緣對應於該處理訊號之一經延遲上升邊緣及該處理訊號之一下降邊緣；第二邊緣偵測電路系統，該第二邊緣偵測電路系統用於以邏輯方式組合該處理訊號與該處理訊號之一經延遲版本，以產生具有邊緣之一第二中間訊號，該等邊緣對應於該處理訊號之一上升邊緣及該處理訊號之一經延遲下降邊緣；及組合電路系統，該組合電路系統經配置以用邏輯方式組合該第一中間訊號及該第二中間訊號，以產生具有經判定部分之一轉態訊號，該等經判定部分對應於該處理電路系統中之經偵測轉態。
    [17] 一種訊號值儲存電路系統，該訊號值儲存電路系統包含：第一訊號傳輸構件，該第一訊號傳輸構件用於傳輸一處理訊號，該第一訊號傳輸構件具有一第一處理訊號輸入端、一第一處理訊號輸出端及一第一時脈訊號輸入端，該第一訊號傳輸構件經配置以當在該第一時脈訊號輸入端處接收的一第一時脈訊號具有一第一開放值時，將在該第一處理訊號輸入端處接收的該處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有一第一關閉值時，阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；儲存構件，該儲存構件用於儲存該處理訊號，該儲存構件具有一儲存輸入端及一儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存構件經配置以自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存構件內的該處理訊號；第二訊號傳輸構件，該第二訊號傳輸構件用於傳輸該處理訊號，該第二訊號傳輸構件具有一第二處理訊號輸入端、一第二處理訊號輸出端及一第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，且該第二訊號傳輸構件經配置以當在該第二時脈訊號輸入端處接收的一第二時脈訊號具有一第二開放值時，將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有一第二關閉值時，阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；轉態偵測構件，該轉態偵測構件用於偵測該處理訊號中的一轉態，該轉態偵測構件具有一轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該轉態偵測構件經配置以在一錯誤偵測時期期間該處理訊號改變時判定一錯誤訊號。
    [18] 一種操作訊號值儲存電路系統之方法，該方法包含以下步驟：經由第一訊號傳輸電路系統傳輸一處理訊號之一第一傳輸控制步驟，該第一訊號傳輸電路系統具有一第一處理訊號輸入端、一第一處理訊號輸出端及一第一時脈訊號輸入端，當在該第一時脈訊號輸入端處接收的一第一時脈訊號具有一第一開放值時，該第一傳輸控制步驟將在該第一處理訊號輸入端處接收的該處理訊號傳輸至該第一處理訊號輸出端，且當該第一時脈訊號具有一第一關閉值時，該第一傳輸控制步驟阻塞在該第一處理訊號輸入端處接收的該處理訊號至該第一處理訊號輸出端之傳輸；在儲存電路系統中儲存該處理訊號之一儲存步驟，該儲存電路系統具有一儲存輸入端及一儲存輸出端，該儲存輸入端連接至該第一處理訊號輸出端，且該儲存步驟自該第一處理訊號輸出端擷取該處理訊號輸出、在未驅動該儲存輸入端時儲存該處理訊號且自該儲存輸出端輸出儲存於該儲存電路系統內的該處理訊號；經由第二訊號傳輸電路系統傳輸該處理訊號之一第二訊號傳輸控制步驟，該第二訊號傳輸電路系統具有一第二處理訊號輸入端、一第二處理訊號輸出端及一第二時脈訊號輸入端，該第二處理訊號輸入端連接至該儲存輸出端，當在該第二時脈訊號輸入端處接收的一第二時脈訊號具有一第二開放值時，該第二訊號傳輸控制步驟將在該第二處理訊號輸入端處接收的該處理訊號傳輸至該第二處理訊號輸出端，且當該第二時脈訊號具有一第二關閉值時，該第二訊號傳輸控制步驟阻塞在該第二處理訊號輸入端處接收的該處理訊號至該第二處理訊號輸出端之傳輸；使用轉態偵測器電路系統偵測該處理訊號中的一轉態之一轉態偵測步驟，該轉態偵測器電路系統具有一轉態偵測器輸入端，該轉態偵測器輸入端經連接以自該儲存輸入端及該儲存輸出端中之一者接收該處理訊號，該等轉態偵測步驟在一錯誤偵測時期期間該處理訊號改變時判定一錯誤訊號。
    [19] 如請求項18所述之方法，該方法進一步包含一錯誤校正步驟，該錯誤校正步驟回應由該轉態偵測器電路系統對該錯誤訊號之判定，來啟動一錯誤校正操作，藉此在該處理訊號的該變化之該偵測之前基於來自該第二處理訊號輸出端的該處理訊號輸出之一值的處理受到抑制。
    [20] 一種以非暫時形式儲存標準單元庫資料之電腦可讀取儲存媒體，該標準單元庫資料用於控制一電腦形成用於控制一積體電路之製造的佈局資料，該積體電路包括如請求項1所述之訊號值儲存電路系統。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI565242B|2017-01-01|具有轉態偵測器之訊號值儲存電路系統及其操作方法與電腦可讀取儲存媒體
    US7650549B2|2010-01-19|Digital design component with scan clock generation
    JP5041694B2|2012-10-03|スキャン機能を有するフリップフロップ回路
    TWI442704B|2014-06-21|用以在一特定時間間隔過程中計數輸入脈衝之裝置
    US8766663B2|2014-07-01|Implementing linearly weighted thermal coded I/O driver output stage calibration
    TW200537806A|2005-11-16|Control signal generator, latch circuit, flip-flop and method for controlling operations of the flip-flop
    JP2012521700A|2012-09-13|スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路
    JP3914551B2|2007-05-16|マスタ・スレーブ・ラッチを動作させる方法および装置
    US9798352B1|2017-10-24|Circuits for and methods of implementing a design for testing and debugging with dual-edge clocking
    US8120406B2|2012-02-21|Sequential circuit with dynamic pulse width control
    US9319038B2|2016-04-19|Glitch free input transition detector
    TWI433462B|2014-04-01|降低設置時間之正反器
    US11025252B2|2021-06-01|Circuit for detection of single bit upsets in generation of internal clock for memory
    US10734949B2|2020-08-04|Self enabling signal conditioner for conditioning a crystal oscillator output signal into a compliant clock signal
    US10038429B1|2018-07-31|High-speed soft-edge sense-amplifier-based flip-flop
    Pedroni2015|Introducing deglitched-feedback plus convergent encoding for straight hardware implementation of asynchronous finite state machines
    JP2020530217A|2020-10-15|タイミングイベント検出
    US8896347B2|2014-11-25|Synchronous input signal capture system
    JP2000165208A|2000-06-16|フリップフロップ
    US9231569B2|2016-01-05|Variable delay and setup time flip-flop
    US8270557B2|2012-09-18|Integrated circuit and method for driving the same
    US8525566B2|2013-09-03|Glitch hardened flop repeater
    US20210126628A1|2021-04-29|Match-Slave Latch with Skewed Clock
    US8299823B2|2012-10-30|Preventing metastability of a divide-by-two quadrature divider
    CN210201800U|2020-03-27|一种不存在高电平交集的反相检测时钟发生电路
    同族专利:
    公开号 | 公开日
    US20130002298A1|2013-01-03|
    KR101966084B1|2019-04-05|
    KR20130004113A|2013-01-09|
    TWI565242B|2017-01-01|
    US8502561B2|2013-08-06|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI743327B|2017-04-02|2021-10-21|南韓商三星電子股份有限公司|使用受控反相時脈之低電力整合時脈閘控單元|US5257223A|1991-11-13|1993-10-26|Hewlett-Packard Company|Flip-flop circuit with controllable copying between slave and scan latches|
    JP2001237675A|2000-02-24|2001-08-31|Ando Electric Co Ltd|Ｄ−ｆｆ回路|
    US20030030474A1|2001-08-10|2003-02-13|Mcgowan David|Master-slave flip-flop with non-skewed complementary outputs, and methods to operate and manufacture the same|
    US8185812B2|2003-03-20|2012-05-22|Arm Limited|Single event upset error detection within an integrated circuit|
    US7409631B2|2005-12-30|2008-08-05|Intel Corporation|Error-detection flip-flop|US8471612B1|2012-07-10|2013-06-25|Arm Limited|Signal value storage circuitry with transition error detector|
    TWI521880B|2013-01-29|2016-02-11|國立交通大學|軟性電子錯誤防護裝置|
    US9024658B2|2013-05-29|2015-05-05|Qualcomm Incorporated|Circuit and layout techniques for flop tray area and power otimization|
    US9753086B2|2014-10-02|2017-09-05|Samsung Electronics Co., Ltd.|Scan flip-flop and scan test circuit including the same|
    KR102280526B1|2014-12-08|2021-07-21|삼성전자주식회사|저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/067,886|US8502561B2|2011-07-01|2011-07-01|Signal value storage circuitry with transition detector|
    [返回顶部]