• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明之一實施形態之開關電路(10A)包括具有輸入端子(21)、輸出端子(22)及共用端子(23)之第1~第4半導體開關元件(20)。以於第1及第4半導體開關元件導通(斷開)時使剩餘之半導體開關元件斷開(導通)之方式，對各半導體開關元件之輸入端子施加脈衝狀信號。開關電路具備：第1電容元件(60)，其連接於第2半導體開關元件之輸出端子與第4半導體開關元件之輸入端子之間；及第2電容元件(61)，其連接於第2半導體開關元件之輸入端子與第4半導體開關元件之輸出端子之間。第1及第2電容元件之各者具有如下電容，即，使第4及第2半導體開關元件之各自之輸入端子與輸出端子間之寄生電容於對第4及第2半導體開關元件供給之脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下降低。
    公开号:TW201304410A
    申请号:TW101116716
    申请日:2012-05-10
    公开日:2013-01-16
    发明作者:Kazuhiro Fujikawa；Nobuo Shiga；Takashi Ohira；Kazuyuki Wada；Kazuya ISHIOKA
    申请人:Sumitomo Electric Industries；Nat Univ Corp Toyohashi Univ；
    IPC主号:H03K17-00
    专利说明:
    開關電路
    本發明係關於一種開關電路。
    已知利用有電晶體等半導體開關元件之開關電路(參照專利文獻1)。因於半導體開關元件中存在起因於構成之寄生電容，而於半導體開關元件之開關動作中產生寄生電容之充放電時間。作為縮短如上所述之寄生電容之充放電時間之方法，專利文獻1中係對半導體開關元件進行過驅動(overdrive)。 先前技術文獻專利文獻
    專利文獻1：日本專利實公平7-47993號公報
    然而，於進行過驅動時，由於必需供給較半導體開關元件之驅動所需之電壓(或電流)多之電壓(或電流)，故而存在可能破壞半導體開關元件之情形，並且開關電路之功率效率亦容易下降。
    本發明之目的在於提供一種不利用過驅動便可謀求開關速度之提昇，並且可謀求功率效率之提昇的開關電路。
    本發明之一態樣之開關電路包括具有輸入端子、輸出端子及共用端子之第1~第4半導體開關元件，第1半導體開關元件之輸出端子與第3半導體開關元件之輸出端子相連接，第2半導體開關元件之共用端子與第4半導體開關元件之共用端子相連接，第1半導體開關元件之共用端子與第2半導體開關元件之輸出端子相連接，第3半導體開關元件之共用端子與第4半導體開關元件之輸出端子相連接，且以於第1及第4半導體開關元件為導通狀態時第2及第3半導體開關元件成為斷開狀態，並且於第1及第4半導體開關元件為斷開狀態時第2及第3半導體開關元件成為導通狀態之方式，對第1~第4半導體開關元件之輸入端子各者施加脈衝狀信號。該開關電路包括：第1電容元件，其連接於第2半導體開關元件之輸出端子與第4半導體開關元件之輸入端子之間；及第2電容元件，其連接於第2半導體開關元件之輸入端子與第4半導體開關元件之輸出端子之間。第1電容元件具有如下電容，即，使第4半導體開關元件之輸入端子與輸出端子之間之寄生電容於對第4半導體開關元件供給之脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接第1電容元件之情形，第2電容元件具有如下電容，即，使第2半導體開關元件之輸入端子與輸出端子之間之寄生電容於對第2半導體開關元件供給之脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接第2電容元件之情形。
    於上述構成中，藉由第1及第2電容元件，而降低第4及第2半導體開關元件中存在之寄生電容且輸入端子與輸出端子之間的寄生電容本身之影響。因此，不利用過驅動便可謀求開關速度之提昇，並且可提昇功率效率。
    上述第1電容元件之電容可設為大致等於第2半導體開關元件之輸入端子與輸出端子之間之寄生電容。又，第2電容元件之電容可設為大致等於第4半導體開關元件之輸入端子與輸出端子之間之寄生電容。
    於該形態中，藉由第1及第2電容元件，可更確實地降低第4及第2半導體開關元件中存在之寄生電容且輸入端子與輸出端子之間的寄生電容本身之影響。
    根據本發明，可提供一種不利用過驅動便可謀求開關速度之提昇，並且可謀求功率效率之提昇的開關電路。
    以下，參照圖式對本發明之實施形態進行說明。於圖式之說明中，對同一要素標註同一符號，且省略重複之說明。圖式之尺寸比率並非必需與所說明者一致。
    圖1係表示本發明之一實施形態之開關電路之概略構成之電路圖。開關電路10A為差動型之開關電路。
    開關電路10A包括4個半導體開關元件20、20、20、20。半導體開關元件20為MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型場效電晶體(MOSFET，Metal Oxide Semiconductor Field Effect Transistor)。MOSFET之例包括功率MOSFET。半導體開關元件20具有作為輸入端子之閘極端子21、作為輸出端子之汲極端子22、及作為共用端子之源極端子23。於以下之說明中，於將4個半導體開關元件20相區別而進行說明之情形時，亦將4個半導體開關元件20、20、20、20稱為半導體開關元件20a、20b、20c、20d。半導體開關元件20之構成要素及對應於半導體開關元件20而設置之構成要素亦設為相同。
    於開關電路10A中，半導體開關元件(第1半導體開關元件)20a之汲極端子22a與半導體開關元件(第3半導體開關元件)20c之汲極端子22c相連接。半導體開關元件(第2半導體開關元件)20b之源極端子23b與半導體開關元件(第4半導體開關元件)20d之源極端子23d相連接。
    於汲極端子22a與汲極端子22c之連接點及源極端子23b與源極端子23d之連接點，分別連接有第1電源P1及第2電源P2。第1電源P1對汲極端子22a、22c供給正電壓VDD。第2電源P2對源極端子23b、23d供給負電壓VSS。
    半導體開關元件20a之源極端子23a與半導體開關元件20b之汲極端子22b相連接。半導體開關元件20c之源極端子23c與半導體開關元件20d之汲極端子22d相連接。即，半導體開關元件20a與半導體開關元件20b及半導體開關元件20c與半導體開關元件20d分別串聯連接。
    源極端子23a與汲極端子22b之連接點、及源極端子23c與汲極端子22d之連接點係經由負載40而連接。負載40可為電感元件等電感負載，亦可為電阻負載。
    開關電路10A可包括用以將各半導體開關元件20a、20b、20c、20d開關之驅動電路30。驅動電路30為對各半導體開關元件20a~20d進行脈寬調變(Pulse Width Modulation：PWM)控制之閘極驅動電路。驅動電路30對各半導體開關元件20a~20d供給PWM信號。於以下之說明中，對於驅動電路30中之對半導體開關元件20a~20d分別供給PWM信號之部分，為明確其與半導體開關元件20a~20d之對應關係，如圖1所示，亦將其稱為驅動電路30a~30d。驅動電路30可對於半導體開關元件20a~20d共同地設置，但亦可針對每個半導體開關元件20a~20d而設置。
    驅動電路30a、30d之各者對半導體開關元件20a、20d之閘極端子21a、21d供給正相之PWM信號。同樣地，驅動電路30b、30c之各者對半導體開關元件20b、20c之閘極端子21b、21c供給逆相之PWM信號。PWM信號具有調變頻率fM、及作為將各半導體開關20a~20d開關之開關頻率之時脈頻率fCLK。PWM信號可藉由以比較器等對具有調變頻率fM之信號波(例如正弦波)與具有時脈頻率fCLK之三角波進行比較而生成。對閘極端子21a~21d供給之PWM信號之時脈頻率fCLK相同。於各半導體開關元件20a~20d、與所對應之驅動電路30a~30d之間表示之電阻RCO表示與各半導體開關元件20a~20d之閘極端子21a~21d連接之驅動電路30a~30d之輸出阻抗。於各半導體開關元件20a~20d之源極端子23a~23d與驅動電路30a~30d之間連接有第3電源P3a~P3d。第3電源P3a~P3d之正極連接於所對應之源極端子23a~23d，第3電源P3a~P3d之負極連接於所對應之驅動電路30a~30d。藉此，對驅動電路30a~30d供給以源極端子23a~23d為基準之特定之負電壓。該特定之負電壓之大小之例為-11 V。
    於上述構成中，一方面，藉由驅動電路30a及驅動電路30d對半導體開關元件20a、20d供給正相之PWM信號，另一方面，藉由驅動電路30b及驅動電路30c對半導體開關元件20b、20c供給逆相之PWM信號。因此，於半導體開關元件20a、20d為導通狀態時，半導體開關元件20b、20c成為斷開狀態，電流沿圖1中之箭頭A1之方向流動。另一方面，於半導體開關元件20a、20d為斷開狀態時，半導體開關元件20b、20c成為導通狀態，電流沿圖1中之箭頭A2之方向流動。因此，對應於PWM信號，流經負載40之電流之方向可進行切換。藉此，藉由採用電感負載作為負載40，可將開關電路10A應用於換流器中。又，藉由連接例如馬達作為負載40，可利用開關電路10A驅動馬達。
    為隨著該開關提高功率效率，開關電路10A包括分別與半導體開關元件20a、20c連接之電容抑制元件部50，並且包括電容元件60、61。亦將與各半導體開關元件20a、20c連接之電容抑制元件部50稱為電容抑制元件部50a、50c。
    圖2係用以說明半導體開關元件中存在之寄生電容與電容抑制元件部之關係之圖式。如圖2所示，於半導體開關元件20之各端子間存在寄生電容CGS、CGD、CDS。寄生電容CGS為閘極端子21與源極端子23之間之寄生電容。寄生電容CGD為閘極端子21與汲極端子22之間之寄生電容。寄生電容CDS為汲極端子22與源極端子23之間之寄生電容。於圖2中，將寄生電容CGS、CGD、CDS表示為電容元件。
    為抑制寄生電容CGS、CGD、CDS中之至少一者，而於半導體開關元件20上連接有至少一個電容抑制元件部50。電容抑制元件部50連接於應抑制之寄生電容CGS、CGD、CDS所存在之端子間。於該情形時，電容抑制元件部50與應抑制之寄生電容CGS、CGD、CDS並聯連接。於圖2中，作為一例，表示有於閘極端子21與汲極端子22之間連接電容抑制元件部50而抑制寄生電容CGD之情形時之形態。將寄生電容CGS、CGD、CDS中應藉由電容抑制元件部50抑制之寄生電容稱為寄生電容CX。
    電容抑制元件部50係於PWM信號之時脈頻率之N倍(N為1以上之整數)之頻率下抑制半導體開關元件20之寄生電容CX。電容抑制元件部50係以滿足以下條件之方式構成。
    條件(i)：於PWM信號之時脈頻率之N次諧波之角頻率下，寄生電容CX之阻抗與電容抑制元件部50之阻抗之大小相等，且該等之符號相異。
    條件(ii)：與半導體開關元件20之閘極端子21連接之驅動電路30之輸出阻抗RC0充分小於半導體開關元件20之輸入阻抗。於圖1所示之電路構成中，對半導體開關元件20a~20d之輸出阻抗為驅動電路30a~30d之輸出阻抗，且對應於半導體開關元件20a~20d與所對應之驅動電路30a~30d之間表示之電阻RCO之電阻值。
    於電容抑制元件部50之電抗設為作為角頻率ω之函數之X(ω)時，上述(i)係以式(1)表示，(ii)係以式(2)表示。即，電容抑制元件部50係以滿足式(1)及式(2)之方式構成。於以下之說明中，亦將X(ω)稱為電容抑制元件部50之電抗曲線。
    於式(1)及式(2)中，j表示虛數單位。ω0為PWM信號之時脈頻率fCLK與2π之乘積。ωM為PWM信號之調變頻率fM與2π之乘積。CX為連接電容抑制元件部50之半導體開關元件20之端子間之寄生電容。例如於電容抑制元件部50連接於閘極端子21與汲極端子22之間之情形時，Cx=CGD。如上所述，RCO為與半導體開關元件20之閘極端子21連接之驅動電路30之輸出阻抗。於式(1)中，只要α較1充分大即可，例如α可設為10以上。又，α可設為100以上。
    若於半導體開關元件20之端子間之寄生電容CGS、CGD、CDS中之欲抵消之寄生電容CX之端子間連接電容抑制元件部50，則電容抑制元件部50相對於該寄生電容CX並聯連接。若電容抑制元件部50滿足式(1)及式(2)，則電容抑制元件部50和與其並聯之寄生電容CX之合成阻抗於PWM信號之時脈頻率fCLK之N次諧波下成為非常大之值(例如為無限大(∞))。藉此，於連接有滿足式(1)及式(2)之電容抑制元件部50之半導體開關元件20中，可與連接有電容抑制元件部50之端子間之寄生電容CX實質上不存在之情形同樣地進行動作。即，於半導體開關元件20之動作方面，電容抑制元件部50可降低半導體開關元件20之寄生電容CX。
    圖3係表示電容抑制元件部之電抗曲線與寄生電容之電抗曲線之關係之圖式，且對應於表示式(5)之關係之圖。圖3表示N=3之情形作為一例。於圖3中，橫軸表示角頻率ω，縱軸表示電抗[Ω]。圖3中之實線表示電容抑制元件部50之電抗曲線X(ω)。圖3中之單點劃線表示寄生電容之電抗曲線(1/ωCX)。於圖3中，寄生電容CX之電抗曲線為表示寄生電容CX之電抗之絕對值的曲線。ωpn為自直流(即ω=0)起算第n個極點角頻率。ωz(n-1)為滿足X(ω)=0之角頻率，且為自直流起算第n個角頻率。
    若參照圖3，則構成電容抑制元件部50之元件數最少之電容抑制元件部50之電抗函數X(ω)可滿足式(3)。
    於式(3)中，於將t設為1~N-1之整數時，ωpt、ωz0、ωzt為以滿足0<ωz0<ω0、及tω0<ωpt<ωzt<(t+1)ω0且滿足式(1)及式(2)之方式決定之值。β為以滿足式(1)及式(2)之方式決定之任意之值。
    圖4係表示滿足式(3)之電容抑制元件部50之電路構成之一例之圖式。電容抑制元件部50係於電容抑制元件部50之端子51、52之間包括串聯連接之N個第1~第N電路部531~53N。第1電路部531係將電容元件C0與電感元件L0串聯連接而成。於該情形時，第1電路部531為串聯電路。於N=1之情形時，電容抑制元件部50可僅由第1電路部531構成。於N為2以上之情形時，第2~第N電路部53N中之第i電路部53i(i為2~N之整數)係將電容元件Ci-1與電感元件Li-1並聯連接而成。如圖4所示，第i電路部53i構成並聯諧振電路。於該圖4所示之構成中，藉由使並聯諧振電路增加一段，而針對其他諧波可降低寄生電容。又，如由電路構成所知般，於針對N次諧波可降低寄生電容之情形時，藉由增加並聯諧振電路之段數，而針對N次以外之任意之諧波亦可降低寄生電容。再者，亦可不按照次數自低至高之諧波之順序降低寄生電容。而且，亦可不限定於鄰接之次數之諧波。例如亦可僅如1、3、5、7…般每隔1次地針對奇數次之諧波降低寄生電容。
    於圖4所示之構成中，對電容抑制元件部50所包括之電容元件C0、C1、…CN-1及電感元件L0、L1、…LN-1之元件值之計算方法之一例進行說明。
    於圖4所示之構成中，式(3)可如式(4)般進行變形。
    其中，L1=1/(C1(ωp1)2)，L2=1/(C2(ωp2)2)，…，LN-1=1/(CN-1(ωp(N-1))2)。
    藉由將式(4)代入至式(1)及式(2)後，進行矩陣計算而獲得式(5)。
    藉由於0<ωz0<ω0、及tω0<ωpt<ωzt<(t+1)ω0(其中t為1~N-1之整數)之範圍內獲得ωp1~ωp(N-1)，可由式(5)獲得各元件值。
    以下，於N=3之情形時具體地進行說明。於該情形時，式(4)及式(5)係如下述式(6)及式(7)般表示。
    於將PWM信號之調變頻率fM設為60Hz，且設為ωM=120 π[rad/s]，進而設為ω0=240000 π[rad/s]、RCO=30[Ω]、α=100、C=1.9[nF]、ωp1=264000[rad/s]、ωp2=504000[rad/s]時，L0、C0、L1、C1、L2、C2如下所述。
    L0=136.9[μH]
    C0=882.3[nF]
    L1=133.4[μH]
    C1=10.9[nF]
    L2=9.4[μH]
    C2=28.2[nF]
    其次，對電容元件60、61進行說明。電容元件60連接於半導體開關元件20b之汲極端子22b與半導體開關元件20d之閘極端子21d之間。電容元件(第1電容元件)60之電容C60於PWM信號之N次諧波下，大致等於半導體開關元件20d之閘極端子21d與汲極端子22d之間之寄生電容CGD。又，電容元件61連接於半導體開關元件20b之閘極端子21b與半導體開關元件20d之汲極端子22d之間。電容元件(第2電容元件)61之電容C61於PWM信號之N次諧波下，大致等於半導體開關元件20b之閘極端子21b與汲極端子22b之間之寄生電容CGD。
    於該構成中，藉由電容元件60、61，可抑制半導體開關元件20b、20d之各自之寄生電容CGD。參照圖5對該方面進行說明。
    圖5係用以說明藉由電容元件之連接可抑制半導體開關元件之寄生電容之原理之圖式。圖5係計算於半導體開關元件20d中自閘極端子21d觀察之電容成分之模型圖。
    於圖5所示之電路模型中，於第1端子70與第2端子71之間連接有電容元件72，於第1端子70與第3端子73之間連接有具有與電容元件72相同之電容的電容元件74。電容元件72表示半導體開關元件20d之寄生電容CGD，電容元件72對應於電容元件60。於第1端子70連接有信號源75，於第2端子71及第3端子73分別連接有電壓源76、77。
    於圖5所示之模型中，第1端子70對應於半導體開關元件20d之閘極端子21d。為表示PWM信號向閘極端子21d之輸入，而藉由信號源75對第1端子70供給閘極電壓Vx。第2端子71對應於半導體開關元件20d之汲極端子22d。為表示汲極端子22d之電壓，而藉由電壓源76對第2端子71供給電壓VD。第3端子73對應於半導體開關元件20b之汲極端子22b。假定半導體開關元件20b之汲極端子22b之汲極電位與半導體開關元件20d之汲極端子22d之汲極電位為逆相，藉由電壓源77對第3端子73供給汲極電壓(-VD)。
    此時，自第2端子71及第3端子73流入至作為閘極端子21d的第1端子70之電荷量為CGD(VD-VX)+CGD(-VD-VX)=-2CGDVX。藉此，可看作閘極-汲極間之寄生電容CGD未等效地存在，於閘極端子21d與接地(即源極端子)之間存在具有2CGD之值之電容。
    因此，藉由如圖1所示般設置電容元件60，而於PWM信號之N次諧波(N=1之情形時為所謂的基本波)下，閘極-汲極間之寄生電容CGD未等效地存在，因此可中和或抵消半導體開關元件20d之寄生電容CGD之影響。以半導體開關元件20d為中心進行了說明，但對於半導體開關元件20b亦相同。即，藉由如圖1所示般設置電容元件61，而於PWM信號之N次諧波下，可中和或抵消半導體開關元件20b之寄生電容CGD之影響。
    此處，設為電容元件60、61中和寄生電容CGD之影響而進行了說明，但電容元件60、61只要可降低或抑制寄生電容CGD之影響即可。例如，電容元件60、61之電容可設為如藉由連接電容元件60、61所得之等效電容相較於原本之寄生電容Cx成為1/10以下之值。又，電容元件60、61之電容亦可為如上述等效電容相較於原本之寄生電容Cx成為一半以下之值。
    於開關電路10A中，對於半導體開關元件20a、20c，藉由電容抑制元件部50a、50c，而於PWM信號之時脈頻率fCLK之N次諧波下，可視為寄生電容Cx(於圖1及圖2所示之一例中CX=CGD)實質上不存在之狀態。又，對於半導體開關元件20b、20d，於PWM信號之時脈頻率fCLK之N次諧波下，藉由電容元件60、61，而可視為寄生電容CGD實質上不存在之狀態。因此，由於可減少開關中之上述寄生電容CX及寄生電容CGD之充放電所需之時間，故而可謀求半導體開關元件20a~20d中之開關之高速化。其結果，可加快開關電路10A之開關速度，並且可謀求開關電路10A之功率效率之提昇。進而，對於半導體開關元件20b、20d，由於利用電容元件60、61謀求寄生電容CGD之影響之降低，故而開關電路10A之設計更容易。
    作為謀求利用有半導體開關元件20a~20d之開關電路10A之開關之高速化的方法，亦可考慮進行過驅動。然而，於該情形時，存在為進行過驅動，而與不進行過驅動之情形相比驅動電路30a~30d之構成複雜化之情形。又，為進行過驅動，亦必需增大驅動電路30a~30d之電流容量。因此，與驅動電路30a~30d不進行過驅動之情形相比，導致大型化、或包括驅動電路30a~30d之開關電路10A之功率效率之下降。於該情形時，可能有即便藉由過驅動而實現高速開關，亦無法期待利用高速開關本身提高功率效率之情形。
    與此相對，於開關電路10A中，藉由電容抑制元件部50a、50c降低半導體開關元件20a、20c之寄生電容CX本身之影響，並且藉由電容元件60、61，降低半導體開關元件20b、20d之寄生電容CGD本身之影響，藉此實現高速開關。因此，即便不進行過驅動，亦可如上所述般進一步謀求開關電路10A之開關速度之高速化、及功率效率之提昇。
    於本實施形態中，對開關電路10A包括電容抑制元件部50之形態進行了說明，但開關電路10A亦可如圖6所示之開關電路10B般不包括電容抑制元件部50。開關電路10B除不包括電容抑制元件部50之方面以外，均與開關電路10A之構成相同。
    參照模擬結果，對藉由在開關電路10B中設置電容元件60、61而提高開關速度之方面進行說明。模擬係利用NGSPICE進行。
    圖7係表示模擬用之半導體開關元件之模型之圖。作為半導體開關元件20，假定為MOS型場效電晶體。假定於半導體開關元件20中除寄生電容CGS、CDS、CGD以外亦存在寄生電阻RG、RI。
    半導體開關元件20之器件參數係如以下般設定。
    閾值電壓VT=2 V
    跨導參數K=420 mS/V
    通道長度調變係數λ=0 mV-1
    閘極、源極間之寄生電容CGS=700 pF
    汲極、源極間之寄生電容CDS=77 pF
    閘極、汲極間之寄生電容CGD=63 pF
    寄生電阻RG=1 mΩ
    寄生電阻RI=1 mΩ
    圖8係與圖1所示之開關電路10A對應之模擬用之模型。以下，為便於說明，對與圖6對應之要素標註相同之符號而進行說明。於圖8所示之電路模型中，負載40係以電感元件LL1、電阻RL及電感元件LL2之串聯電路表示。於模擬中，將半導體開關元件20a之源極端子23a與半導體開關元件20b之汲極端子22b之連接點相對於接地之電壓設為輸出電壓Vout。於模擬用電路模型中，電容元件60、61之電容設為與上述閘極-汲極間之寄生電容CGD相同而為63 pF。
    圖8所示之模擬用電路模型中之元件值等係如以下般設定。
    自驅動電路30a~30d供給之PWM信號之時脈頻率fCLK=120 kHz
    自驅動電路30a~30d供給之PWM信號之調變頻率fM=60 kHz
    電阻RCO之電阻值：30 Ω
    對汲極端子22a、22c供給之正電壓VDD=400 V
    對源極端子23b、23d供給之負電壓VSS=-400 V
    藉由第3電源P3a~P3d，而以源極端子23a~23d為基準對驅動電路30a~30d供給之電壓：-13 V
    電感元件LL1、LL2之元件值(電感)：2.5×1/2 mH
    電阻RL之元件值(電阻值)：10 Ω
    作為模擬，實施以下之模擬1、2。 [模擬1]
    假定為未連接電容元件60、61之情形、即將電容元件60、61之電容設定為0而進行模擬。於該模擬中，於各半導體開關元件20a~20d中，將全部寄生電容設定為作為器件參數而表示之值。 [模擬2]
    假定連接有電容元件60、61、即將電容元件60、61之電容設為63 pF而進行模擬。
    圖9及圖10係分別表示模擬1、2之結果之圖式。於圖9及圖10中，表示有半導體開關元件20a、20b之閘極-源極間之電壓VGSa、VGSa及輸出電壓Vout相對於時間之變化。橫軸表示時間[μs]，縱軸表示閘極-源極間之電壓VGS[V]及輸出電壓Vout[V]。於圖9及圖10中，表示有作為圖8中之左上方之半導體開關元件20a中之VGS的VGSa、作為圖8之左下方之半導體開關元件20b中之VGS的VGSb、及作為半導體開關元件20a與半導體開關元件20b之連接點相對於接地之電壓的輸出電壓Vout。
    若將圖9及圖10進行比較，可知於連接有電容元件60、61之圖10之情形時，半導體開關元件20b之閘極-源極間之電壓VGS及輸出電壓Vout之電壓變化較圖9之情形更陡峭，可謀求開關速度之提昇。其結果，藉由設置電容元件60、61，亦可謀求功率效率之提昇。
    以上，對本發明之各種實施形態進行了說明，但本發明並不限定於上述所例示之各種實施形態，於不脫離本發明之主旨之範圍內可進行各種變形。例如，開關電路所具備之半導體開關元件並不限定於所例示之MOS型場效電晶體。例如半導體開關元件可為絕緣閘極型雙極電晶體，亦可為接合型場效電晶體，亦可為接合型雙極電晶體，或者半導體開關元件亦可為閘流體。於半導體開關元件為絕緣閘極型雙極電晶體或接合型雙極電晶體之情形時，半導體開關元件之輸入端子為閘極端子，輸出端子為集極端子，共用端子為射極端子。於半導體開關元件為接合型場效電晶體之情形時，與MOS型場效電晶體之情形同樣地，半導體開關元件之輸入端子為閘極端子，輸出端子為汲極端子，共用端子為源極端子。於半導體開關元件為閘流體之情形時，半導體開關元件之輸入端子為閘極端子，輸出端子為陽極端子，共用端子為陰極端子。
    又，將開關電路所具備之第1及第2電容元件之構成(或電容)設為相同而進行了說明，但亦可根據具有藉由第1及第2電容元件予以抑制之寄生電容之半導體開關元件之構成而設為相互不同。又，亦可藉由對圖1中之下側之2個半導體開關元件進而連接電容抑制元件部，而抑制除藉由第1及第2電容元件予以抑制之寄生電容以外之寄生電容。再者，藉由進而連接電容抑制元件部，亦可實質上降低由於第1及第2電容元件而看似等效地存在之閘極端子與接地之間之電容、即具有2CGD之值之電容的影響。又，與圖1中之上側之2個半導體開關元件之各者連接之電容抑制元件部之構成亦可不同。
    於上述各種實施形態中，對半導體開關元件供給之脈衝狀信號設為PWM信號，但只要為可控制半導體開關元件之導通/斷開之脈衝狀信號即可。
    10A‧‧‧開關電路
    10B‧‧‧開關電路
    20‧‧‧半導體開關元件
    20a‧‧‧半導體開關元件(第1半導體開關元件)
    20b‧‧‧半導體開關元件(第2半導體開關元件)
    20c‧‧‧半導體開關元件(第3半導體開關元件)
    20d‧‧‧半導體開關元件(第4半導體開關元件)
    21‧‧‧閘極端子(輸入端子)
    21a‧‧‧閘極端子(輸入端子)
    21b‧‧‧閘極端子(輸入端子)
    21c‧‧‧閘極端子(輸入端子)
    21d‧‧‧閘極端子(輸入端子)
    22‧‧‧汲極端子(輸出端子)
    22a‧‧‧汲極端子(輸出端子)
    22b‧‧‧汲極端子(輸出端子)
    22c‧‧‧汲極端子(輸出端子)
    22d‧‧‧汲極端子(輸出端子)
    23‧‧‧源極端子(共用端子)
    23a‧‧‧源極端子(共用端子)
    23b‧‧‧源極端子(共用端子)
    23c‧‧‧源極端子(共用端子)
    23d‧‧‧源極端子(共用端子)
    30‧‧‧驅動電路
    30a‧‧‧驅動電路
    30b‧‧‧驅動電路
    30c‧‧‧驅動電路
    30d‧‧‧驅動電路
    40‧‧‧負載
    50‧‧‧電容抑制元件部
    50a‧‧‧電容抑制元件部
    50c‧‧‧電容抑制元件部
    531‧‧‧第1電路部
    532‧‧‧第2電路部
    533‧‧‧第3電路部
    53i‧‧‧第i電路部
    53N‧‧‧第N電路部
    60‧‧‧電容元件(第1電容元件)
    61‧‧‧電容元件(第2電容元件)
    70‧‧‧第1端子
    71‧‧‧第2端子
    72‧‧‧電容元件
    73‧‧‧第3端子
    74‧‧‧電容元件
    75‧‧‧信號源
    76‧‧‧電壓源
    77‧‧‧電壓源
    C0‧‧‧電容元件
    C1‧‧‧電容元件
    C2‧‧‧電容元件
    CN-1‧‧‧電容元件
    CDS‧‧‧寄生電容
    CGD‧‧‧寄生電容
    CGS‧‧‧寄生電容
    L0‧‧‧電感元件
    L1‧‧‧電感元件
    L2‧‧‧電感元件
    LN-1‧‧‧電感元件
    LL1‧‧‧電感元件
    LL2‧‧‧電感元件
    P1‧‧‧第1電源
    P2‧‧‧第2電源
    P3a、P3b、P3c、P3d‧‧‧第3電源
    RCO‧‧‧電阻
    RL‧‧‧電阻
    RG‧‧‧寄生電阻
    RI‧‧‧寄生電阻
    VDD‧‧‧正電壓
    VGS‧‧‧閘極-源極間之電壓
    VGSa‧‧‧閘極-源極間之電壓
    VGSb‧‧‧閘極-源極間之電壓
    Vout‧‧‧輸出電壓
    VSS‧‧‧負電壓
    ω0‧‧‧PWM信號之時脈頻率與2π之乘積
    ωM‧‧‧PWM信號之調變頻率與2π之乘積
    ωpn‧‧‧自直流起算第n個極點角頻率
    ωz(n-1)‧‧‧滿足X(ω)=0且自直流起算第n個角頻率
    X(ω)‧‧‧電容抑制元件部之電抗曲線
    1/ωCX‧‧‧寄生電容之電抗曲線
    圖1係表示第1實施形態之開關電路之概略構成之電路圖。
    圖2係表示圖1中使用之半導體開關元件之寄生電容與電容抑制元件部之配置關係之一例之圖式。
    圖3係表示電容抑制元件部之電抗曲線與寄生電容之電抗曲線之關係之圖式。
    圖4係電容抑制元件部之電路構成之一例之圖式。
    圖5係用以說明藉由電容元件之連接可抑制半導體開關元件之寄生電容之原理之圖式。
    圖6係表示其他實施形態之開關電路之概略構成之例之電路圖。
    圖7係模擬用之半導體開關元件之模型圖。
    圖8係與圖6所示之開關電路對應之模擬用之電路圖。
    圖9係表示圖8所示之4個半導體開關元件之各者具有全部寄生電容且未連接電容元件之情形時之模擬結果之圖式。
    圖10係表示假定有電容元件之連接之情形時之模擬結果之圖式。
    10A‧‧‧開關電路
    20‧‧‧半導體開關元件
    20a‧‧‧半導體開關元件(第1半導體開關元件)
    20b‧‧‧半導體開關元件(第2半導體開關元件)
    20c‧‧‧半導體開關元件(第3半導體開關元件)
    20d‧‧‧半導體開關元件(第4半導體開關元件)
    21‧‧‧閘極端子(輸入端子)
    21a‧‧‧閘極端子(輸入端子)
    21b‧‧‧閘極端子(輸入端子)
    21c‧‧‧閘極端子(輸入端子)
    21d‧‧‧閘極端子(輸入端子)
    22‧‧‧汲極端子(輸出端子)
    22a‧‧‧汲極端子(輸出端子)
    22b‧‧‧汲極端子(輸出端子)
    22c‧‧‧汲極端子(輸出端子)
    22d‧‧‧汲極端子(輸出端子)
    23‧‧‧源極端子(共用端子)
    23a‧‧‧源極端子(共用端子)
    23b‧‧‧源極端子(共用端子)
    23c‧‧‧源極端子(共用端子)
    23d‧‧‧源極端子(共用端子)
    30‧‧‧驅動電路
    30a‧‧‧驅動電路
    30b‧‧‧驅動電路
    30c‧‧‧驅動電路
    30d‧‧‧驅動電路
    40‧‧‧負載
    50‧‧‧電容抑制元件部
    50a‧‧‧電容抑制元件部
    50c‧‧‧電容抑制元件部
    60‧‧‧電容元件(第1電容元件)
    61‧‧‧電容元件(第2電容元件)
    P1‧‧‧第1電源
    P2‧‧‧第2電源
    P3a、P3b、P3c、P3d‧‧‧第3電源
    RCO‧‧‧電阻
    VDD‧‧‧正電壓
    VSS‧‧‧負電壓
    权利要求:
    Claims (2)
    [1] 一種開關電路，其包括具有輸入端子、輸出端子及共用端子之第1~第4半導體開關元件，上述第1半導體開關元件之輸出端子與上述第3半導體開關元件之輸出端子相連接，上述第2半導體開關元件之共用端子與上述第4半導體開關元件之共用端子相連接，上述第1半導體開關元件之共用端子與上述第2半導體開關元件之輸出端子相連接，上述第3半導體開關元件之共用端子與上述第4半導體開關元件之輸出端子相連接，且以於上述第1及第4半導體開關元件為導通狀態時使上述第2及第3半導體開關元件成為斷開狀態，並且於上述第1及第4半導體開關元件為斷開狀態時使上述第2及第3半導體開關元件成為導通狀態之方式，對上述第1~第4半導體開關元件之輸入端子各者施加脈衝狀信號；且該開關電路具備：第1電容元件，其連接於上述第2半導體開關元件之輸出端子與上述第4半導體開關元件之輸入端子之間；及第2電容元件，其連接於上述第2半導體開關元件之輸入端子與上述第4半導體開關元件之輸出端子之間；上述第1電容元件具有如下電容，即，使上述第4半導體開關元件之輸入端子與輸出端子之間之寄生電容於對上述第4半導體開關元件供給之上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述第1電容元件之情形；且上述第2電容元件具有如下電容，即，使上述第2半導體開關元件之輸入端子與輸出端子之間之寄生電容於對上述第2半導體開關元件供給之上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述第2電容元件之情形。
    [2] 如請求項1之開關電路，其中上述第1電容元件之電容大致等於上述第4半導體開關元件之輸入端子與輸出端子之間之寄生電容；上述第2電容元件之電容大致等於上述第2半導體開關元件之輸入端子與輸出端子之間之寄生電容。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI540832B|2016-07-01|Switch circuit
    TWI492535B|2015-07-11|A semiconductor device, a converter, a converter, and a power conversion device using the same
    JP5945629B2|2016-07-05|レベルシフト回路
    KR101158455B1|2012-06-19|무정전 전원 장치
    US20140247082A1|2014-09-04|Fast Voltage Level Shifter Circuit
    JP5488550B2|2014-05-14|ゲート駆動回路および電力変換装置
    TWI540833B|2016-07-01|Switch circuit
    US20090243666A1|2009-10-01|A driving circuit to drive an output stage
    TWI522985B|2016-02-21|電荷泵浦電路
    US20150270774A1|2015-09-24|Power supply circuit
    JP6185032B2|2017-08-23|半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置
    CN102355253B|2013-07-24|用以输出随工艺变异的驱动电流的输出级电路
    JP6191542B2|2017-09-06|電力変換装置
    JP5482630B2|2014-05-07|ゲート駆動回路
    JP5474143B2|2014-04-16|半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置
    JP2017188828A|2017-10-12|ゲート電圧制御回路
    JP3470517B2|2003-11-25|半導体回路
    JP2006197672A|2006-07-27|電力変換装置
    同族专利:
    公开号 | 公开日
    CN103563253A|2014-02-05|
    WO2012169272A1|2012-12-13|
    EP2720374A1|2014-04-16|
    US20120306288A1|2012-12-06|
    JP5706238B2|2015-04-22|
    TWI540833B|2016-07-01|
    JP2012253664A|2012-12-20|
    US8766699B2|2014-07-01|
    CN103563253B|2016-06-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    DE3781402T2|1986-10-15|1993-04-15|Fanuc Ltd|Wechselrichter.|
    JPH0567957A|1991-09-09|1993-03-19|Nissan Motor Co Ltd|半導体装置|
    JPH0747993A|1993-08-03|1995-02-21|Mitsubishi Heavy Ind Ltd|水中検査ロボットの誘導用磁気テープ|
    US5486790A|1994-02-10|1996-01-23|Philips Electronics North America Corporation|Multistage amplifier with hybrid nested miller compensation|
    JPH11149605A|1997-09-12|1999-06-02|St Microelectron Inc|コンピュータディスクドライブ等に関連する書込ヘッドのコイルにおける迅速な磁束反転を可能とする方法及び回路|
    US6114907A|1998-12-08|2000-09-05|National Semiconductor Corporation|Amplifier with dynamic compensation and method|
    US6377095B1|2000-10-10|2002-04-23|National Semiconductor Corporation|Digital-edge-rate control LVDS driver|
    US6931560B1|2001-08-02|2005-08-16|Lsi Logic Corporation|Programmable transmit SCSI equalization|
    US6750704B1|2003-01-09|2004-06-15|Motorola, Inc.|Offset compensated differential amplifier|
    JP2005142633A|2003-11-04|2005-06-02|Mitsubishi Electric Corp|差動増幅回路および多段増幅回路|
    US7180370B2|2004-09-01|2007-02-20|Micron Technology, Inc.|CMOS amplifiers with frequency compensating capacitors|
    US7253686B2|2005-07-27|2007-08-07|Analog Devices, Inc.|Differential amplifiers with enhanced gain and dynamic range|
    US7598788B2|2005-09-06|2009-10-06|Broadcom Corporation|Current-controlled CMOS fully differential integrated delay cell with variable delay and high bandwidth|
    US7525381B2|2007-03-09|2009-04-28|Analog Devices, Inc.|Amplifier structures that enhance transient currents and signal swing|
    JP2010028522A|2008-07-22|2010-02-04|Seiko Epson Corp|半導体装置|
    GB2481069B|2010-06-11|2017-06-07|Snaptrack Inc|Improved crossover performance of power amplifier|
    JP5228017B2|2010-09-16|2013-07-03|株式会社東芝|高周波差動増幅回路|US9774315B2|2015-11-05|2017-09-26|Xilinx, Inc.|Method for increasing active inductor operating range and peaking gain|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011126341A|JP5706238B2|2011-06-06|2011-06-06|スイッチング回路|
    [返回顶部]