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    • 专利摘要:
    本發明揭示一種記憶體元件，其依序包含一第一電極、一記憶層及一第二電極。該記憶層包含：一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上；及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    公开号:TW201304123A
    申请号:TW101120550
    申请日:2012-06-07
    公开日:2013-01-16
    发明作者:Kazuhiro Ohba；Tetsuya Mizuguchi；Shuichiro Yasuda；Masayuki Shimuta；Katsuhisa Aratani
    申请人:Sony Corp；
    IPC主号:H01L45-00
    专利说明:
    記憶體元件，製造其之方法，及記憶體裝置
    本發明係關於：一種記憶體元件，其儲存基於包含一離子源層及一電阻變化層之一記憶層中所觀察之電特性之任何變化之資訊；一種製造該記憶體元件之方法；及一種記憶體裝置。
    已廣泛用於資料儲存之一半導體非揮發性記憶體係一NOR或NAND快閃記憶體。對於此一半導體非揮發性記憶體而言，已進行諸多嘗試以藉由微加工其內之記憶體元件及驅動電晶體而增加其容量。然而，應指出，在考量寫入及擦除之一高位準電壓之期望值時，該半導體非揮發性記憶體之微加工存在限制，且注入至一浮動閘極中之電子之數目受限制。
    為克服微加工之此等限制，當前所提出之下一代非揮發性記憶體係(例如)一ReRAM(電阻隨機存取記憶體)或一PRAM(相變隨機存取記憶體)(例如，參見Waser等人之Advanced Materials,21,p2932(2009)及日本未審查專利申請公開案第2006-196537號)。此等記憶體各呈包含兩個電極之間之一電阻變化層之簡單結構。在日本未審查專利申請公開案第2006-196537號之記憶體中，作為該電阻變化層之一替代，一離子源層及氧化物膜(用於儲存之薄膜)係設置在第一與第二電極之間。在此等電阻變化記憶體中，透過由熱或一電場引起之原子或離子之遷移而形成一導電路徑，藉此可期望一電阻值改變。
    上述電阻變化記憶體具有一離子源層，其含有元素鋁(Al)、銅(Cu)、鋯(Zr)、碲(Te)或其他者。為形成含有諸如以上元素之一離子源層，一選擇為藉由同步濺鍍或使用任何合金靶而形成具有一均質組分之一混合膜或藉由形成具有個別元素之膜而形成一多層膜。形成一多層膜具有一優點：即使用中之一膜形成裝置無法(例如)同步濺鍍，亦能夠形成具有良好操作效能之一離子源層。
    然而，所得多層膜具有一缺點：導致一記憶體元件之微加工程序中之膜分離及剝落。
    因此，可期望提供一種使膜分離及剝落之可能性減小之記憶體元件、一種製造該記憶體元件之方法及一種記憶體裝置。
    根據本技術之一實施例，提供一種記憶體元件，其依序包含一第一電極、一記憶層及一第二電極。該記憶層包含：一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上；及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    根據本技術之一實施例，提供一種記憶體裝置，其包含：複數個記憶體元件，其等各依序包含一第一電極、一記憶層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性施加至該等記憶體元件。該記憶層包含：一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上；及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    根據本技術之一實施例，提供一種製造一記憶體元件之方法。該方法包含：在一基板上形成一第一電極；在該第一電極上形成含有氧化物之一電阻變化層；形成含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一或多個硫族層、含有易於在一電解質中移動之易移動元素之一或多者之一或多個可移動層、含有難以在該電解質中移動之難移動元素之一或多者之一或多個固定層及包含兩個或兩個以上單元離子源層之一離子源層，該離子源層之部分或更多呈該硫族層、該可移動層及該固定層之依序堆疊結構；及在該離子源層上形成一第二電極。
    就根據本技術之實施例之記憶體元件(記憶體裝置)而言，當相對於初始狀態(高電阻狀態)中之元素而施加「正方向」(例如，第一電極側處於一負電位且第二電極側處於一正電位)之電壓或電流脈衝時，含於離子源層中之任何金屬元素在電阻變化層中經離子化及擴散，且接著藉由與電子結合而沈積在第一電極處，或保持在電阻變化層中且形成一雜質能階。因此，含有該金屬元素之一低電阻區段(導電路徑)係形成於記憶層中以藉此減小電阻變化層之電阻(記錄狀態)。當相對於本身在低電阻狀態中之元素而施加「負方向」(例如，第一電極側處於一正電位且第二電阻側處於一負電位)之電壓脈衝時，已沈積在第一電極上之該金屬元素經離子化且接著被溶解至離子源層中。因此，含有該金屬元素之該導電路徑消失且電阻變化層之電阻增大(初始狀態或擦除狀態)。
    在本文中，離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者。離子源層呈包含兩個或兩個以上單元離子源層之堆疊結構，該等單元離子源層之各者為含有易於在記憶層中移動之一易移動元素之一第一層與含有難以在記憶層中移動之一難移動元素之一第二層之一組合。在該第一層中，該易移動元素具有自第一電極至第二電極之一密度分佈。此一結構改良層與層之黏著性。
    根據如本技術之實施例之記憶體元件、製造該記憶體元件之方法及記憶體裝置，離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且呈包含兩個或兩個以上單元離子源層之堆疊結構，該等單元離子源層之各者為含有易於在記憶層中移動之一易移動元素之一第一層與含有難以在記憶層中移動之一難移動元素之一第二層之一組合。再者，在該第一層中，該易移動元素之密度自第一電極變動至第二電極。就此一結構而言，改良記憶體元件中之層與層之黏著性且減小膜分離及剝落之可能性。具體言之，所得記憶體裝置具有改良產率及高可靠性。
    應瞭解，以上大體描述與以下詳細描述兩者具例示性且意欲提供如所主張之技術之進一步解釋。
    包含附圖以提供本發明之一進一步理解，且將附圖併入本說明書之一部分中以使其等構成本說明書之一部分。該等圖式繪示實施例且與本說明書一起用來解釋本技術之原理。
    在下文中，藉由參考附圖而依以下順序描述本發明之實施例。 [第一實施例]
    1.記憶體元件(記憶體元件，其中一記憶層包含一電阻變化層及一離子源層)
    2.製造記憶體元件之方法
    3.記憶體裝置 [第二實施例]
    (記憶體元件，其中一記憶層包含一電阻變化層、一中間層及一離子源層) [實例] [第一實施例] [記憶體元件]
    圖1及圖2分別為根據本發明之一第一實施例之一記憶體元件1之一橫截面圖，其展示記憶體元件1之組態。此記憶體元件1依序包含一下電極10(第一電極)、一記憶層20及一上電極30(第二電極)。
    例如，下電極10係設置在由一CMOS(互補金屬氧化物半導體)電路形成之一矽基板41(如後文所述(圖4))上以藉此充當與該CMOS電路之部分連接之一區段。此下電極10係由用在半導體程序中之一佈線材料(例如鎢(W)、氮化鎢(WN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)及矽化物)製成。當下電極10係由可導致一電場中之離子導電之一材料(例如Cu)製成時，下電極10之表面可覆蓋有幾乎不導致離子導電或熱擴散之一材料，例如W、WN、氮化鈦(TiN)及氮化鉭(TaN)。當後文將描述之一離子源層22包含Al時，較佳為使用含有比Al更抗離子化之鉻(Cr)、W、鈷(Co)、Si、金(Au)、鈀(Pd)、Mo、銥(Ir)、鈦(Ti)及其他者之一或多者之一金屬膜或該等元素之氧化物或氮化物膜。
    由一電阻變化層21及離子源層22組態記憶層20。電阻變化層21係設置在下電極10之側上，且在此實例中，電阻變化層21與下電極10接觸。此電阻變化層21充當抵抗電傳導之一障壁。當一預定位準之電壓係施加於下電極10與上電極30之間時，電阻變化層21展示電阻值之一變化。電阻變化層21可由任何類型之物質製成，只要其為即使與後文將描述之離子源層22接觸但亦保持穩定之一絕緣體或一半導體。此一材料之特定典型為包含稀土元素(諸如Gd(釓))、Al、Mg(鎂)、Si(矽)及其他者之一或多者之氧化物或氮化物。
    電阻變化層21較佳具有1兆歐或更大之初始電阻值，且低電阻狀態中之電阻值較佳為數百千歐或更小。為高速讀取任何微加工電阻變化記憶體之電阻狀態，低電阻狀態中之電阻值較佳為儘可能低。然而，由於在(例如)20微安至50微安及2伏特之條件下執行寫入時電阻值為40千歐至100千歐，所以可期望記憶體具有比該值高之初始電阻值。適當考量上述電阻值以容許單數位寬度之電阻間隔。
    離子源層22含有待轉換成擴散至電阻變化層21之可移動離子(陽離子及陰離子)之一元素。在此實施例中，離子源層22呈包含兩個或兩個以上單元離子源層22X之堆疊結構。單元離子源層22X包含佈置在彼此上之第一層22A與第二層22B。第一層22A含有易於擴散至電阻變化層21之一元素，換言之，易於被轉換成可移動離子之一元素。另一方面，第二層22B含有不易於擴散至第一層22A及電阻變化層21之一元素，換言之，不易於被轉換成離子源層22中之離子之一元素。
    第一層22A含有(例如)包含碲(Te)、硫(S)及硒(Se)之硫族元素之一或多者作為一或若干陰離子成分。第一層22A含有易於在一電解質(此實例中之離子源層22)中移動之元素(易移動元素)之一或多者作為一或若干陽離子成分。此等易移動元素為易於與硫族元素混合之元素且其等之特定典型為Al或銅(Cu)。除上述元素之外，第一層22A可含有鍺(Ge)、鋅(Zn)、銀(Ag)及其他者。(若干)硫族元素與易移動元素在第一層22A中結合在一起以藉此形成一金屬硫族化物層。此金屬硫族化物層主要呈非晶結構且充當一離子供應源。第一層22A內具有(若干)易移動元素之密度分佈，且此將在後文中加以詳述。
    第二層22B含有難以在電解質(離子源層22)中移動之元素(難移動元素)之一或多者。此等難移動元素為組態電阻變化層21及離子源層22之元素，尤其為難以與(例如)一硫族元素Te反應之元素。該等難移動元素之典型為長週期表中之4族至6族之元素。具體言之，此等元素為Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、Ta、Cr、Mo及W。另外，與硫族元素反應之元素Cu、Ag、Ze及其他者可用作為添加元素，且可在不脫離本發明之範疇之情況下使用Si、Ge及其他者。
    如上所述，第一層22A與第二層22B係佈置在彼此上以成對地作為單元離子源層22X。兩個或兩個以上單元離子源層22X係逐層堆疊以組態離子源層22。在離子源層22中，第一層22A與第二層22B經交替堆疊使得離子源層22呈重複堆疊結構。在此重複堆疊結構中，層堆疊之順序不受特別限制，且層堆疊可起始於電阻變化層21之側之第一層22A(如圖1中所展示)或起始於第二層22B(如圖2中所展示)。該堆疊結構不受特別限制，只要兩對或兩對以上之第一層22A與第二層22B經重複堆疊。然而，若重複堆疊具有五對或五對以上，則層之間之黏著性需經進一步改良使得膜剝落之可能性減小。
    如上所述，第一層22A內具有(若干)易移動元素之密度分佈。具體言之，(若干)易移動元素在附著第二層22B之界面上之密度低於其(等)在剩餘區中之密度。換言之，相較於沿厚度方向之第一層22A之中間部分，(若干)易移動元素在與第二層22B接觸之上表面或下表面之界面部分上之密度為低或零。不與第一層22A中之(若干)硫族元素反應之易移動元素(呈金屬形式)不易與含於第二層22B中之(若干)難移動元素(呈金屬形式)黏著。因此，若呈金屬形式之易移動元素在第一層22A與第二層22B之間之界面上之密度較高，則此易導致膜分離及剝落。此意謂：如實施例一樣，藉由減小易移動元素在與含有呈金屬形式之難移動元素之第二層22B接觸之第一層22A之界面上之密度而減小該等層之間之膜分離及剝落之可能性。在本文中，將在後文之離子源層22之製程中描述如何調整第一層22A中所觀察之(若干)易移動元素之密度分佈。
    類似於第二層22B之界面，第一層22A中之呈金屬形式之(若干)易移動元素在使離子源層22與上電極30接觸之表面上之密度亦較佳為低或零。此係因為：相較於一硫族元素，第一層22A中之易移動元素(諸如Al)不易於與組態上電極30之元素反應。當第一層22A中之(若干)易移動元素在與上電極30接觸之表面上之密度較高時，硫族元素及(若干)易移動元素之所得界面變為不穩定。此導致上電極30之膜分離及剝落。鑒於以上情況，當第一層22A與上電極30接觸(類似於使第一層22A與第二層22B接觸之結構)時，第一層22A中之(若干)易移動元素之密度調整增加離子源層22與上電極30之間之黏著性以藉此減小該等層之間之膜分離及剝落之可能性。
    類似於下電極10，上電極30可由用於半導體佈線之一熟知材料製成，且較佳由甚至在一後退火程序之後亦不與離子源層22反應之一穩定材料製成。
    就實施例之此一記憶體元件1而言，當一電源供應電路(脈衝施加區段；圖中未展示)經由上電極10及下電極30而施加一電壓或電流脈衝時，記憶層20展示其電特性(電阻值)之一變化以藉此執行資訊寫入、擦除及讀取。下文中具體描述此一操作。
    首先，將一正電壓施加至記憶體元件1使得(例如)上電極30處於一正電位且下電極10之側處於一負電位。回應於以上情況，離子源層22中之任何金屬元素(易移動元素及過渡金屬元素)經離子化並被擴散至電阻變化層21，且接著藉由與電子結合而沈積在下電極10之側上。因此，一導電路徑(纖絲)係形成於下電極10與記憶層20之間之界面上。此纖絲係由還原成金屬形式之一低電阻金屬元素製成。替代地，經離子化金屬元素保持在電阻變化層21中且形成一雜質能階。因此，一纖絲係形成於電阻變化層21中，且此相應地減小記憶層20之電阻值使得電阻值經改變(將處於低電阻狀態)以低於初始狀態(高電阻狀態)中之電阻值。
    其後，即使記憶體元件1因其上停止施加正電壓而變為無電壓，但低電阻狀態亦保持不變。此意謂已完成資訊寫入。為用在可一次寫入記憶體裝置(即，一所謂PROM(可程式化唯讀記憶體))中，僅藉由上述記錄程序而完成記憶體元件1之記錄。另一方面，對於用在一可擦除記憶體裝置(即，RAM(隨機存取記憶體)、EEPROM(電子可擦除可程式化唯讀記憶體)或其他者)中之應用，可預期一擦除程序。在擦除程序期間，一負電壓係施加至記憶體元件1使得(例如)上電極30處於一負電位且下電極10之側處於一正電位。回應於以上情況，下電極10上發生陽極反應(氧化作用)。具體言之，在形成於相鄰記憶層20之內側之纖絲中，金屬元素經離子化且接著被溶解至離子源層22中，或易氧化之易移動元素(例如Al)經離子化以藉此形成下電極10上之一高電阻氧化物(例如AlOx)。換言之，記憶層20之電阻值被增大。
    其後，即使記憶體元件1因其上停止施加負電壓而變為無電壓，但其內之電阻值亦保持較高。此容許擦除已寫入至記憶體元件1之任何資訊。藉由重複此一程序，記憶體元件1將經受資訊之重複寫入及寫入資訊之擦除。
    例如，若高電阻值狀態與資訊「0」相關且若低電阻值狀態與資訊「1」相關，則藉由施加一正電壓而在資訊記錄程序中將資訊「0」改變成資訊「1」且藉由施加一負電壓而在資訊擦除程序中將資訊「1」改變成資訊「0」。應注意，在此實例中，雖然記憶體元件之電阻減小操作與寫入操作相關且記憶體元件之電阻增大操作與擦除操作相關，但該相關性可經反向。
    接著，描述離子源層22中之元素之化學作用及較佳含量。應注意，後文將描述之元素之各者之含量為在包含第一層22A及第二層22B之重複堆疊結構中之總含量。
    離子源層22之整個組合物之典型為ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl及其他者。此等特定材料亦可包含CuZrTeAl(其為將Cu添加至ZrTeAl之一結果)及CuZrTeAlGe(其為將Ge添加至CuZrTeAl之另一結果)。就上述添加元素之一添加而言，CuZrTeAlSiGe亦為一選項。
    離子源層22含有待陽離子化之易移動元素(例如Al或Cu)及如上所述之難移動元素(例如Zr或Ti)。待陽離子化之此等元素藉由上述低電阻操作而形成含有易移動元素與難移動元素兩者之纖絲。在此等纖絲中，含有難移動元素(諸如Zr)之纖絲尤其促成寫入狀態中之資料保持特性之改良。具體言之，Cu藉由(例如)寫入操作而形成一纖絲。然而，呈金屬形式之Cu易於溶解在含有(若干)硫族元素之離子源層22中，且在未施加一寫入電壓脈衝之狀態中(在資料保持狀態中)，Cu因此經再次離子化。換言之，記憶層20被改變成高電阻狀態。因此，所得資料保持特性不令人滿意。另一方面，Zr藉由在寫入操作期間於陰極電極上被還原而形成一金屬纖絲，且使其處於寫入狀態(低電阻狀態)。含有Zr之纖絲相對難以溶解在含有(若干)硫族元素之離子源層22中。因此，在處於寫入狀態(即，處於低電阻狀態)之後，所得低電阻狀態比含有(例如)Al或Cu之一纖絲情況更易被保持。因而，一易移動元素(諸如Cu)與一難移動元素(其為具有任何適當含量之Zr或其他者)在離子源層22中之組合促進離子源層22中之非晶化且使離子源層22之微結構保持均勻。此意謂電阻值保持特性(資料保持特性)改良。
    當離子源層22含有Al時，若上電極因擦除操作而偏壓至一負電位，則一穩定氧化物膜(AlOx)係形成於離子源層22(如一固體電解質層)與陽極電極(如上所述)之間之界面上。此使高電阻狀態(擦除狀態)穩定。此亦促成在考量電阻變化層之自複製時之重複頻率之增大。當具有一高含量硫族元素(將在後文加以描述)之一中間層43(參考圖6)係額外設置在電阻變化層21與離子源層22之間時，此結構容許在上述擦除操作期間將電壓偏壓更具效率地施加在陽極電極與下電極10之間之界面上。此相應地增加陽極反應之效率、使纖絲易於溶解及使易移動元素(諸如Al)之一高電阻氧化物膜易於形成。在本文中，Al當然不是唯一選項，且亦可使用起類似作用之Ge或其他者。
    如上所述，當離子源層22含有Zr、Cu、Al、Ge及其他者(相較於記憶體元件不含此等元素)時，所得記憶體元件具有改良寬範圍電阻值保持特性、改良高速寫入及擦除操作特性及改良低電流操作特性以及增大之重複頻率。再者，若在電阻之(例如)自低至高之一變化期間透過調整一擦除電壓而產生高與低之間之任何中間電阻狀態，則所得中間狀態將具有一良好穩定性。相應地，所得記憶體不僅能夠二進位儲存，且能夠多級儲存。在本文中，亦可在電阻之自高至低之一變化期間透過調整藉由改變一寫入電流而沈積之原子之數量而產生此一中間狀態。
    記憶體操作之各種重要特性(諸如施加電壓時之寫入及擦除操作特性、電阻值保持特性及操作重複頻率)根據Al、Zr及Cu以及Ge在離子源層22中之添加量而變動。
    如上所述，當(例如)Al之含量過多時，Al離子更多存在於電阻變化層附近。因此，明顯促成Al離子在寫入狀態之纖絲中之還原。在還原之後，Al幾乎呈金屬形式，因此，呈金屬形式之Al在硫族化物固體電解質中不夠穩定。因此，低電阻寫入狀態保持特性受損。另一方面，當Al之含量過少時，擦除操作本身或高電阻區保持特性之改良效應因難以在擦除操作期間形成高電阻膜(AlOx)而受損以藉此減小重複頻率。鑒於以上情況，Al在離子源層22中之含量較佳為27.2原子%或更大，且更佳為47.4原子%或更小。
    若(例如)Zr之含量過多時，則所得離子源層22之電阻值減小過多以藉此使電壓無法有效施加至離子源層22或導致由Zr在寫入狀態之纖絲中之一高度比重所致之寫入狀態之過度穩定。此尤其導致難以擦除，且基於Zr之添加量而增大臨限擦除電壓。若Zr之含量實在過多，則此亦導致難以寫入，即，難以減小電阻)。另一方面，若Zr之添加量過少，則如上所述之寬範圍電阻值保持特性之改良效應受損。
    雖然將一適當含量之Cu添加至離子源層22確實促進非晶化，但若其含量過多，則呈金屬形式之Cu使寫入保持特性降級或負面影響寫入操作之速度，此係因為其在含有(若干)硫族元素之離子源層22中不夠穩定。但是，Zr與Cu之一組合產生使離子源層22易於非晶化及使離子源層22之微結構保持均勻之效應。此相應地防止離子源層22中之材料組分因重複操作而變為非均勻以藉此增大重複頻率且改良保持特性。當Zr在離子源層中之含量適當時，即使由Cu製成之纖絲再次溶解至離子源層22中，但可期望由金屬鋯(Zr)製成之纖絲在電阻變化層21中保持不變，且低電阻狀態因此保持不變。因而，寫入保持特性不受影響。
    對於以上由Zr與Cu之組合產生之效應，Zr及Cu在離子源層22中之總含量較佳在自23.5原子%至37原子%之範圍內(含23.5原子%與37原子%兩者)。僅Zr在離子源層22中之含量較佳為9原子%或更大，且更佳為18.5原子%或更小。
    本文中未必含有Ge，但當添加Ge時，鑒於過多含量之Ge會使寫入保持特性降級，所以Ge之含量較佳為15原子%或更小。
    此處應注意，記憶體元件1之特性實際上取決於Zr與Te(硫族元素)之間之組合物比率。相應地，Zr與Te之間之組合物比率較佳落在以下範圍內。
    Zr之組合物比率(原子%)/Te組合物比率(原子%)=0.3至0.84。
    此未必明顯，但因為Cu具有比Zr之解離度低之解離度且因為離子源層22之電阻值取決於Zr與Te之間之組合物比率，所以只要Zr與Te之間之組合物比率落在上述範圍內，則電阻值保持穩定。因此，此似乎因為施加至記憶體元件1之偏壓電壓有效作用於電阻變化層21之部分。僅硫族元素之含量較佳為20.7原子%或更大及42.7原子%或更小。
    當值未落在上述範圍內時，例如，在當量比率過大時，陽離子與陰離子之間失去平衡，因此，在既有金屬元素中，未離子化之任何元素之數量增加。因此，無法有效率地消除由在擦除操作期間之寫入操作產生之纖絲。類似地，當陰離子元素存在過多(因為當量比率過小)時，由寫入操作產生之呈金屬形式之纖絲不傾向於保持呈金屬形式。因此，寫入狀態保持特性似乎受損。
    在本文中，含於離子源層22中之金屬元素當然不受限於上述元素，且另一選項可為包含Al之一替代者Mg之ZrTeMg。關於離子化金屬元素，即使選用之一過渡金屬元素不是Zr而是Ti或Ta(例如，可為TaTeAlGe)，但亦可使用任何類似添加元素。再者，關於離子導電材料，當然不限於為Te，且亦可使用硫(S)、硒(Se)或碘(I)，具體言之，即，ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl及其他者。應注意，未必含有Al，且亦可使用CuGeTeZr或其他者。
    再者，Si為可提供改良保持特性之一例示性添加元素，且其較佳與Zr一起添加至離子源層22。在本文中，若Si之添加量不足，則無法藉由添加Si而充分產生防止膜剝落之效應，且若Si之含量過多，則所得記憶體操作特性不足以令人滿意。鑒於以上情況，Si在離子源層22中之含量較佳在約10原子%至45原子%之範圍內以產生防止膜剝落之效應且具有令人滿意之記憶體操作特性。
    再者，當具有一高含量硫族元素之中間層43係形成於電阻變化層21與離子源層22之間時，藉由使上述易移動金屬元素M(例如Al或Cu)與一硫族元素(例如Te)一起使用，所得離子源層22可呈Te/離子源層(含有易移動金屬元素)之多層結構。若為該結構，則藉由膜形成後之擴散而使所得結構穩定為MTe/離子源層22。此防止呈金屬形式之易移動元素密集在中間層43與下電極10之間之界面上以藉此防止電阻變化層21及離子源層22之膜剝落及分離。
    在下文中，描述製造實施例中之記憶體元件1之方法。
    首先，例如，在由一CMOS電路(諸如選擇電晶體)形成之一基板上形成由TiN製成之下電極10。其後，若適當，則藉由(例如)反向濺鍍而移除下電極10之表面上之任何氧化物或其他者。接著，在用於(例如)濺鍍之一裝置中於下電極10上形成一Al膜且藉由RF(射頻)電漿而在氧氣環境中執行Al之氧化以藉此形成電阻變化層21。
    接著，在電阻變化層21上形成具有一硫族層22a、一可移動層22b及一固定層22c之層。硫族層22a含有硫族元素Te、S及Se之一或多者。可移動層22b含有上述易移動元素之一或多者，且固定層22c含有上述難移動元素之一或多者。具體言之，在用於濺鍍之一裝置中透過交換各具有組合物之靶而接連形成層。此等層(即，硫族層22a(層A)、可移動層22b(層B)及固定層22c(層C))經堆疊使得具有一高含量之(若干)易移動元素之可移動層22b不與具有一高含量之(若干)難移動元素之固定層22c直接接觸。具體言之，層B或C可被夾於層A之間，如(例如)ABAC、BACA或CABA。所得結構被當作一單元，兩個或兩個以上單元之堆疊(較佳地五個或五個以上單元之堆疊)係較佳的。因此，離子源層22具有重複堆疊結構。在本文中，堆疊之單元數目無特定上限，但堆疊之單元過多會增加離子源層22之膜厚度以藉此易導致膜剝落。堆疊之單元過多亦增大用於寫入及擦除之驅動電壓。再者，增加膜形成期間之靶交換次數且膜形成之時間因此更長以藉此導致難以製造。鑒於以上情況，堆疊之單元數目之上限較佳為50個或更少。如上所述，即使使用中之一膜形成裝置無法(例如)同步濺鍍，但亦藉由堆疊個別元素之層而使所得離子源層22具有令人滿意之操作特性。再者，由於預期無法使用合金靶，所以膜形成設備之限制較寬鬆以藉此導致成本降低。
    當單元(例如)為ACAB且具有上述層堆疊順序時，具有一高含量之(若干)易移動元素之層B處於離子源層22之頂端。在此一情況中，由於該(等)易移動元素密集在與上電極30附著之表面上(如上所述)，所以所得界面具有層A之硫族元素及呈金屬形式之該(等)易移動元素以藉此可導致膜分離及剝落。若為該情況，則在堆疊複數個ACAB單元之後，層A較佳係額外設置在堆疊結構之頂端處。此防止上電極30與層B之間之直接接觸，具體言之，此防止該(等)易移動元素密集在離子源層22與上電極30之間之界面上。因此，此改良離子源層22與上電極30之間之黏著性以藉此減小膜分離及剝落之可能性。
    其後，藉由濺鍍而在離子源層22上形成上電極30。在直至上電極30之層形成之後，形成用於連接至上電極30之一佈線層(圖中未展示)且連接一接觸區段以實現在全部記憶體元件1之一共同電位。其後，多層膜經受一後退火程序。
    藉由此後退火程序或藉由室溫下之熱擴散，在包含硫族層22a(層A)、可移動層22b(層B)及固定層22c(層C)之離子源層22中，組態層B之(若干)易移動元素擴散至層A中。此形成第一層22A中之(若干)易移動元素之密度分佈。此結構防止可移動層22b中之(若干)易移動元素密集在第一層22A之表面上，其中固定層22c及第二層22B係接觸地夾於第一層22A之間使得層與之層黏著性得以改良。圖3示意性展示離子源層22中之熱擴散前後之層，其中堆疊各為一ABAC單元之兩個多層膜。藉由後退火程序，組態層B之(若干)易移動元素擴散至層A中以藉此形成第一層22A。組態層C之(若干)易移動元素難以擴散以藉此形成離子源層22中之一獨立層，即，第二層22B。以此方式，完成圖1之記憶體元件1。
    應注意，第一層22A中之易移動元素之密度分佈看起來是不同的，其取決於沈積在層B上及層B下之層為何者(層A或C)。例如，如圖3之(A)中所展示，當層B係夾於層A之間時，(若干)易移動元素擴散至下電極10及上電極30之兩側上之層A中，及如圖3之(B)中所展示，圖中展示密度自第一層22A之中間部分沿垂直方向逐漸減小。
    就如上所述之記憶體元件1而言，施加一電壓使得上電極30處於一正電位且下電極10處於一負電位。此形成下電極10與電阻變化層21之間之界面上之一纖絲。此相應地減小電阻變化層21之電阻值使得寫入被執行。接著，此時將一電壓施加至上電極30及下電極10之各者，該電壓之極性與施加至該等電極以用於寫入之電壓之極性相反。回應於以上情況，形成於電阻變化層21內側之該纖絲中之金屬元素再次經離子化且接著被溶解至離子源層22中。此相應地增大電阻變化層21之電阻值使得擦除被執行。
    就根據實施例之製造記憶體元件1之方法而言，形成用作為離子源層22之三個層，其等包含含有一硫族元素之硫族層22a、含有一易移動元素之可移動層22b及含有一難移動元素之固定層22c。因而，在此實施例之記憶體元件1中，離子源層22具有重複堆疊結構，其包含佈置在彼此上之兩對或兩對以上之第一層22A與第二層22B。第一層22A含有一硫族元素及一易移動元素且展示自下電極10朝向上電極30之該易移動元素之密度梯度。第二層22B含有一難移動元素。此一重複堆疊結構改良記憶體元件1中(尤其是記憶層20中)之層之間之黏著性。應注意，鑒於具有令人滿意之寫入及擦除操作特性，五對或五對以上之第一層22A與第二層22B之堆疊係較佳的。
    如上所述，在此實施例之記憶體元件1(及製造記憶體元件1之方法及記憶體裝置)中，由三個層(即，含有一硫族元素之硫族層22a、含有一易移動元素之可移動層22b及含有一難移動元素之固定層22c)之各者之兩者或兩者以上組態離子源層22。所得離子源層22包含重複堆疊在彼此上之兩個或兩個以上單元離子源層22X。單元離子源層22X包含具有不同組合物之第一層22A與第二層22B。第一層22A含有一硫族元素及一易移動元素且具有一密度分佈，其中該易移動元素在第一層22A之中間部分中之密度高於該易移動元素在沿厚度方向之第一層22A之上端及下端中之密度。此相應地改良記憶體元件中之層之間之黏著性以藉此減小膜分離及剝落之可能性。換言之，所得記憶體裝置具有改良產率及高可靠性。
    此外，藉由堆疊個別元素之層，所得離子源層22易具有令人滿意之操作特性。此外，由於預期無法使用合金靶，所以膜形成設備之限制較寬鬆以藉此導致成本降低。 (記憶體裝置)
    可(例如)藉由將上述大量記憶體元件1配置成列或一矩陣而組態一記憶體裝置(記憶體)。此時，若適當，則記憶體元件1可各與用於元素選擇用途之一MOS(金屬氧化物半導體)電晶體連接或與二極體連接以組態一記憶體單元。接著，所得記憶體單元可藉由佈線而各連接至一感測放大器、一位址解碼器、寫入、擦除及讀取電路及其他者。
    圖4及圖5各展示包含配置成一矩陣之大量記憶體元件1之一例示性記憶體裝置(記憶體單元陣列)。圖4展示該記憶體單元陣列之橫截面組態，及圖5展示該記憶體單元陣列之組態之一平面圖。在此記憶體單元陣列中，對於記憶體元件1之各者，與記憶體元件1之下電極10之側連接之佈線經設置以便與連接至記憶體元件1之上電極30之側之佈線相交，且記憶體元件1(例如)係佈安置在各自相交點處。
    記憶體元件1共用若干層，即，電阻變化層21、離子源層22及上電極30。換言之，全部記憶體元件1共用此等層(即，電阻變化層21、離子源層22及上電極30)之各者(其等各為供全部記憶體元件1使用之一特定層)。上電極30為供任何相鄰單元共用之一平板電極PL。
    另一方面，下電極10被個別提供至記憶體單元之各者使得記憶體單元彼此電分離。因而，由與記憶體元件1之下電極10對應之各位置界定記憶體單元中之記憶體元件1。下電極10係連接至用於單元選擇用途之其對應MOS電晶體Tr，且記憶體元件1各佈置在其對應MOS電晶體Tr上。
    由源極/汲極區43及一閘極電極44(其等係形成於由基板41之一元件分離層42分離之一區中)組態MOS電晶體Tr。一側壁絕緣層係形成於閘極電極44之壁表面上。閘極電極44亦充當一字線WL，其為記憶體元件1之兩條位址佈線之一者。MOS電晶體Tr之源極/汲極區43之一者係經由各種層(即，一插塞層45、一金屬佈線層46及一插塞層47)而電連接至記憶體元件1之下電極10。MOS電晶體Tr之源極/汲極區43之另一者係經由插塞層45而連接至金屬佈線層46。金屬佈線層46係連接至一位元線BL(參考圖5)，其為記憶體元件1之另一條位址線。應注意，在圖5中，由交替長短虛線指示MOS電晶體Tr之一作用區48。在作用區48中，接觸區段51係連接至記憶體元件1之下電極10且一接觸區段52係連接至位元線BL。
    在此一記憶體單元陣列中，當一電壓係施加至位元線BL且字線WL使MOS電晶體Tr之閘極接通時，該電壓係經由MOS電晶體Tr之源極/汲極區43而導引至選定記憶體單元之下電極10。在此實例中，關於施加至下電極10之該電壓，當該電壓之極性處於相較於上電極30(平板電極PL)之電位之一負電位時，記憶體元件1之電阻值之狀態改變成低電阻狀態，藉此將資訊寫入選定記憶體單元。接著，當此時施加至下電極10之該電壓之電位係正的(相較於上電極30(平板電極PL)之電位)時，記憶體元件1之電阻狀態再次改變成高電阻狀態，藉此擦除已寫入至選定記憶體單元之該資訊。例如，為讀取已寫入資訊，由MOS電晶體Tr選擇記憶體單元且相對於選定記憶體單元而施加一預定位準之電壓或電流。施加至記憶體元件1之該電流或電壓基於記憶體元件1之此時電阻狀態而變動位準，且經由與位元線BL或平板電極PL之末端連接之一感測放大器或其他者而偵測此等變動值。在本文中，施加至選定記憶體單元之該電壓或電流被設定為小於使記憶體元件1展示一電阻狀態變化之電壓臨限值或其他者。
    第一實施例之記憶體裝置1可適用於如上所述之各種類型之記憶體裝置。例如，適於使用之記憶體裝置包含任何類型之記憶體，諸如可用於高速寫入、擦除及複製之可一次寫入PROM(可程式化唯讀記憶體)、電可擦除EEPROM或所謂RAM。 [第二實施例]
    圖5係一橫截面圖，其展示根據本發明之一第二實施例之一記憶體元件2之組態。與上述第一實施例之組件類似之任何組態組件具有相同元件符號且不再加以描述。記憶體元件2依序包含下電極10(第一電極)、一記憶層40及上電極30(第二電極)。此實施例中之記憶體元件2與第一實施例中之記憶體元件之不同點在於：中間層43係設置在組態記憶層40之電阻變化層21與離子源層22之間。
    中間層43具有比電阻變化層21低之一電阻率且含有具有一高含量之(若干)硫族元素(即，Te、S及Se之一或多者)及一易移動元素(諸如Al)之一化合物。此一化合物之典型為AlTe、MgTe或ZnTe。關於含有Te之化合物(諸如(例如)AlTe)之組合物，Al之含量較佳為20原子%或更高及60原子%或更低。作為一陰離子成分，可含有一硫族元素(諸如硫(S)或硒(Se))及Te。應注意，例如，由AlTe製成之中間層43具有2.5電子伏特之能帶間隙且由AlOx製成之電阻變化層21具有8電子伏特至9電子伏特之能帶間隙。在此實施例中，中間層43為具有比離子源層22高之電阻之一電解質層。就設置在離子源層22與電阻變化層21之間之此中間層43而言，將透過在擦除期間將一偏壓電壓有效施加至陽極電極(下電極10)之界面(電阻變化層21)上而改良擦除特性。
    即使當中間層43僅由一硫族元素形成時，亦會因自相鄰離子源層22擴散一易移動元素Al而形成一硫族化合物。因而，當形成中間層43時，其未必含有易移動元素Al或其他者。在本文中，中間層43中之鋁含量(鋁密度)與一硫族元素之含量之比率較佳為低於40%。此係因為：若比率高於Al2Te3之化學計量組合物，則沈積呈金屬形式之Al且此負面影響記憶層20中之黏著強度。此適用於含有MgTe、ZnTe及其他者之中間層，且Mg及Zn在MgTe及ZnTe之化學計量組合物中之含量較佳為低於Mg 50%及Zn 50%。
    當記憶層20包含具有一高含量硫族元素之中間層43(如實施例一樣)時，Ti或其他者之氧化物可預先形成於下電極10上。離子源層22中之易移動元素(例如，尤其為Al、Mg或Zn)移動至下電極10上，且一高電阻氧化物膜係形成於TiOx或其他者之一相對較低電阻氧化物膜上。藉由電阻變化層(AlOx)之重複重新寫入操作，TiOx或其他者之氧化物膜用來防止下電極10之降級。因此，在形成下電極10之後，可跳過形成電阻變化層21之程序且中間層43可直接形成於下電極10上。
    此實施例中之記憶體元件2之功能及效應類似於第一實施例中之記憶體元件1之功能及效應，但其包含：中間層43容許在擦除操作期間將偏壓電壓有效施加至下電極10(電阻變化層21)上。此相應地提高陽極反應之效率、促進一纖絲之溶解及導致易於由(例如)易移動元素Al形成一高電阻氧化物膜。更具體言之，實現以下效應：改良保持特性且尤其增加擦除側上之穩定性，同時重複持久性保持令人滿意。再者，在一低電流下啟用擦除操作使得在一低電流下執行之操作具有良好穩定性。
    以下描述本發明之特定實例。具有上述記憶體元件1及2之結構之各種樣本係製造如下，且檢查其等之特性。 (實驗1) (樣本1-1至1-24)
    首先，在由表面上之氧化物膜形成之一矽晶圓上形成具有50奈米厚度之一TiN層作為下電極10。其後，形成與記憶層20或40對應之一多層膜以藉此製造樣本1-1至1-24。在(例如)樣本1中，與「下電極/電阻變化層/(中間層)/離子源層」對應之各樣本之組合物及膜厚度為「TiN/AlOx(2奈米)/[Ti(1奈米)/Al(1奈米)/Cu(0.2奈米)/Te(1奈米)/Zr(0.35奈米)]×15」(此實例中未設置中間層)。接著，類似於實際元素處理，在300℃之一溫度下執行一熱處理，且接著使用一金剛石筆來在表面上勾劃十字形劃痕以藉由處理記憶層而再現高度差。接著，藉由一黏著測試(即，將一黏著帶放置在該劃痕上且接著剝除該帶)而評估記憶層20及40。表1展示樣本1-1至1-24之各者中之與電阻變化層21、中間層43及離子源層22對應之層之組合物及膜厚度。表1亦展示黏著測試之結果，且在表1中，「良好」指示結果無膜剝落及「不佳」指示結果存在膜剝落。
    [實驗2] [樣本2-1至2-6]
    接著，將圖4及圖5之記憶體裝置(其等包含以與樣本1-1至1-5之層類似之方式結構化之層)製造為樣本2-1至2-6。首先，在一半導體基板11上形成一MOS電晶體Tr。接著，形成一絕緣層以便覆蓋半導體基板11之表面且在此絕緣層中形成一通孔。其後，藉由CVD(化學氣相沈積)而使該通孔內填充有由TiN製成之一電極材料且藉由CMP(化學機械拋光)而使所得通孔之表面平坦。其後，藉由重複此等程序而形成一插塞層15、一金屬佈線層16、一插塞層17及下電極10，且接著下電極10經受基於記憶體單元之圖案化。
    接著，使用用於濺鍍之一裝置來形成由TiN製成之下電極10上之記憶層20及上電極30。電極之直徑為50奈米至300奈米。其後，上電極30經受基於表面之蝕刻以藉此形成具有200奈米厚度之一佈線層(Al層)，該佈線層用於連接至其中連接一外部電路以提供一中間電位(Vdd/2)之一接觸部分。接著，作為一後退火程序，在用於一真空熱處理之一熔爐中，所得結構在300℃之溫度下經受一熱處理達兩個小時。接著，所得結構經受微處理使得一記憶體元件被製造。表2展示微處理期間使用一光學顯微鏡觀察之膜剝落之發生結果。在表2中，「良好」指示以下結果：一4千位元陣列中之95%或更多元件正常執行寫入及擦除，且其等內未觀察到膜剝落。此外，在表2中，「不佳」指示以下結果：95%或更少之位元正常操作且該陣列之(若干)端部部分具有膜剝落之視覺指示。
    圖7A及圖7B展示樣本2-1中之電流-電壓特性。在樣本2-1中，初始狀態為具有約10兆歐之高電阻狀態且下電極10之側上之一負偏壓使狀態改變成低電阻狀態。若下電極10之側上為一正偏壓，則狀態再次變為高電阻狀態。此展示：包含記憶層20及如樣本2-1中之組合物之記憶體元件令人滿意地執行記憶體操作。圖8展示樣本2-1中之重複操作特性。假定低電阻側處於寫入狀態且高電阻側處於擦除狀態，重複執行重新寫入操作達數百萬次。在重新寫入操作中，對於記錄脈衝，記錄電壓(Vw)為3伏特，記錄電流為約100微安，及脈衝持續時間為10奈秒，且對於擦除脈衝，擦除電壓(Ve)為2伏特，擦除電流為約110微安，及脈衝持續時間為10奈秒。如自圖8中所知，在樣本2-1中，重複操作特性係令人滿意的。圖9A及圖9B各展示其中已觀察到膜剝落之樣本2-5中之電流-電壓特性。就其中已觀察到膜剝落之記憶體元件而言，記憶操作導致一失效。 [評估]
    相較於表1及表2之結果，使用黏著帶之膜剝落測試與藉由微處理之膜剝落測試展示相同結果，因此，表1之結果似乎可用於評估藉由微處理之記憶層20及40之黏著性。
    在樣本1-1至1-4之離子源層22中，膜形成時之層堆疊之順序係如下。
    樣本1-1：ABBAC/...../ABBAC
    樣本1-2：ABABC/...../ABABC
    樣本1-3：ACBB/...../ACBB
    樣本1-4：BACB/...../BACB
    類似於樣本2-1，樣本1-1展示無膜剝落。在製造時，此似乎由以下結構所致：其使用含有一硫族元素(此實例中之Te)之層(上述之層A)以使該等層之間夾著含有組態離子源層22(其為一電解質層)之元素之任何者之一層(上述之層B)。具體言之，層B含有易於與硫族元素反應且易於在電解質中移動(即，具高度可移動性)之元素之任何者(此實例中之Al及Cu)。另一方面，在樣本1-2至1-4(及樣本2-2至2-4)中觀察到膜剝落。此似乎由以下結構所致：在該結構中，層B未被夾於層A之間，且層A與含有難以在離子源層22中移動之一元素(即，不易於與硫族元素反應且不具可移動性之一元素)之一層(上述之層C)接觸。
    在樣本1-5至1-7之離子源層22中，層堆疊之順序係如下且具有與上文相同之表示。
    樣本1-5：C(ABBA/C)ABBA/...../CABBA
    樣本1-6：BBAC(A/BBA)CA/...../BBACA
    樣本1-7：AC(ABB/A)CABB/...../ACABB
    樣本1-5至1-7包含與樣本1-1之結構類似之圓括號中之重複結構。然而，樣本1-5及1-6展示無膜剝落，但樣本1-7展示膜剝落。樣本1-8具有與樣本1-7相同之重複堆疊結構，但包含其頂端處之另一層A以藉此減小膜剝落之可能性。此一差異位於離子源層22之其等頂端表面中，換言之，其等重複堆疊結構之不同頂端表面。此意謂：為減小膜剝落之可能性，重複堆疊結構之頂端不是含有一高度可移動元素之層B，但較佳為含有一硫族元素之層A或含有一非高度可移動元素之層C，且上電極30係形成於該頂端上。
    再者，樣本1-9及1-10各為已被添加Ge之一硫族層且樣本1-21及1-22各為已被添加Cu之一固定層。表1中之結果展示：該等層(即，硫族層(層A)、可移動層(層B)及固定層(層C))可含有任何其他元素，只要其不損及本技術之效應。
    在樣本1-9、1-10、1-11及1-12之離子源層22中，層堆疊之順序係如下且具有與上文相同之表示。
    樣本1-9：ABBAC/...../ABBAC
    樣本1-10：AABBC/...../AABBC
    樣本1-11：ABAC/...../ABAC
    樣本1-12：ACB/...../ACB
    此展示：離子源層22具有多層結構，其中層B係夾於層A之間(非在底部上)，且離子源層22之頂端表面不是層B。此結構相應地減小膜剝落之可能性。
    再者，樣本1-13及1-14展示：電阻變化層21不受限於為AlOx，且亦可為GdOx。因而，在電阻變化層之材料不受限制之情況下，藉由結構化如以上實施例中所述之記憶體元件1及2而減小膜剝落之可能性。此外，就樣本1-15及1-16(其中由Te製成之中間層43係設置在電阻變化層21與離子源層22之間)而言，藉由結構化如以上實施例中所述之離子源層22而減小膜剝落之可能性。替代地，可藉由氧化形成於電阻變化層21上之下電極10而由一Al層形成電阻變化層21。替代地，當由TiN製成之下電極10經自然氧化以形成充當一電極劣化保護層之TiOx且接著將中間層43設置至該保護層時，離子源層22中之易移動元素(諸如Al)經由中間層43而擴散至下電極10上使得氧化膜AlOx或其他者係自身形成。即使在此一情況中，使用根據本發明之實施例之呈重複堆疊結構之離子源層22亦導致層之間之膜分離及剝落之可能性減小。
    再者，樣本1-17至1-24展示：組態固定層(層C)之非高度可移動元素可為除Zr以外之Ti(1-17及1-18)、Hf(1-19及1-20)、Nb(1-21及1-22)、Mo(1-23及1-24)或其他者，其等亦減小以上實施例中所述結構之膜剝落之可能性。相應地，為用在固定層中(即，第二層中)，任何元素(其之抗硫族元素之反應率類似於Zr，換言之，元素週期表(長週期表)中之4族至6族之任何元素)似乎產生與本技術之實施例中所實現之效應類似之效應。
    雖然已藉由參考第一及第二實施例及實例而詳細描述本發明，但本發明不受限於上述實施例及其他者，且可想出諸多其他修改。
    例如，在上述實施例及其他者中，具體描述記憶體元件1及2之組態及記憶體單元陣列之組態。然而，未必提供全部層或亦可提供任何其他層。
    此外，例如，以上實施例及其他者中所述之層材料、膜形成方法與條件及其他者當然不具限制性，且將亦可使用任何其他材料或任何其他膜形成方法。例如，離子源層22可添加有任何其他類型之過渡金屬元素(諸如Ti、Hf、V、Nb、Ta、Cr、Mo或W)，只要上述組合物比率保持相同，且Cu、Ag及鋅(Zn)當然不具限制性，且可添加鎳(Ni)。
    此外，上述實施例之典型為：在重複堆疊結構之離子源層22(其中第一層22A與第二層22B經彼此交替堆疊)之製程中，形成呈包含層A及B(其等為第一層22A)及層C(其為第二層)之重複堆疊結構之膜。預期層堆疊之順序未必保持相同。具體言之，層堆疊之順序不受限制，只要層B與C彼此不直接接觸且層B不處於所得結構之頂端。
    本技術亦可呈以下結構。
    (1)一種記憶體元件，其包含：依序之一第一電極、一記憶層及一第二電極，其中該記憶層包含一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上，及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    (2)如(1)之記憶體元件，其中該單元離子源層依序包含起於該第一電極側之該第一層及該第二層。
    (3)如(1)之記憶體元件，其中該單元離子源層依序包含起於該第一電極側之該第二層及該第一層。
    (4)如(1)至(3)中任一項之記憶體元件，其中該第一層中之該易移動元素在與該第二層結合之一界面上之一密度相對低於該易移動元素在該第一層之一剩餘區上之密度。
    (5)如(1)至(4)中任一項之記憶體元件，其中該易移動元素為可經陽離子化之一金屬元素。
    (6)如(1)至(5)中任一項之記憶體元件，其中該易移動元素為鋁(Al)或銅(Cu)。
    (7)如(1)至(6)中任一項之記憶體元件，其中該難移動元素為元素週期表中之4族至6族之一金屬元素。
    (8)如(1)至(7)中任一項之記憶體元件，其中該難移動元素為鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)。
    (9)如(1)至(8)中任一項之記憶體元件，其中回應於將一電壓施加至該第一電極及該第二電極，藉由在該電阻變化層中形成包含一金屬元素之一低電阻區段而發生電阻值之一變化。
    (10)如(1)至(9)中任一項之記憶體元件，其中該記憶層包含該離子源層與該電阻變化層之間之一中間層，且該中間層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者。
    (11)一種記憶體裝置，其包含：複數個記憶體元件，其等各依序包含一第一電極、一記憶層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶層包含一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上，及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    (12)一種製造一記憶體元件之方法，該方法包含：在一基板上形成一第一電極；在該第一電極上形成含有氧化物之一電阻變化層；形成含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一或多個硫族層、含有易於在一電解質中移動之易移動元素之一或多者之一或多個可移動層、含有難以在該電解質中移動之難移動元素之一或多者之一或多個固定層及包含兩個或兩個以上單元離子源層之一離子源層，該離子源層之部分或更多呈該硫族層、該可移動層及該固定層之依序堆疊結構；及在該離子源層上形成一第二電極。
    (13)如(12)之方法，其中藉由在形成該第二電極之後擴散該易移動元素而形成該硫族層與一可移動層之一混合層。
    (14)如(12)或(13)之方法，其中在形成該電阻變化層之後，形成含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一中間層。
    (15)如(12)至(14)中任一項之方法，其中當該離子源層之一頂端為該可移動層時，該硫族層係額外形成於該可移動層上。
    (16)如(12)至(15)中任一項之方法，其中在該硫族層、該可移動層及該固定層中，至少該硫族層之兩個或兩個以上層被包含，且部分或更多包含該硫族層、該可移動層及該硫族層之一依序堆疊。
    本發明含有與2011年6月30日在日本專利局申請之日本優先權專利申請案JP 2011-146114中所揭示標的相關之標的，該案之全文以引用方式併入本文中。
    熟習此項技術者應瞭解，可根據設計需求及其他因素而作出各種修改、組合、子組合及改動，只要其等係在隨附申請專利範圍或其等效物之範疇內。
    1‧‧‧記憶體元件/記憶體裝置
    2‧‧‧記憶體元件
    10‧‧‧下電極/第一電極
    20‧‧‧記憶層
    21‧‧‧電阻變化層
    22‧‧‧離子源層
    22a‧‧‧硫族層/層A
    22b‧‧‧可移動層/層B
    22c‧‧‧固定層/層C
    22A‧‧‧第一層
    22B‧‧‧第二層
    22X‧‧‧單元離子源層
    30‧‧‧上電極/第二電極/平板電極PL
    41‧‧‧矽基板
    42‧‧‧元件分離層
    43‧‧‧源極/汲極區/中間層
    44‧‧‧閘極電極
    45‧‧‧插塞層
    46‧‧‧金屬佈線層
    47‧‧‧插塞層
    48‧‧‧作用區
    51‧‧‧接觸區段
    52‧‧‧接觸區段
    BL‧‧‧位元線
    Tr‧‧‧MOS電晶體
    WL‧‧‧字線
    圖1係展示根據本發明之一第一實施例之一記憶體元件之一組態之一橫截面圖。
    圖2係展示根據本發明之第一實施例之記憶體元件之另一組態之一橫截面圖。
    圖3係繪示圖1之記憶體元件之一離子源層中所觀察之密度分佈之一示意圖。
    圖4係展示使用圖1之記憶體元件之一記憶體單元陣列之組態之一橫截面圖。
    圖5係圖4之記憶體單元陣列之一平面圖。
    圖6係展示根據本發明之一第二實施例之一記憶體元件之一組態之一橫截面圖。
    圖7A及圖7B係各展示根據實例1及比較實例1之電流-電壓特性之一簡圖。
    圖8係展示根據實例2之資料保持特性之一簡圖。
    圖9A及圖9B係各展示根據實例2之電流-電壓特性之一簡圖。
    1‧‧‧記憶體元件/記憶體裝置
    10‧‧‧下電極/第一電極
    20‧‧‧記憶層
    21‧‧‧電阻變化層
    22‧‧‧離子源層
    22A‧‧‧第一層
    22B‧‧‧第二層
    22X‧‧‧單元離子源層
    30‧‧‧上電極/第二電極/平板電極PL
    权利要求:
    Claims (16)
    [1] 一種記憶體元件，其包括：依序之一第一電極、一記憶層及一第二電極，其中該記憶層包含一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上，及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    [2] 如請求項1之記憶體元件，其中該單元離子源層依序包含起於該第一電極側之該第一層及該第二層。
    [3] 如請求項1之記憶體元件，其中該單元離子源層依序包含起於該第一電極側之該第二層及該第一層。
    [4] 如請求項1之記憶體元件，其中該第一層中之該易移動元素在與該第二層結合之一界面上之一密度相對低於該易移動元素在該第一層之一剩餘區上之密度。
    [5] 如請求項1之記憶體元件，其中該易移動元素為可經陽離子化之一金屬元素。
    [6] 如請求項1之記憶體元件，其中該易移動元素為鋁(Al)或銅(Cu)。
    [7] 如請求項1之記憶體元件，其中該難移動元素為元素週期表中之4族至6族之一金屬元素。
    [8] 如請求項1之記憶體元件，其中該難移動元素為鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)。
    [9] 如請求項1之記憶體元件，其中回應於將一電壓施加至該第一電極及該第二電極，藉由在該電阻變化層中形成包含一金屬元素之一低電阻區段而發生電阻值之一變化。
    [10] 如請求項1之記憶體元件，其中該記憶層包含該離子源層與該電阻變化層之間之一中間層，且該中間層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者。
    [11] 一種記憶體裝置，其包括：複數個記憶體元件，其等各依序包含一第一電極、一記憶層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶層包含一電阻變化層，其含有氧化物，且該電阻變化層係設置在該第一電極側上，及一離子源層，其呈兩個或兩個以上單元離子源層之一堆疊結構，該單元離子源層包含一第一層及一第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度分佈，且該第二層含有難以在該記憶層中移動之一難移動元素。
    [12] 一種製造一記憶體元件之方法，該方法包括：在一基板上形成一第一電極；在該第一電極上形成含有氧化物之一電阻變化層；形成含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一或多個硫族層、含有易於在一電解質中移動之易移動元素之一或多者之一或多個可移動層、含有難以在該電解質中移動之難移動元素之一或多者之一或多個固定層及包含兩個或兩個以上單元離子源層之一離子源層，該離子源層之部分或更多呈該硫族層、該可移動層及該固定層之依序堆疊結構；及在該離子源層上形成一第二電極。
    [13] 如請求項12之方法，其中藉由在形成該第二電極之後擴散該易移動元素而形成該硫族層與一可移動層之一混合層。
    [14] 如請求項12之方法，其中在形成該電阻變化層之後，形成含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一中間層。
    [15] 如請求項12之方法，其中當該離子源層之一頂端為該可移動層時，該硫族層係額外形成於該可移動層上。
    [16] 如請求項12之方法，其中在該硫族層、該可移動層及該固定層中，至少該硫族層之兩個或兩個以上層被包含，且部分或更多包含該硫族層、該可移動層及該硫族層之一依序堆疊。
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    TWI491023B|2015-07-01|
    KR102015135B1|2019-08-27|
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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