• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明實施例係提供一種積體電路裝置，包括：一由一絕緣區定義之擴散區，位於一基材中；一PMOS電晶體，其包含一金屬閘極、一高介電常數介電層及源極/汲極區，此金屬閘極及此高介電常數介電層設置於此擴散區上，此源極/汲極區在一第一方向上將此金屬閘極夾於其間；複數個虛置擴散區圍繞此擴散區設置，並與此擴散區具有間隔；以及複數個第一虛置圖案，位於此PMOS電晶體於一第二方向上之兩側，且夾於這些虛置擴散區及此擴散區之間，其中此第二方向垂直於此第一方向。
    公开号:TW201304119A
    申请号:TW101123844
    申请日:2012-07-03
    公开日:2013-01-16
    发明作者:Tung-Hsing Lee；Tse-Hsiang Hsu；Ching-Chung Ko
    申请人:Mediatek Inc；
    IPC主号:H01L21-00
    专利说明:
    積體電路裝置
    本發明係有關於積體電路裝置，且特別是有關於一種可改善PMOS電晶體非匹配特性之積體電路裝置。
    隨著科技節點持續微縮，需要以金屬閘極電極來取代傳統的多晶矽閘極電極，以改善互補式金氧半導體電晶體(CMOS)之裝置效能。後閘極製程為形成金屬閘極電極堆疊之一種製程。在後閘極製程中，金屬閘極電極直至製程的最後階段才形成。易言之，是先形成虛置半導體層作為CMOS電晶體之閘極結構，隨後再以金屬層取代虛置半導體層，形成金屬閘極。此外，為了減少漏電流，金屬閘極通常是搭配高介電常數介電層來提供足夠的有效厚度。
    同一積體電路中兩個以上的裝置效能差異稱作為非失配(mismatch)。在普遍的認知中，非匹配特性是使類比IC設計具有高精確度之一種重要因素。此外，類比CMOS電路設計特別需要在設計及模擬階段具有可信賴的電晶體非匹配模組，以達到高精確度。
    AVt值為一種重要的CMOS非批配效能指標，其係與臨界電壓(Vt)非匹配變動(mismatch fluctuation)及有效裝置區域之平方分之一有關。有效裝置區域可為裝置長度及裝置寬度之乘積。一般而言，P型金氧半(PMOS)電晶體之Avt值係為一對應於PMOS電晶體之裝置長度與裝置寬度乘積之常數。因此，可藉由增加PMOS電晶體之裝置長度或裝置寬度來降低PMOS電晶體之臨界電壓。然而，在前述高精確類比IC電路設計中，如使用後閘極製程製造PMOS電晶體，PMOS電晶體之AVt值將不再維持為定值，且其會隨著PMOS之寬度變動。因此，需要犧牲更多的區域來獲取所需的臨界電壓，且需消耗更多的功率。此外，如欲進一步微縮MOS電晶體的關鍵尺寸將更顯困難。
    因此，目前所需要的是一種可適用於CMOS電路設計之新穎積體電路裝置，來解決前述之問題。
    本發明實施例係提供一種積體電路裝置，包括：一由一絕緣區定義之擴散區，位於一基材中；一PMOS電晶體，其包含一金屬閘極、一高介電常數介電層及源極/汲極區，此金屬閘極及此高介電常數介電層設置於此擴散區上，此源極/汲極區在一第一方向上將此金屬閘極夾於其間；複數個虛置擴散區圍繞此擴散區設置，並與此擴散區具有間隔；以及複數個第一虛置圖案，位於此PMOS電晶體於一第二方向上之兩側，且夾於這些虛置擴散區及此擴散區之間，其中此第二方向垂直於此第一方向。
    本發明另一實施例亦提供一種積體電路裝置，包括：一主動區，由一絕緣區所定義，且具有一擴散區於一基材中；複數個PMOS電晶體，直接設置於此擴散區上，並具有一通道長度平行於一第一方向；複數個虛置擴散區，設置於此絕緣區上，並圍繞此擴散區；以及複數個虛置圖案，位於此絕緣區上並夾於這些虛置擴散區及此擴散區之間，其中這些虛置圖案僅形成於這些PMOS電晶體於一第二方向上之兩側，其中此第二方向垂直於此第一方向。
    一種積體電路裝置，包括：一由一絕緣區定義之擴散區，位於一基材中；一PMOS電晶體，其包含一金屬閘極、一高介電常數介電層及源極/汲極區，此金屬閘極及此高介電常數介電層設置於此擴散區上，此源極/汲極區在一第一方向上將此金屬閘極夾於其間，其中此PMOS電晶體在一與此第一方向垂直之第二方向上具有一大於約0.9 μm之裝置寬度；一NMOS電晶體，設置於此擴散區上及此PMOS電晶體旁，其中此NMOS電晶體及此PMOS電晶體係由後閘極製程所製造；複數個虛置擴散區，圍繞此擴散區設置，並與此擴散區具有間隔；以及複數個第一虛置圖案，位於此PMOS電晶體於一第二方向上之兩側，且夾於這些虛置擴散區及此擴散區之間。
    為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
    以下以實施例並配合圖式詳細說明本發明，在圖式或說明書描述中，相似或相同之部分係使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，以簡化或是方便標示。再者，圖式中各元件之部分將以描述說明之，值得注意的是，圖中未繪出或描述之元件，為所屬技術領域中具有通常知識者所知的形式。另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
    參見第1圖，其顯示依照本發明一實施例之積體電路裝置於後閘極製程中間階段的上視圖。此積體電路裝置可具有一主動區102，係由一環繞其四周之絕緣區104所定義。在一實施例中，主動區102可包含一擴散區102。互補式金氧半導體(CMOS)電晶體106之陣列係可依照後閘極製程設置於此擴散區102上。多個多晶矽閘極結構可形成於虛置擴散區110上，對應著擴散區110環繞設置，以防止在對金屬閘極及層間介電層進行化學機械研磨(CMP)製程時發生過研磨及/或淺碟效應。
    然而，經發現到的是，在前述後閘極製程中，儘管已形成許多環繞主動區之虛置多晶矽閘極結構，用於精確CMOS電路設計之PMOS電晶體的AVt值仍會與PMOS電晶體的裝置寬度呈關連。第2圖顯示NMOS電晶體及PMOS電晶體各自在不同裝置長度及裝置寬度下的AVt值。如第2圖所示，PMOS電晶體與NMOS電晶體不同之處在於：PMOS電晶體之AVt值與其本身的裝置長度無關，但PMOS電晶體之AVt值卻隨其本身的裝置寬度增加而惡化。特別值得注意的是，當PMOS電晶體之裝置寬度大於其裝置長度或大於約0.9 μm時，AVt值更呈現劇烈惡化。在本揭露中，PMOS電晶體及/或NMOS電晶體之裝置長度係指PMOS電晶體及/或NMOS電晶體在垂直於通道長度之方向上之長度；而PMOS電晶體及/或NMOS電晶體之裝置寬度係指PMOS電晶體及/或NMOS電晶體在平行於通道長度之方向上之長度。
    第3圖顯示為第1圖所示之PMOS電晶體沿X-X線段之剖面圖。凹蝕部分306係會形成於PMOS金屬閘極電極330之中央部分，且特別是在PMOS電晶體之裝置寬度大於裝置長度或大於約0.9μm時，而上述凹蝕部未在使用多晶矽閘極電極之PMOS電晶體中明顯觀察到。在後閘極製程中，可能會對NMOS電晶體進行額外的化學機械研磨製程，例如第4E圖所示之第二化學機械研磨(CMP)製程。此額外的化學機械研磨製程亦會一併研磨PMOS電晶體之金屬閘極電極330，而導致對金屬閘極電極330的過研磨。因此，PMOS電晶體之金屬閘極電極的中央係具有凹蝕部分306。
    參見第4A至4E圖，其顯示以後閘極製程製造CMOS電晶體於各種中間階段之沿通道長度方向之剖面圖。參見第4A圖，首先提供一包含PMOS區域406及NMOS區域408之主動區402。PMOS區域406及NMOS區域408可藉由淺溝槽隔離區404相互隔離。高介電常數介電層410a及410b各自形成於PMOS區域406及NMOS區域408上。擴散阻障層412a及412b各自形成於高介電常數介電層410a及410b上。虛置閘極414a及414b各自形成於擴散阻障層412a及412b上。摻雜區，例如源極/汲極區420a、420b、422a及422b，形成於基材中並將虛置閘極414a及414b夾於其間。因此，主動區402亦可稱為CMOS電晶體之擴散區402。層間介電層424圍繞間隔物416a及416b設置。絕緣區(未顯示)鄰接及圍繞主動區402。對應於擴散區之虛置擴散區(未顯示)形成於隔離區上並圍繞擴散區。
    摻雜區420a及420b可為P型摻雜區，摻雜例如硼或其他第III族元素。摻雜區422a及422b可為N摻雜區，摻雜例如砷、磷或其他第V族元素。高介電常數介電層410a及410b可由例如氧化鉿、氧化鉿矽、氧化鉿鉭、氮氧化鉿矽、氧化鉿鈦、氧化鉿鋯、其他合適高介電常數介電質或前述之組合形成。
    擴散阻障層412a及412b可各自阻擋金屬閘極層中的金屬離子擴散進入高介電常數介電層410a及410b。擴散阻障層412a及412b可包含氧化鋁、鋁、氮化鋁、鈦、氮化鈦、氮化鉭或前述之組合。虛置閘極414a及414b可包含與層間介電層424不同的蝕刻選擇性。例如，虛置閘極414a及414b可包含多晶矽或金屬。間隔物416a及416b可包含氧化物、氮化物、氮氧化物或前述之組合。層間介電層424可包含低介電常數介電材料、氧化矽或其他合適的介電材料。
    接著，參見第4B圖，移除位於PMOS區域406上之虛置閘極414a，以形成一暴露擴散阻障層412a之開口426a。罩幕層可例如為硬罩幕層及/或光阻層，其可保護虛置閘極414b在移除虛置閘極414a時不被移除。接著，參見第4C圖，沉積應用於PMOS電晶體432a之金屬閘極電極430a於開口426a中。金屬閘極電極430a包含金屬、金屬碳化物或金屬氮化物。金屬閘極電極430a可具有P型功函數。金屬閘極電極430a可由例如物理氣相沉積、化學氣相沉積、原子層沉積、濺鍍或其他合適沉積方法沉積，再經光學微影及蝕刻製程圖案化。隨後，對金屬閘極電極430a進行第一化學機械研磨製程440，以移除超出開口426a之金屬閘極電極，並提供金屬閘極電極430a具有光滑平坦的表面。
    接著，參見第4D圖，移除位於NMOS區域408上之虛置閘極414b，以形成暴露出擴散阻障層412b之開口426b。接著，參見第4E圖，沉積應用於NMOS電晶體432b之金屬閘極電極430b於開口426b中。金屬閘極電極430b可包含金屬、金屬碳化物或金屬氮化物。金屬閘極電極430b可具有P型功函數。金屬閘極層430b可由物理氣相沉積、化學氣相沉積、原子層沉積、濺鍍或其他合適沉積方法沉積，再經光學微影及蝕刻製程圖案化。隨後，對金屬閘極電極430b進行第二化學機械研磨製程442，以移除超出開口426b之金屬閘極電極，並提供金屬閘極電極430b實質上平坦的表面。值得注意的是，在第二化學機械研磨製程442亦有可能一併研磨金屬閘極電極432a，而導致形成第3圖所示之凹蝕部分306。
    第5A至5C圖顯示依照本發明多個實施例之積體電路裝置之剖面圖。在這些實施例中，積體電路裝置具有虛置圖案位於PMOS電晶體裝置寬度方向上(垂直於裝置長度)之兩側及夾於虛置擴散區與擴散區之間。
    參見第5A圖，主動區502具有擴散區502，係由一環繞其四周之絕緣區504所定義。如第4A至4E圖所示之後閘極製程製造之CMOS電晶體506陣列可形成於擴散區502上。CMOS電晶體506陣列可至少包含一PMOS電晶體432a鄰接於一NMOS電晶體432b旁。每一PMOS電晶體432a及NMOS電晶體432b可具有金屬閘極、高介電常數介電層、及源極/汲極區，其中源極/汲極區於第一方向上將金屬閘極夾於其間。易言之，每一PMOS電晶體432a及NMOS電晶體432b可具有一金屬閘極電極及一平行於第一方向之通道長度CL(channel length)。需注意的是，雖然在第5A圖中僅顯示一個PMOS電晶體及一個NMOS電晶體，但其他主動或被動電路元件，例如邏輯電路、電阻、電感、電容、P型場效電晶體、N型場效電晶體、雙接面電晶體(BJT)或其他PMOS電晶體、NMOS電晶體，亦可形成於主動區502上。在此實施例中，PMOS電晶體432a於平行PMOS電晶體432a通道長度CL之第一方向上具有裝置長度L，且於垂直於PMOS電晶體432a通道長度CL之第二方向上具有裝置寬度W。在一實施例中，PMOS電晶體432a之裝置寬度W可大於約0.9 μm及/或大於PMOS電晶體432a之裝置長度L。在某些實施例中，NMOS電晶體432b及/或其他主動元件可在第一方向上與PMOS電晶體432a排列成行，並與PMOS電晶體432a具有相似或相同的裝置長度及裝置寬度。
    虛置擴散區510可形成於絕緣區504上，環繞擴散區502並與擴散區502具有間隔。在一實施例中，可形成對應於CMOS電晶體506之虛置多晶矽閘極結構於虛置擴散區510上。
    此外，虛置圖案502可形成在CMOS電晶體(包含PMOS電晶體432a及NMOS電晶體432b)於PMOS電晶體裝置寬度W方向上之兩側。虛置圖案520可為一犧牲層，用以防止或減少凹蝕部分形成在CMOS電晶體506陣列之靠近中間部分的電晶體432a及432b。虛置圖案520之頂面可與CMOS電晶體506之頂面齊平。虛置圖案520可沿第一方向延伸，且與擴散區502及/或虛置擴散區510在第一方向中具有實質上相同的長度。在一實施例中，虛置圖案520可與虛置擴散區510同時形成，因而不需使用額外的光罩來形成虛置圖案520。在另一實施例中，虛置圖案可在對PMOS電晶體432a及NMOS電晶體432b進行化學機械研磨製程440、442之前的任意製程階段形成。以上視角度觀之，位於CMOS電晶體506兩側之虛置圖案520相對於CMOS電晶體506係相互對稱。
    依照本發明另一實施例，如第5B圖所示，積體電路裝置可更包含虛置圖案524形成於絕緣區502上及擴散區502於第一方向之兩側。在此實施例中，與前述實施例相同的參考標號代表相同或相似元件。虛置圖案520除了形成在CMOS電晶體506於第二方向(垂直於通道長度CL)上之兩側外，虛置圖案524亦可形成在虛置區502於第一方向(平行持通道長度CL)上之兩側。如此，虛置圖案520及524可提供圍繞擴散區502的對稱圖案，並因此可更防止或減少在後閘極製程中多個化學機械研磨製程可能導致的過研磨及/或淺碟效應。虛置圖案524可包含與虛置圖案520相似或相同的材料。或者，虛置圖案520及524可包含蝕刻選擇性具有差異之不同材料。虛置圖案524之頂面可與CMOS電晶體506之頂面齊平。
    依照本發明之又一實施例，如第5C圖所示，虛置圖案526形成於CMOS電晶體506於第二方向上之兩側，且虛置圖案526可包含沿第一方向排列成行之複數個分隔區塊。在此實施例中，與前述實施例相同的參考標號代表相同或相似元件。參見第5C圖，在一實施例中，每一分隔的虛置圖案526可對應於一PMOS或一NMOS電晶體，且每一分隔的虛置圖案526在第一方向上之長度可與其對應之PMOS或NMOS電晶體之裝置長度L實質上相同。因此，虛置圖案526可與PMOS電晶體432a及NMOS電晶體432b同時形成，無需使用額外的光罩。在某些實施例中，以上視角度觀之，位於CMOS電晶體509兩側之虛置圖案526相對於擴散區502係相互對稱。
    虛置圖案520、524及526可具有犧牲功能，以使PMOS電晶體432a在金屬閘極電極430a之中間部分在對NMOS電晶體432b進行CMP製程422時不會形成凹蝕部分。因此，即使是在後閘極製程中，PMOS電晶體432a之金屬閘極電極430a可具有光滑平坦的上表面。既然在PMOS電晶體之金屬閘極電極上沒有凹蝕缺陷形成，PMOS電晶體之AVt值可具有顯著的進步，且甚至達到與使用多晶矽閘極電極之PMOS電晶體具有相同效果。因此，可實現高精確之具有金屬閘極/高介電常數介電質之CMOS類比電路設計。
    雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    102‧‧‧主動區
    104‧‧‧絕緣區
    106‧‧‧CMOS電晶體
    110‧‧‧虛置擴散區
    306‧‧‧凹蝕部分
    330‧‧‧金屬閘極電極
    402‧‧‧主動區
    404‧‧‧淺溝槽隔離區
    406‧‧‧PMOS區
    408‧‧‧NMOS區
    410a‧‧‧高介電常數介電層
    410b‧‧‧高介電常數介電層
    412a‧‧‧擴散阻障層
    412b‧‧‧擴散阻障層
    414a‧‧‧虛置閘極
    414b‧‧‧虛置閘極
    416a‧‧‧間隔物
    416b‧‧‧間隔物
    420a‧‧‧源極/汲極區
    420b‧‧‧源極/汲極區
    422a‧‧‧源極/汲極區
    422b‧‧‧源極/汲極區
    424‧‧‧層間介電層
    426a‧‧‧開口
    426b‧‧‧開口
    430a‧‧‧金屬閘極電極
    430b‧‧‧金屬閘極電極
    432a‧‧‧PMOS電晶體
    432b‧‧‧NMOS電晶體
    440‧‧‧第一化學機械研磨
    442‧‧‧第二化學機械研磨
    502‧‧‧主動區
    504‧‧‧絕緣區
    506‧‧‧CMOS電晶體
    510‧‧‧虛置擴散區
    520‧‧‧虛置圖案
    524‧‧‧虛置圖案
    526‧‧‧虛置圖案
    W‧‧‧裝置寬度
    L‧‧‧裝置長度
    CL‧‧‧通道長度
    第1圖顯示依照本發明一實施例之積體電路裝置於後閘極製程之中間階段之上視圖。
    第2圖顯示NMOS及PMOS電晶體於不同裝置長度及裝置寬度下之AVt值。
    第3圖顯示第1圖所示之PMOS電晶體沿線段X-X之剖面圖。
    第4A至4E圖顯示CMOS電晶體於後閘極製程之中間階段之沿CMOS電晶體通道長度之方向之剖面圖。
    第5A至5C圖顯示依照本發明多個實施例之具有虛置圖案設置於PMOS電晶體之裝置寬度方向上之兩側之積體電路裝置之上視圖。
    502‧‧‧主動區
    504‧‧‧絕緣區
    506‧‧‧CMOS電晶體
    510‧‧‧虛置擴散區
    520‧‧‧虛置圖案
    524‧‧‧虛置圖案
    526‧‧‧虛置圖案
    W‧‧‧裝置寬度
    L‧‧‧裝置長度
    CL‧‧‧通道長度
    权利要求:
    Claims (21)
    [1] 一種積體電路裝置，包括：一由一絕緣區定義之擴散區，位於一基材中；一PMOS電晶體，其包含一金屬閘極、一高介電常數介電層及源極/汲極區，該金屬閘極及該高介電常數介電層設置於該擴散區上，該源極/汲極區在一第一方向上將該金屬閘極夾於其間；複數個虛置擴散區圍繞該擴散區設置，並與該擴散區具有間隔；以及複數個第一虛置圖案，位於該PMOS電晶體於一第二方向上之兩側，且夾於該些虛置擴散區及該擴散區之間，其中該第二方向垂直於該第一方向。
    [2] 如申請專利範圍第1項所述之積體電路裝置，其中該PMOS電晶體於該第二方向上具有一裝置寬度，該裝置寬度大於約0.9 μm。
    [3] 如申請專利範圍第1項所述之積體電路裝置，其中該PMOS電晶體在該第一及該第二方向上各自具有一裝置長度及一裝置寬度，且該裝置長度小於該裝置寬度。
    [4] 如申請專利範圍第1項所述之積體電路裝置，其中該些第一虛置圖案之頂面與該PMOS電晶體之頂面齊平。
    [5] 如申請專利範圍第1項所述之積體電路裝置，更包含複數個第二虛置圖案，位於該PMOS電晶體於該第二方向上之兩側，並夾於該些虛置區及該擴散區之間。
    [6] 如申請專利範圍第1項所述之積體電路裝置，其中該些第一虛置圖案包含多晶矽或金屬。
    [7] 如申請專利範圍第1項所述之積體電路裝置，其中該些第一虛置圖案於該第一方向上之長度與該擴散區於該第一方向上之長度實質上相同。
    [8] 如申請專利範圍第1項所述之積體電路裝置，其中每一第一虛置圖案於該第一方向上之長度與該PMOS電晶體於該第一方向上之裝置長度實質上相同。
    [9] 如申請專利範圍第1項所述之積體電路裝置，更包含複數個NMOS電晶體設置於該擴散區上，且其中該些NMOS電晶體及該PMOS電晶體係由一後閘極製程形成。
    [10] 一種積體電路裝置，包括：一主動區，由一絕緣區所定義，且具有一擴散區於一基材中；複數個PMOS電晶體，直接設置於該擴散區上，並具有一通道長度平行於一第一方向；複數個虛置擴散區，設置於該絕緣區上，並圍繞該擴散區；以及複數個虛置圖案，位於該絕緣區上並夾於該些虛置擴散區及該擴散區之間，其中該些虛置圖案僅形成於該些PMOS電晶體於一第二方向上之兩側，其中該第二方向垂直於該第一方向。
    [11] 如申請專利範圍第10項所述之積體電路裝置，其中該些PMOS電晶體於該第二方向上具有一裝置寬度，該裝置寬度大於約0.9 μm。
    [12] 如申請專利範圍第10項所述之積體電路裝置，其中該些PMOS電晶體於該第一方向上具有一裝置長度，且該裝置長度小於該裝置寬度。
    [13] 如申請專利範圍第10項所述之積體電路裝置，其中該些虛置圖案之頂面與該些PMOS電晶體之頂面齊平。
    [14] 如申請專利範圍第10項所述之積體電路裝置，其中該些虛置圖案於該第一方向上之長度與該主動區於該第一方向上之長度實質上相同。
    [15] 如申請專利範圍第10項所述之積體電路裝置，其中每一虛置圖案對應於該些PMOS電晶體之其中一者，且每一虛置圖案於該第一方向上之長度與其所對應之PMOS電晶體於該第一方向上之長度相同。
    [16] 一種積體電路裝置，包括：一由一絕緣區定義之擴散區，位於一基材中；一PMOS電晶體，其包含一金屬閘極、一高介電常數介電層及源極/汲極區，該金屬閘極及該高介電常數介電層設置於該擴散區上，該源極/汲極區在一第一方向上將該金屬閘極夾於其間，其中該PMOS電晶體在一與該第一方向垂直之第二方向上具有一大於約0.9 μm之裝置寬度；一NMOS電晶體，設置於該擴散區上及該PMOS電晶體旁，其中該NMOS電晶體及該PMOS電晶體係由後閘極製程所製造；複數個虛置擴散區，圍繞該擴散區設置，並與該擴散區具有間隔；以及複數個第一虛置圖案，位於該PMOS電晶體於一第二方向上之兩側，且夾於該些虛置擴散區及該擴散區之間。
    [17] 如申請專利範圍第16項所述之積體電路裝置，其中該PMOS電晶體於該第一方向上具有一裝置長度，且該裝置長度小於該裝置寬度。
    [18] 如申請專利範圍第16項所述之積體電路裝置，其中該些虛置圖案沿該第一方向延伸超過該PMOS電晶體及該NMOS電晶體。
    [19] 如申請專利範圍第16項所述之積體電路裝置，其中每一第一虛置圖案對應於該PMOS或該NMOS電晶體之其中一者，且每一第一虛置圖案於該第一方向上之長度與其所對應之該PMOS或該NMOS電晶體於該第一方向上之長度實質上相同。
    [20] 如申請專利範圍第16項所述之積體電路裝置，更包含複數個第二虛置圖案，設置於該PMOS電晶體於該第二方向上之兩側及夾於該些虛置擴散區與該擴散區之間。
    [21] 如申請專利範圍第16項所述之積體電路裝置，其中該些第一虛置圖案之頂面與該PMOS及該NMOS電晶體之頂面齊平。
    类似技术:
    公开号 | 公开日 | 专利标题
    KR101376808B1|2014-03-20|반도체 장치 및 반도체 장치를 형성하는 방법
    KR20130115062A|2013-10-21|커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법
    TWI469320B|2015-01-11|積體電路裝置
    TWI573225B|2017-03-01|半導體裝置與其形成方法及積體電路
    KR20020075732A|2002-10-05|이중 금속 게이트 ｃｍｏｓ 장치 및 그 제조 방법
    TW201320245A|2013-05-16|半導體裝置的製造方法
    US9412600B2|2016-08-09|Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor
    US20090020823A1|2009-01-22|Semiconductor device and method for manufacturing the same
    US10312332B2|2019-06-04|Semiconductor device and method of forming the same
    KR20040004690A|2004-01-13|더미 피쳐들 및 그것의 구조를 사용하여 집적 회로디바이스를 형성하는 방법
    US20050051866A1|2005-03-10|Method for forming devices with multiple spacer widths
    TW201338053A|2013-09-16|半導體結構與其製造方法
    US10586735B2|2020-03-10|Semiconductor device structure including high voltage MOS device
    US7692251B2|2010-04-06|Transistor for semiconductor device and method of forming the same
    JP2011204997A|2011-10-13|半導体装置の製造方法及び半導体装置
    US10290503B2|2019-05-14|Spacer enabled poly gate
    JP6617045B2|2019-12-04|半導体装置の製造方法および半導体装置
    TWI701724B|2020-08-11|半導體裝置與其製作方法
    CN109494219B|2022-01-18|集成电路
    US20160027778A1|2016-01-28|Semiconductor device
    CN102790049B|2015-10-07|具有硅电阻器的集成电路及其形成方法
    TWI627749B|2018-06-21|半導體結構與半導體圖案結構
    US9012982B2|2015-04-21|Recessed transistor and method of manufacturing the same
    KR20090024030A|2009-03-06|반도체 집적 회로 장치 및 그 제조 방법
    KR100580581B1|2006-05-16|반도체 장치의 제조 방법
    同族专利:
    公开号 | 公开日
    CN102867827B|2015-06-03|
    US20130009250A1|2013-01-10|
    TWI469320B|2015-01-11|
    CN102867827A|2013-01-09|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JP3209064B2|1995-02-07|2001-09-17|ソニー株式会社|電界効果型半導体装置の製造方法|
    JP2003347420A|2002-05-23|2003-12-05|Nec Electronics Corp|半導体装置及びその製造方法|
    JP2007012855A|2005-06-30|2007-01-18|Matsushita Electric Ind Co Ltd|半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置|
    US7671469B2|2007-12-31|2010-03-02|Mediatek Inc.|SiGe device with SiGe-embedded dummy pattern for alleviating micro-loading effect|
    US7958465B2|2008-05-08|2011-06-07|Taiwan Semiconductor Manufacturing Company, Ltd.|Dummy pattern design for reducing device performance drift|US8629506B2|2009-03-19|2014-01-14|International Business Machines Corporation|Replacement gate CMOS|
    US9209182B2|2012-12-28|2015-12-08|Taiwan Semiconductor Manufacturing Company, Ltd.|Dummy metal gate structures to reduce dishing during chemical-mechanical polishing|
    WO2014142044A1|2013-03-13|2014-09-18|ピーエスフォー ルクスコ エスエイアールエル|半導体装置|
    CN108388728A|2018-02-24|2018-08-10|上海华力微电子有限公司|Mos器件spice局域失配模型|
    JP2020043316A|2018-09-14|2020-03-19|キオクシア株式会社|半導体デバイス|
    法律状态:
    2019-10-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    US201161504764P| true| 2011-07-06|2011-07-06||
    US13/482,374|US20130009250A1|2011-07-06|2012-05-29|Dummy patterns for improving width dependent device mismatch in high-k metal gate process|
    [返回顶部]