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    本發明涉及具有鰭片基礎熔絲的積體電路及相關製造方法，提供製造具有鰭片基礎熔絲的積體電路的方法以及所得到的具有鰭片基礎熔絲的積體電路。在該方法中，從半導體材料層產生鰭片，該鰭片具有第一端與第二端。該方法提供在該鰭片上從第一端至第二端形成傳導路徑。該傳導路徑電連接至編程裝置，該編程裝置可選擇性導引編程電流通過該傳導路徑，造成該傳導路徑中的結構改變，增加通過該傳導路徑的阻抗。
    公开号:TW201304111A
    申请号:TW101120433
    申请日:2012-06-07
    公开日:2013-01-16
    发明作者:Randy Mann；Kingsuk Maitra；Anurag Mittal
    申请人:Globalfoundries Us Inc；
    IPC主号:H01L23-00
    专利说明:
    具有鰭片基礎熔絲的積體電路及相關製造方法
    本發明的實施例大致是關於半導體裝置。更特別地，本發明的實施例是關於包含鰭片基礎熔絲的積體電路以及製造所述積體電路的方法。
    現有技術包括具有可選擇的、可切換的以及/或可用於操作狀態、特徵、裝置或元件的半導體裝置與電路。在許多實施中，視需要使用一次可編程(OTP)熔絲，可插入或移除不同的元件或電路。例如，OTP熔絲典型用於SRAM裝置中實施快取冗餘資訊(cache redundancy)。所述OTP熔絲可用於移除記憶體胞元(memory cell)的壞欄或列，以及用冗餘的欄或列置換所述壞記憶體胞元。
    OTP熔絲裝置的主要目的是作為傳導路徑直到它“燒斷”。根據歷史，整合的熔絲裝置已經涉及圖案化的金屬傳導鏈結，可選擇性被雷射光束或是通過大量電流“燒斷”或切斷。此過程造成部分連結材料蒸發或是部分連結材料熔化，這與自動熔絲方式相同，但規模較小許多。一旦被燒斷，由於燒斷的熔絲抑制電流流過且代表電流路徑的開啟，所以所述熔絲從高傳導狀態改變至高阻抗性(亦即非傳導性)狀態。
    目前的半導體技術使用多晶矽或金屬製造且藉由破裂導體鏈結而編程的e-熔絲。除了環繞鈍化作用與金屬的嚴格需求之外，這些e-熔絲相對大並且具有不可接受的信賴度，這是由於殘留物與碎片會造成再次關閉傳導路徑。再者，大部分的e-熔絲具有編程的高功率需求。
    由於燒斷目前使用熔絲所需的電流很大，所以連結材料的破壞可造成間接損壞電路上的附近裝置。再者，由於燒斷熔絲所需的電流量，典型的半導體裝置必須提供大量空間用於包含較大的電流產生器。
    因此，期望提供一種具有熔絲的積體電路以及製造具有熔絲的積體電路的方法，降低編程所需要的電流，以及減少電流源所需要的尺寸。再者，期望提供一種製造熔絲的方法，使用現存的程序用於製造其他半導體元件。再者，經由後續本發明的詳細說明與申請專利範圍以及結合附隨附圖與本發明的發明背景，可清楚明白本發明的其他特徵與特性。
    根據本發明的實施例，製造具有鰭片基礎熔絲的積體電路的方法提供從半導體材料層形成鰭片。所述鰭片包含第一端與第二端。所述方法提供形成在所述鰭片上從所述第一端至所述第二端的傳導路徑，以及電連接所述傳導路徑至編程路徑，所述編程裝置可選擇性導引編程電流通過所述傳導路徑，造成傳導路徑的結構改變，增加通過所述傳導路徑的阻抗。
    在另一實施例中，製造具有鰭片基礎熔絲的積體電路的方法包含從具有高阻抗的半導體材料層，產生複數個鰭片。在此實施例中，各個鰭片具有第一端、中央部與第二端。再者，各個鰭片的第一端、各個鰭片的第二端以及選擇鰭片的中央部被遮罩，用以定義複數個未被遮罩的中央部。而後，所述未被遮罩的中央部被蝕刻。而後，在所選擇的鰭片上，從其第一端至其第二端形成傳導路徑。所述傳導路徑電連接至編程裝置，其可選擇性導引編程電流通過所述傳導路徑，造成所述傳導路徑的結構改變，增加通過所述傳導路徑的阻抗。
    本發明亦提供具有鰭片基礎熔絲的積體電路。所述熔絲包括本質半導體鰭片(intrinsic semiconductor fin)，其具有第一端與第二端，以及小於約10奈米(10 nm)的寬度。再者，所述熔絲包含由金屬矽化物形成的傳導路徑，以及從所述鰭片的第一端延伸至所述鰭片的第二端。此實施例包含複數個第一端鰭片部分，相鄰於所述鰭片的第一端。所述金屬矽化物覆蓋且電連接所述第一端部分至所述鰭片的第一端上的傳導路徑。再者，有複數個第二端鰭片部分相鄰於所述鰭片的第二端，以及所述金屬矽化物覆蓋且電連接所述第二端部分至所述鰭片的第二端上的傳導路徑。在第一端上方的傳導路徑上，提供第一傳導桿，以及在第二端上方的傳導路徑上，提供第二傳導桿。再者，至少一個第一傳導栓接觸所述第一傳導桿，以及至少一個第二傳導栓接觸所述第二傳導桿。再者，所述熔絲具有第一金屬層，其連接至所述第一傳導栓。編程裝置電連接至第一金屬層，以及組構成選擇性導引編程電流通過所述傳導路徑。再者，所述編程電流造成鰭片上金屬矽化物的結構改變，增加通過傳導路徑的阻抗。同樣地，所述熔絲包含第二金屬層，將所述第二傳導栓接地。
    此發明概述介紹簡單形式的概念選擇，進一步說明在具體實施方式中。此發明概述並非用於確認申請專利範圍目標的主要特徵或重要特徵，也不是用於輔助決定申請專利範圍目標的範圍。
    以下的具體實施方式僅用於說明而非用於限制本發明的實施例或實施例的應用與使用。如本發明中所使用，“舉例”一詞是指“作為範例或說明”。本發明描述的任何實施範例不需要被解讀為較佳或優於其他實施方式。再者，本發明並不受前述技術領域、發明背景、發明概述或以下具體實施例中提出之任何明示或暗示的理論所限制。
    為求簡明，在本發明中不會詳細描述與半導體裝置相關的現有技術。特別地，製造以電晶體為基礎的半導體中許多步驟是已知的，因此為求簡化，許多現有步驟僅簡單提及於本發明中或是完全省略而不詳細提供已知的製程。再者，本發明描述的各種任務與製程步驟可併入非詳述于本發明中具有其他步驟或功能的更廣泛程序或製程中。再者，請注意附圖並非依照比例製圖。
    本發明提供一種具有鰭片基礎熔絲的積體電路以及製造具有鰭片基礎熔絲的積體電路的方法。範例製造方法使用現存的技術，產生具有極窄寬度的傳導路徑，其可用相對低的電流燒斷。特別地，所述製造方法利用現存的技術形成寬度僅約10奈米(10 nm)的鰭片。而後所述方法形成傳導路徑通過選擇的鰭片。取決於所選擇的形成製程，所述傳導路徑可包括金屬矽化物且具有寬度約10奈米(10 nm)至約50奈米(50 nm)。由於鰭片本身具有高阻抗，所以導入所述傳導路徑的電流必須通過所述薄金屬矽化物，造成矽化物材料的結塊與傳導路徑的開啟。因此，較小電流可燒斷所述鰭片基礎熔絲。
    除了降低電流之外，本發明的製造方法提供在前端製程(FEOL)過程中產生熔絲。因此，所述方法具有改進的精準度並且對於後端製程(BEOL)熔絲製造有耐受性。再者，所述方法提供改進的熔絲佈局區域。
    參閱第1圖，根據以下說明的方法，概示方塊圖說明半導體裝置或積體電路10，其包含在半導體基板16上製造的鰭片基礎熔絲14的陣列12。注意，至少一個其他電路、裝置、元件或特徵18也形成在半導體基板16上。在較佳實施例中，例如，在共同半導體基板16上，形成至少一個電晶體基礎裝置(例如一個或多個NFET裝置與/或一個或多個PFET裝置)。
    積體電路10亦包含編程裝置20、電壓產生器22以及熔絲選擇與控制元件24。如第1圖所示，這些元件也可形成在半導體基板16上。編程裝置20適合組構成選擇性編程陣列12中的鰭片基礎熔絲14，以在高阻抗/低電流狀態或低阻抗/高電流狀態中操作。就此而言，編程裝置20可包含或與電壓產生器22與/或與熔絲選擇與控制元件24合作，詳細說明如下。應理解第1圖描述非常簡化的實施例，而實際使用可包含現有的元件、邏輯、零件與功能未顯示於第1圖中。
    注意，使用相同的已知半導體製造技術與製程技術，製造陣列12中鰭片基礎熔絲14、電晶體基礎裝置18、編程裝置20、電壓產生器22與控制元件24。換句話說，相同的電晶體技術與製造技術用於產生鰭片基礎熔絲、操作電晶體與積體電路10的編程元件，包含現有的光微影蝕刻、蝕刻、清洗、材料沈積、材料生長、離子植入與抛光步驟。再者，在相同製造製程過程中，可同時製造鰭片基礎熔絲、操作電晶體與編程元件。因此，可通過用於其他電晶體基礎裝置18與編程元件20,22,24的相同製造製程，有效率地形成陣列12。
    在實施例中，半導體基板16具有半導體材料層，用於形成電晶體裝置與鰭片基礎熔絲。半導體基板16可為絕緣體上覆矽(SOI)基板或塊矽基板，但也可使用其他的半導體材料。對於鰭片基礎熔絲14而言，半導體材料具有非常高的阻抗，並且典型為非常輕摻雜或為本質矽，其他部分可後續用適當方式摻雜，形成裝置18的主動區域。
    如第1圖所示，陣列12較佳包含根據以下方法製造的複數個可編程的鰭片基礎熔絲14。實務上，所述鰭片基礎熔絲是OTP熔絲，亦即它們僅被編程一次。因此，編程裝置20以及熔絲選擇與控制元件24適合組構成促使選擇陣列12中鰭片基礎熔絲14用於編程。在實際實施例中，系統可使用已知的定位(addressing)與切換技術，選擇陣列12中理想的目標熔絲14(或複數個目標熔絲14)，用於編程至兩狀態之一：低阻抗/高電流狀態或高阻抗/低電流狀態。
    參閱第2圖，說明製造含有鰭片基礎熔絲14的積體電路10。第2圖說明鰭片基礎熔絲14的製造中初始步驟的結果。特別地，在第2圖中，已經從半導體材料層28形成複數個鰭片26。如圖所示，所述複數個鰭片27包含主要鰭片30與複數個相鄰鰭片32。再者，每個鰭片26具有端34、端36與在兩端之間的中央部38。在實施例中，形成鰭片26的半導體材料層28是來自SOI基板16的頂部矽層。對於此實施例，移除鰭片26周圍的頂部矽層28造成暴露部分的包埋氧化物層40，例如二氧化矽。可遮罩與蝕刻所述頂部矽層28而產生所述鰭片26。在實施例中，每一個鰭片26的高度為30奈米(30 nm)與寬度10奈米(10 nm)，鰭片26彼此間隔為30奈米(30 nm)。
    在製備多個鰭片26之後，進行進一步的處理。特別地，移除相鄰鰭片32的中央部38。在第2圖所示的實施例中，遮罩42或遮罩可用於覆蓋鰭片26的端34與36以及主要鰭片30的中央部38。在遮罩42鋪設於鰭片26之後，相鄰鰭片32的未覆蓋的中央部38被蝕刻且移除。參閱第3圖，可見所述相鄰鰭片32的中央部38已被移除。因此，相鄰鰭片32的端34與端36以及完整的主要鰭片30保留用於後續製程。在所示的實施例中，已通過遮罩與蝕刻製程，移除相鄰鰭片32的中央部38。
    鰭片結構(包括主要鰭片30與相鄰鰭片32的端34及36)產生完成，第4圖討論端34及36的後續處理，第4圖是稍後處理步驟之後，沿著第3圖線4-4的橫切面圖。應注意到，當第4圖說明端34時，端36會進行相同的處理步驟。第5圖是討論主要鰭片30的中央部38的處理，第5圖是稍後的處理之後第3圖中沿著線5-5的橫切面。
    雖然可進行其他製造步驟或次製程，但是第4圖與第5圖所示的方法是藉由從端34形成傳導路徑44，通過主要鰭片30至端36(未圖示)而繼續。在第4圖與第5圖所示的實施例中，可見藉由合併所述端34(與端36)之金屬矽化物46形成所述傳導路徑44。
    參閱第6圖，可在鰭片26上先沈積磊晶層48，產生鰭片26(無論主要鰭片30或端34或端36)上的金屬矽化物46。特別地，根據一個實施例，所述磊晶層48非等向性形成高度與寬度約15至20奈米(15-20 nm)。在彼此相距30奈米(30 nm)的端34與36，此磊晶成長造成近端鰭片26變得合併，如第4圖所示。取決於所要的結果，沈積磊晶層48的方法可造成未摻雜、P-摻雜、N-摻雜或部分P-摻雜與部分N-摻雜的矽。
    在沈積磊晶層48之後，進行適當的矽化製程，產生第4圖與第5圖所示的金屬矽化物46。例如，矽化物形成金屬層(未圖示)沈積在鰭片26的表面上。例如，可藉由濺鍍厚度約5至50奈米(5-50 nm)沈積所述矽化物形成金屬，較佳是厚度約20奈米(20 nm)。而後，例如藉由快速熱退火，加熱所述鰭片結構，形成金屬矽化物46。例如，矽化物形成金屬可為鈷、鎳、錸、釕或鈀或其合金。任何矽化物形成金屬不與暴露的矽接觸(亦即氧化物層40上的金屬)，在加熱過程中不反應，因而不會形成矽化物。可藉由濕蝕刻或任何適合的程序，移除此過多的金屬。在矽化物製程期間，矽化物的形成消耗所述磊晶層48。
    在一些實施例中，可產生金屬矽化物46，而沒有磊晶層48的中間物形成。如果此製程在端34與36上進行，則它們不會合併。如第7圖所示，直接對形成鰭片26的矽層28進行矽化物製程。在第7圖中，矽化物製程已經消耗一部分形成鰭片26的矽層28。由此結果可知，如果沒有沈積磊晶層48，端34與36如何不會合併。再者，第7圖說明經由矽化物製程以及經由磊晶層48的非使用或使用與選擇厚度，如何控制鰭片26中金屬矽化物46與矽28的比例。
    再者，可選擇性沈積所述磊晶層48。例如，在一些實施例中，在鰭片26的端34與36以及主要鰭片30的中央部38被矽化之前，所述磊晶層48僅沈積在鰭片的端34與36上。對於這些實施例，合併的端34與36具有增加的電流攜帶容量，而主要鰭片30的中央部38上的傳導路徑44最薄，約10奈米(10 nm)，並且具有降低的電流攜帶容量。
    在其他實施例中，磊晶層48可沈積在鰭片26的端34與36上以及主要鰭片30的中央部上。對於這些實施例，端34與36的電流攜帶容量增加，以及主要鰭片30的中央部38上傳導路徑44的電流攜帶容量增加，但仍實質小於端34與36的電流攜帶能力。或者，在鰭片26的端34與36以及主要鰭片30的中央部38矽化之前，磊晶層48僅形成在主要鰭片30的中央部38上。如上所述，在此實施例中，端34與36不合併，而主要鰭片30的端34與端36的傳導路徑的電流攜帶容量可小於主要鰭片30的中央部38上傳導路徑44的電流攜帶容量。
    在任何狀況中，形成理想設計的傳導路徑44從端34至端36通過所述主要鰭片30。雖然接著可進行其他製造步驟或次製程，但這範例的進行是在端34與36增加傳導桿50。參閱第4圖，可見傳導桿50位在端34上的傳導路徑44上，並且電連接至端34上的傳導路徑44。同樣地，傳導桿50位在端36(未圖示)上的傳導路徑44上。在實施例中，各個傳導桿50是鎢，且具有高度約500奈米(500 nm)。參閱第5圖，可看出沒有傳導桿位在主要鰭片30的中央部38上。
    接著可進行其他製程步驟或次製程，在第4圖與第5圖的實施例中，介電材料52形成在端34與36上的傳導桿50上方以及在金屬矽化物46上方通過主要鰭片30的中央部38。在實施例中，介電材料52在傳導桿50上方，具有高度約150奈米(150 nm)(以及在主要鰭片30的中央部38上的矽化物46上方，具有高度約650奈米(650 nm))。為了提供電連接至傳導路徑44，在介電材料52中形成孔洞54。特別地，如第4圖所示，蝕刻各傳導桿50上的介電材料52，形成至少一個孔洞54。而後，以傳導栓56填充各個孔洞54。在實施例中，各個傳導栓56是鎢，並且具有高度約150奈米(150 nm)。在形成所述傳導栓56之後，金屬層58產生，且位置係選擇性電接觸傳導栓56。如第4圖所示，所述金屬層58的高度約為80奈米(80 nm)。
    參閱第8圖，可看出端34上方的金屬層58電連接至編程裝置20。再者，端36上方的所述金屬層58電連接至地60。因此，電路徑的形成從編程裝置20通過金屬層58、傳導栓56、傳導桿50、端34的金屬矽化物46、通過主要鰭片30的中央部38上的金屬矽化物46、通過端36的金屬矽化物46、通過傳導桿50、通過傳導栓56、通過金屬層58至地60。
    根據此配置，組構成選擇性導引編程電流至傳導路徑44的編程裝置20可造成通過主要鰭片30的傳導路徑44結構改變。特別地，編程裝置20可發出小於約10毫安培(10 mA)的電流，或是在一些實施例中，發出小於約1毫安培(1 mA)的電流，足以造成主要鰭片30的中央部38上的金屬矽化物46結塊且自其掉落，如第9圖所示。因此，所述傳導路徑44開啟，通過所述傳導路徑44的阻抗明顯增加，例如增加至超過一兆奧姆(1 MOhm)。再者，在第10圖所示的實施例中，除了金屬矽化物46中的物理變化之外，編程電流造成主要鰭片30的中央部38的矽材料28的破壞或消耗。
    參閱第1圖，可用一般處理器、內容可定址記憶體、數位信號處理器、應用特定積體電路、場可編程閘陣列、任何合適的可編程邏輯設備、分離閘極或電晶體邏輯、分離硬體元件，或任何其組合實施或進行編程裝置20，設計成進行本發明描述的功能。在這方面，處理器可以是微處理器、控制器、微控制器或狀態機器。處理器也可實施為計算裝置的組合，例如數位信號處理器與微處理器的組合、複數個微處理器、一個或多個微處理器結合數位信號處理器核心，或是任何其他組構。
    半導體裝置10可包含或合併耦合至陣列12的電壓產生器22。可通過編程裝置20控制電壓產生器22。電壓產生器22適合組構成產生用於結合編程陣列12中所述鰭片基礎熔絲所需的電壓。例如，電壓產生器22可包含或利用一個或多個電荷幫浦、一或多個分壓器電路以及/或一個或多個不同電壓源。電壓產生器22可設計成提供任何數量固定的、可變的與/或動態可調整的電壓信號(包含接地電位)。此外，電壓產生器22可設計成讓陣列12的節點或終端處於浮接狀態，亦即無電壓。
    對於給定的鰭片基礎熔絲14，編程裝置20與電壓產生器22初始在傳導路徑44產生無編程電流，達到低阻抗/高電流狀態。為了達到高阻抗/低電流狀態，編程裝置20與電壓產生器22導引傳導路徑44的編程電流，足以物理性改變通過主要鰭片30的中央部38形成傳導路徑44的金屬矽化物46。
    由於通過主要鰭片30的中央部38形成傳導路徑44的金屬矽化物46具有小寬度與低電流攜帶容量，所以不需要大的編程電流燒斷在主要鰭片30的中央部38的熔絲。實際上，在實施例中，足以燒斷鰭片基礎熔絲14的編程電流具有正電壓，對應於或小於與鰭片基礎熔絲合作的電晶體基礎裝置的供應電壓。因此，不需要熔絲特定性的電壓源。
    如上所述，可控制磊晶層48的沈積，造成未摻雜、P-摻雜、N-摻雜或部分P-摻雜與部分N-摻雜的矽。對於P-摻雜矽或N-摻雜矽，在熔絲燒斷之後(相比於未摻雜矽)，有相對較低阻抗的路徑通過主要鰭片30的中央部38。由於未燒斷熔絲與燒斷的熔絲之間必須有足夠的阻抗改變，所以P-摻雜矽或N-摻雜矽的使用可能會不理想。然而，可想像到可最佳化阻抗改變，用於使用此種矽。
    在主要鰭片30具有部分P-摻雜與部分N-摻雜矽的例子中，單晶矽NP二極體會因為金屬矽化物46結塊而燒斷熔絲。此二極體會限制N+側的電流具有正偏壓，而當偏壓在相反方向時，使得電流流動。例如，施加正偏壓至N+側會造成非常高的阻抗，而施加正偏壓至P+側會造成低阻抗，在矽化物被破壞之後，產生現有的P/N二極體結構。在製造方法中，用先遮罩一半的主要鰭片30的已知方法，使用摻雜的磊晶製程產生N型半部，可產生部分P摻雜與部分N摻雜的矽。而後，所述N型半部被遮罩，另半部未被遮罩用於P型磊晶成長。在矽化製程之前，進行這些步驟。
    雖然前述具體實施例中已經描述至少一個實施例，應理解仍有許多變化存在。本發明中描述的實施例並非以任何方式限制本發明申請專利範圍目標的範圍、應用或組構。而是前述詳細說明提供本領域技術人員更方便理解與實施本發明的實施例。應理解元件的功能與配置有各種變化，而不脫離申請專利範圍中定義的範圍，包含本發明申請時已知的均等物與可預見的均等物。
    12‧‧‧陣列
    14‧‧‧鰭片基礎熔絲
    16‧‧‧半導體基板
    18‧‧‧電晶體基礎裝置
    20‧‧‧編程裝置
    22‧‧‧電壓產生器
    24‧‧‧熔絲選擇與控制元件
    26‧‧‧鰭片
    28‧‧‧半導體材料層、矽層
    30‧‧‧主要鰭片
    32‧‧‧相鄰鰭片
    34、36‧‧‧端
    38‧‧‧中央部
    40‧‧‧氧化物層
    42‧‧‧遮罩
    44‧‧‧傳導路徑
    46‧‧‧金屬矽化物
    48‧‧‧磊晶層
    50‧‧‧傳導桿
    52‧‧‧介電材料
    54‧‧‧孔洞
    56‧‧‧傳導栓
    58‧‧‧金屬層
    60‧‧‧地
    可通過具體實施方式與申請專利範圍以及以下附圖，得以更完全瞭解本發明，其中附圖中相同的元件符號是指相同的元件。
    第1圖是概示方塊圖，說明包含鰭片基礎熔絲陣列的半導體裝置。
    第2圖是透視圖，說明在第1圖陣列中使用的鰭片基礎熔絲形成過程中的半導體材料。
    第3圖是在進一步處理產生使用在第1圖陣列中的鰭片基礎熔絲之後的第2圖之半導體材料透視圖。
    第4圖是沿著第3圖的線4-4的橫切面圖，說明在製造第1圖陣列中使用的鰭片基礎熔絲過程中，在所述鰭片端處的進一步處理。
    第5圖是沿著第3圖的線5-5的橫切面圖，說明在製造第1圖陣列中使用的鰭片基礎熔絲過程中，在主要鰭片中央部的進一步處理。
    第6圖是鰭片的橫切面圖，說明製造第1圖陣列中使用的鰭片基礎熔絲的實施例。
    第7圖是鰭片的橫切面圖，說明製造第1圖陣列中使用的鰭片基礎熔絲的實施例。
    第8圖是概示方塊圖，說明鰭片基礎熔絲與編程裝置的電連接。
    第9圖與第10圖是在熔絲被編程電流燒斷之後，鰭片基礎熔絲的主要鰭片的透視圖。
    12‧‧‧陣列
    14‧‧‧鰭片基礎熔絲
    16‧‧‧半導體基板
    18‧‧‧電晶體基礎裝置
    20‧‧‧編程裝置
    22‧‧‧電壓產生器
    24‧‧‧熔絲選擇與控制元件
    权利要求:
    Claims (20)
    [1] 一種製造積體電路的方法，該積體電路包含鰭片基礎熔絲，該方法包括：從半導體材料層產生鰭片，其中，該鰭片具有第一端與第二端；在該鰭片上，從該第一端至該第二端形成傳導路徑；以及電連接該傳導路徑至編程裝置，該編程裝置可選擇性導引編程電流通過該傳導路徑，造成該傳導路徑中的結構改變，以增加通過該傳導路徑的阻抗。
    [2] 如申請專利範圍第1項所述的方法，其中，形成包括矽化該鰭片，以產生建立該傳導路徑的金屬矽化物。
    [3] 如申請專利範圍第1項所述的方法，其中，形成包括：在該鰭片上成長磊晶層；以及矽化該磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [4] 如申請專利範圍第3項所述的方法，其中，由於該成長步驟，該鰭片被部分P-摻雜與部分N-摻雜，以及其中在該傳導路徑結構改變之後，該鰭片經組構作為二極體。
    [5] 如申請專利範圍第1項所述的方法，其中，該編程裝置組構成導引該編程電流通過該傳導路徑，以開啟該傳導路徑。
    [6] 如申請專利範圍第1項所述的方法，其中，該編程裝置組構成導引該編程電流通過該傳導路徑，以開啟該傳導路徑以及消耗部分的該鰭片。
    [7] 如申請專利範圍第1項所述的方法，其中，該編程裝置組構成導引小於約10毫安培的該編程電流通過該傳導路徑。
    [8] 如申請專利範圍第1項所述的方法，其中，該鰭片係主要鰭片，以及其中產生包括：從該半導體材料層建構相鄰鰭片，其中，各個相鄰鰭片包括第一端、中央部與第二端；遮罩該主要鰭片、各個相鄰鰭片的該第一端以及各個相鄰鰭片的該第二端；以及蝕刻各個相鄰鰭片的該中央部。
    [9] 如申請專利範圍第8項所述的方法，其中，形成包括矽化該主要鰭片、各個相鄰鰭片的該第一端以及各個相鄰鰭片的該第二端，以產生建立該傳導路徑的金屬矽化物。
    [10] 如申請專利範圍第8項所述的方法，其中，形成包括：在該主要鰭片上、各個相鄰鰭片的該第一端上以及各個相鄰鰭片的該第二端上成長磊晶層，其中，該主要鰭片的該第一端與各個相鄰鰭片的該第一端合併，以及其中該主要鰭片的該第二端與各個相鄰鰭片的該第二端合併；以及矽化該磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [11] 如申請專利範圍第8項所述的方法，其中，該主要鰭片具有中央部，以及其中形成包括：在該主要鰭片的該第一端上、各個相鄰鰭片的該第一端上、該主要鰭片的該第二端上以及在各個相鄰鰭片的該第二端上成長磊晶層，其中，該主要鰭片的該第一端與各個相鄰鰭片的該第一端合併，以及其中該主要鰭片的該第二端與各個相鄰鰭片的該第二端合併；以及矽化該主要鰭片的該中央部與各個磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [12] 如申請專利範圍第1項所述的方法，其中，電連接包括：定位第一傳導桿於該鰭片的該第一端上方的該傳導路徑上；將至少一個第一傳導栓接觸該第一傳導桿；以及將第一金屬層互連至該至少一個第一傳導栓以及至該編程裝置，使得該編程裝置導引該編程電流通過該第一金屬層、通過該至少一個第一傳導栓以及通過該第一傳導桿至該傳導路徑。
    [13] 如申請專利範圍第12項所述的方法，復包括：定位第二傳導桿於該鰭片的該第二端上方的該傳導路徑上；將至少一個第二傳導栓接觸該第二傳導桿；以及將第二金屬層互連至該至少一個第二傳導栓以及將該第二金屬層接地。
    [14] 一種製造積體電路的方法，該積體電路具有鰭片基礎熔絲，該方法包括：從本質半導體材料層產生複數個鰭片，其中，各個鰭片具有第一端、中央部與第二端；遮罩各個鰭片的該第一端、各個鰭片的該第二端以及所選擇鰭片的該中央部，以定義複數個未遮罩的中央部；蝕刻該未遮罩的中央部；在該所選擇的鰭片上，從其第一端至其第二端形成傳導路徑；電連接該傳導路徑至編程裝置，該編程裝置可選擇性導引編程電流通過該傳導路徑，造成該傳導路徑中的結構改變，以包含通過該傳導路徑的阻抗。
    [15] 如申請專利範圍第14項所述的方法，復包括：成長磊晶層於各個鰭片的該第一端上以合併該第一端，以及成長該磊晶層於各個鰭片的該第二端上以合併該第二端；以及矽化所選擇的該鰭片的該中央部與該磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [16] 如申請專利範圍第14項所述的方法，復包括：成長磊晶層於各個鰭片的該第一端上以合併該第一端，成長該磊晶層於各個鰭片的該第二端上以合併該第二端，以及成長該磊晶層於所選的該鰭片的該中央部上；以及矽化該磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [17] 如申請專利範圍第14項所述的方法，復包括：成長磊晶層於所選擇的該鰭片的該中央部上；以及矽化該磊晶層，以產生建立該傳導路徑的金屬矽化物。
    [18] 如申請專利範圍第14項所述的方法，其中，電連接包括：定位第一傳導桿於該第一端上方的該傳導路徑上；將至少一個第一傳導栓接觸該第一傳導桿；以及將該至少一個第一傳導栓互連至該編程裝置。
    [19] 如申請專利範圍第14項所述的方法，復包括：定位第二傳導桿於該第二端上方的該傳導路徑上；將至少一個第二傳導栓接觸該第二傳導桿；以及將該至少一個第二傳導栓互連至地。
    [20] 一種具有鰭片基礎熔絲的積體電路，包括：高阻抗半導體鰭片，係具有第一端與第二端且小於約10 nm的寬度；傳導路徑，係從該鰭片的該第一端至該鰭片的該第二端，其中，該傳導路徑係由金屬矽化物形成；複數個第一端鰭片部分，係相鄰於該鰭片的該第一端，其中，該金屬矽化物覆蓋且電連接該第一端部分至該鰭片的該第一端上的該傳導路徑；複數個第二端鰭片部分，係相鄰於該鰭片的該第二端，其中，該金屬矽化物覆蓋且電連接該第二端部分至該鰭片的該第二端上的該傳導路徑；第一傳導桿，係於該第一端上方的該傳導路徑上；第二傳導桿，係於該第二端上方的該傳導路徑上；至少一個第一傳導栓，係接觸該第一傳導桿；至少一個第二傳導栓，係接觸該第二傳導桿；第一金屬層，係連接至該至少一個第一傳導栓；編程裝置，係電連接至該第一金屬層並且組構成選擇性導引編程電流通過該傳導路徑，其中，該編程電流造成該鰭片上的該金屬矽化物中的結構改變，以增加通過該傳導路徑的阻抗；以及第二金屬層，係將該至少一個第二傳導栓接地。
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