• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一種製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法，其提供一半導體基材，其上具有複數個線形主動區域與位於該線形主動區域之間的線形溝槽隔離區域，該線形主動區域以及線形溝槽隔離區域係沿著一第一方向交替排列；在該半導體基材中形成沿著一第二方向延伸之埋入式字元線，該些埋入式字元線係與該些線形主動區域及該些線形溝槽隔離區域相交，該第一方向不垂直於該第二方向；在該半導體基材中形成沿著一第三方向延伸之埋入式位元線，該第三方向係垂直於該第二方向；以及於該些埋入式位元線之間的儲存節點位址上形成儲存節點。
    公开号:TW201304072A
    申请号:TW100146829
    申请日:2011-12-16
    公开日:2013-01-16
    发明作者:Kuo-Chen Wang
    申请人:Nanya Technology Corp；
    IPC主号:H01L27-00
    专利说明:
    製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
    本發明大體上與積體電路製作的領域相關。更特定言之，本發明係關於一種製作記憶體陣列(如一堆疊式動態隨機存取記憶體裝置之記憶體陣列)的方法。
    動態隨機存取記憶體(dynamic random access memory,DRAM)等電子儲存裝置一直以來都是用來保存資料的重要來源。習知的半導體DRAM一般會整合有電容與電晶體結構，其電容一般會根據其充電狀態來暫時性地儲存資料。一般而言，這類型的半導體記憶體通常需要大量密集、可輕易透過電性互連結構來進行存取的電容結構。
    上述電容與電晶體結構一般被稱為記憶胞(cell)。記憶胞會排列成記憶體陣列形式。而該些記憶胞會藉由一字元線(word line)與一位元線(digit line)來定址，其中一者定址該記憶胞的行位(column)，而另一者則定址該記憶胞的列位(row)。
    近來業界有很多關於埋入式字元線記憶胞陣列電晶體的研究，其結構中的字元線會埋入半導體基材的頂面下，並使用金屬作為閘極導體。在這類記憶體裝置中，其位元線通常會製作在半導體基材的表面，因此會需要額外的儲存節點接觸結構(node contact)或「胞接觸結構」來作為半導體基材的儲存節點與主動區域之間的互連結構。
    然而，上述儲存節點接觸結構的製程涉及了數道複雜的步驟。再者，當積體電路設計的密度變高，要將陣列中的位元線與鄰近的胞接觸結構隔開會變得更為困難，故容易造成胞接觸結構與位元線之間或是胞接觸結構彼此間的短路。
    本發明的目的之一即在於提供一種製作記憶體陣列的改良方法，以解決上述先前技術的問題與缺點。
    根據本發明一實施例，其揭露了一種製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法，該方法中提供了一半導體基材，其上具有複數個線形主動區域與位於該複數個線形主動區域之間的線形溝槽隔離區域，其中該複數個線形主動區域以及複數個線形溝槽隔離區域係沿著一第一方向交替排列；在該半導體基材中形成複數條沿著一第二方向延伸之埋入式字元線，該些埋入式字元線係與該些線形主動區域及該些線形溝槽隔離區域相交，其中該第一方向不垂直於該第二方向；在該半導體基材中形成複數條沿著一第三方向延伸之埋入式位元線，其中該第三方向係垂直於該第二方向；以及於該些埋入式位元線之間的複數個儲存節點位址上形成複數個儲存節點。
    形成上述半導體基材中沿一第三方向延伸的埋入式位元線的步驟可包含於該半導體基材中凹蝕出複數條線形埋入式位元線溝槽；於該半導體基材上毯覆沈積一襯裏層；去除位於該些線形埋入式位元線溝槽與該些線形主動區域交叉處的部分該襯裏層；在該些線形埋入式位元線溝槽內沈積一導電層；以及以一介電蓋層覆蓋該導電層。
    無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
    現在文中將對本發明的實施例其隨附圖示中所描繪的例子作細節說明。然，其並要將該些實施例限定在後文中將描述的實施方式，且文中的實施方式係提出來讓閱者能輕易並完整地瞭解本發明之範疇與精神。在圖示中，某些層結構與區域的厚度會為了清楚之故而被誇大具示。
    現在請參照第1A、1B及1C圖。第1A圖為根據本發明實施例在形成一行埋入式字元線(buried word line,BWL)後一記憶體裝置的記憶體陣列線路佈局的頂示意圖。第1B與1C圖則分別為沿該第1A圖中線I-I’與II-II’所作的截面示意圖。首先，發明中會提供矽晶圓等半導體基材10(如一矽塊材)。該基材10之上可形成一接墊層(如氧化矽或氮化矽，圖中未示出)。而該基材10中則形成複數個連續的線形主動區域12。如第1A與1C圖所示，該複數個線形主動區域12之間係具有複數個淺溝槽隔離(shallow trench isolation,STI)結構14來使該線型主動區域12彼此隔離。淺溝槽隔離結構14的形成是該領域中已習知之技藝。舉例言之，可使用習知的微影製程來將一光阻圖形形成在該基材10上，其定義出要蝕入基材10中的線形溝槽圖形。之後使用該光阻圖形作為硬遮罩來進行一乾蝕刻製程來蝕刻基材10以形成複數個溝槽。該些溝槽之後會被填入氧化矽等絕緣材質。
    在淺溝槽隔離結構14以及主動區域12形成後，基材上會製作出複數行線形的埋入式字元線16。如第1A圖中可看到的，各行的線形埋入式字元線16會延著一參考軸y延伸並以θ角與上述交替排列的主動區域12及線型淺溝槽隔離結構14相交，其中該θ角以介於15°至60°之間為佳，但並未加以限定。如此沿著每條線型主動區域12上會交替地定義有複數個AA平台區域12’。從第1B圖中最可清楚地看到，每條埋入式字元線16會嵌入一字元線溝槽160的下方部位。上述每條埋入式字元線16可由導體162構成，其可能包含單一的金屬層、金屬化合物或導電材料之層結構等。導體162會為一加襯在字元線溝槽160下表面上的絕緣層164以及一蓋層166所包覆。蓋層166具有一頂面與基材10的頂面10a齊平。
    舉例來說，導體162可以任一從氮化鈦(TiN)、鈦/氮化鈦(Ti/TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、鈦氮矽化合物(TiSiN)、鉭氮矽化合物(TaSiN)、鎢氮矽化合物(WSiN)等材質或其組合中選出的材質來形成。該導體162可使用化學氣相沈積(CVD)或原子層沈積法(ALD)來形成，並可於導體162沈積後進行一蝕刻製程來使埋入式字元線16凹進基材10中。
    現在請參照第2A、2B及2C圖。第2A圖為根據本發明實施例在埋入式位元線(buried digit line,BDL)溝槽形成後一記憶體裝置的記憶陣列線路佈局之頂示意圖。第2B與2C圖則分別為沿著該第2A圖中線I-I’與II-II’所作之截面示意圖。如第2A圖所示，基材10的頂面10a上會形成有複數列埋入式位元線溝槽22並凹入其中。各列的埋入式位元線溝槽22會沿著參考軸x延伸並以非90°的角度與交替排列的線形主動區域12與線形淺溝槽隔離結構交會。如第2B圖所示，每條蝕刻後的埋入式位元線溝槽22的深度都會被控制，使得該些埋入式字元線16的導體162不會裸露出來。在第2A圖中，儲存節點會形成並座落對應的SN位址處(其在圖中標示為SN並以虛線所圍之圓形來代表)，其大致為兩埋入式位元線溝槽22之間裸露的主動區域。
    請參照第3A、3B及3C圖。第3A圖為根據本發明實施例以毯覆方式在基材上方形成一層襯裏層後一記憶體裝置的記憶陣列線路佈局之頂示意圖。第3B與3C圖則分別為沿著該第2A圖中線I-I’與II-II’所作之截面示意圖。如第3A圖所示，基材10上方會以毯覆方式沈積一層薄氮化矽襯裏層26。氮化矽襯裡層26可使用CVD或ALD方法來沈積。如第3C圖中可看到的，氮化矽襯裏層26可沈積在埋入式位元線溝槽22中但不完全填滿埋入式位元線溝槽22。氮化矽襯裏層26會順勢覆蓋在突出的淺溝槽隔離結構14以及主動區域12的頂面上。
    請參照第4A、4B及4C圖。第4A圖為根據本發明實施例在儲存節點的接觸窗結構形成後一記憶體裝置的記憶陣列線路佈局之頂示意圖。第4B與4C圖則分別為沿第4A圖中線I-I’與II-II’所作之截面示意圖。如第4A與4B圖所示，基材10上形成有一圖形化光阻30。圖形化光阻30具有一行線形的開口32，其裸露出線形埋入式字元線16之間該些線形區域中部分的氮化矽襯裏層26。該些開口32與SN位址重疊。上述的圖形化光阻層30可使用一切割後的光罩以及習知的微影製程來形成。圖形化光阻30層結構會被用來作為一硬遮罩，以蝕刻該些裸露出的氮化矽襯裏層26並將之從線形開口32中移除，因而裸露出該些SN位址上的主動區域12，而基材面的其他部位則保持為氮化矽襯裏層26所覆蓋。如第4C圖中可看到的，裸露出的氮化矽襯裏層26可以非等向性蝕刻方式處理以在向上突出的淺溝槽隔離結構14的兩旁側壁上留下氮化矽間隙壁26a結構。
    請參照第5A、5B及5C圖。第5A圖為根據本發明實施例在埋入式位元線與蓋層形成後一記憶體裝置的記憶陣列線路佈局之頂示意圖。第5B與5C圖則分別為沿著該第5A圖中線I-I’與II-II’所作之截面示意圖。如第5A-5C圖所示，基材10上方會沈積一層導電層(未示出)。導電層可包含但未限定於以多晶矽、氮化鈦(TiN)、鈦/氮化鈦(Ti/TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、鈦氮矽化合物(TiSiN)、鉭氮矽化合物(TaSiN)、鎢氮矽化合物(WSiN)等材質或其組合中選出的材質來形成。埋入式位元線溝槽22中係填有該導電層。該導電層之後會受蝕以凹入該埋入式位元線溝槽22中，因以形成埋入式位元線50。之後，介電蓋層52(亦稱作「埋入式位元線蓋體」或BDL蓋體)會用來隔絕該凹入的埋入式位元線50。舉例來說，為了形成介電蓋層52，本發明中會進行一介電層(未示出)的毯覆式沈積步驟。該沈積在基材10上的介電層會受到化學機械研磨等平坦化處理來去除位在埋入式位元線溝槽22外的介電層。
    就此點而言，如第5C圖中最可清楚地看到，介電蓋層52的頂面係大致與基材10的頂面10a齊平，呈現出一大致平坦的表面。介電蓋層52最好以不同於氮化矽襯裏層26之材質來形成，以使接下來儲存節點(SN)製程中的蝕刻步驟對介電蓋層52而言較有選擇性，而對氮化矽襯裏層26而言較不具選擇性。如此，用於儲存節點的接觸區域可藉由儲存節點(SN)蝕刻後裸露出AA平台區域12’的側壁而增加。
    請參照第6A～6C圖及第7圖。第6A圖為根據本發明實施例上述儲存節點形成後一記憶體裝置的記憶陣列線路佈局之頂示意圖。第6B與6C圖則分別為沿著該第6A圖中線III-III’與IV-IV’所作之截面示意圖。第7圖為一立體示意圖，其表示出根據本發明實施例一記憶體裝置部分的記憶體陣列。
    如第6A～6C圖所示，在埋入式位元線50以及介電蓋層52形成後，基材10上方會沈積有一層絕緣層62(如氧化矽)。之後絕緣層62上會蝕出開口。該每個開口會裸露出沿著線形主動區域12的SN位址部分。之後該些開口中會沈積多晶矽或金屬等導電材質以形成儲存節點64。
    綜上所述，使用本發明的好處在於可省去形成儲存節點接觸結構(或「記憶胞接觸結構」)的製程步驟來簡化製作流程。省去胞接觸結構亦可避免潛在的胞接觸結構到位元線之間或是胞接觸結構/胞接觸結構之間等短路問題，故能為下一世代的記憶胞製作帶來更多好處。此外，因位元線的埋入式設計而平坦化的基材面可增加用於該些儲存節點的AA平台區域。
    本領域之技藝人士將可輕易瞭解到在維持本發明教示之前提下，本發明之元件與方法可加以修改或變形成多種態樣。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10．．．基材
    10a．．．頂面
    12．．．主動區域
    12’．．．平台區域
    14．．．溝槽隔離結構
    16．．．字元線
    22．．．位元線溝槽
    26．．．襯裏層
    26a．．．間隙壁
    30．．．光阻
    32．．．開口
    50．．．位元線
    52．．．介電蓋層
    62．．．絕緣層
    64．．．儲存節點
    160．．．字元線溝槽
    162．．．導體
    164．．．絕緣層
    166．．．蓋層
    本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。
    第1～6圖為根據本發明實施例一系列的示意圖，其描繪出一內部整合有埋入式位元線與埋入式字元線的記憶體陣列的記憶體裝置製作方法，其中：
    第1A～6A圖為根據本發明實施例在不同製作階段中記憶體裝置的記憶體陣列線路佈局的頂示意圖；
    第1B～5B圖及第1C～5C圖分別為沿著該第1A～5A圖所描繪線路佈局中的線I-I’與II-II’所作之截面示意圖；
    第6B與6C圖分別為沿著該第6A圖所描繪線路佈局中的線III-III’與IV-IV’所作之截面示意圖；
    第7圖為一立體示意圖，其表示出根據本發明實施例一記憶體裝置部分的記憶體陣列。
    須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同的實施例中對應或類似的特徵。
    10．．．基材
    10a．．．頂面
    12．．．主動區域
    12’．．．平台區域
    14．．．溝槽隔離結構
    16．．．字元線
    22．．．位元線溝槽
    权利要求:
    Claims (14)
    [1] 一種記憶體陣列之製作方法，包含有：提供一半導體基材，其上具有複數個線形的主動區域以及位於該複數個線形主動區域之間的線形溝槽隔離區域，其中該複數個線形主動區域以及複數個線形溝槽隔離區域係沿著一第一方向交替排列；在該半導體基材中形成複數條沿著一第二方向延伸之埋入式字元線，該些埋入式字元線係與該些線形主動區域及該些線形溝槽隔離區域相交，其中該第一方向不垂直於該第二方向；在該半導體基材中形成複數條沿著一第三方向延伸之埋入式位元線，其中該第三方向係垂直於該第二方向；以及於該些埋入式位元線之間的複數個儲存節點位址上形成複數個儲存節點。
    [2] 如申請專利範圍第1項所述之記憶體陣列之製作方法，其中前述於該半導體基材中形成複數條沿著該第三方向延伸之埋入式位元線之步驟係包含有：於該半導體基材中凹蝕出複數條線形埋入式位元線溝槽；於該半導體基材上毯覆沈積一襯裏層；去除位於該些線形埋入式位元線溝槽與該些線形主動區域交叉處的部分該襯裏層；在該些線形埋入式位元線溝槽內沈積一導電層；以及以一介電蓋層覆蓋該導電層。
    [3] 如申請專利範圍第2項所述之記憶體陣列之製作方法，其中該些線形埋入式位元線溝槽不會裸露出該些埋入式字元線。
    [4] 如申請專利範圍第2項所述之記憶體陣列之製作方法，其中該襯裏層係為氮化矽襯裏層。
    [5] 如申請專利範圍第4項所述之記憶體陣列之製作方法，其中該介電蓋層與該襯裏層係由不同材料構成。
    [6] 如申請專利範圍第2項所述之記憶體陣列之製作方法，其中該襯裏層係順勢覆蓋該些線形埋入式位元線溝槽的底部及側壁。
    [7] 如申請專利範圍第2項所述之記憶體陣列之製作方法，其中在去除部分的該襯裏層之後，繼續於該些線形埋入式位元線溝槽內的該些線形溝槽隔離區域的側壁上形成間隙壁。
    [8] 如申請專利範圍第1項所述之記憶體陣列之製作方法，其中該些埋入式字元線係以銳角θ與該些線形主動區域及該些線形溝槽隔離區域相交。
    [9] 如申請專利範圍第8項所述之記憶體陣列之製作方法，其中該銳角θ係介於15°～60°之間。
    [10] 如申請專利範圍第1項所述之記憶體陣列之製作方法，其中該些儲存節點位址係為該些線形主動區域的裸露面。
    [11] 一種記憶體陣列，包含有：一半導體基材，其上具有複數個線形的主動區域以及位於該複數個線形主動區域之間的線形溝槽隔離區域，其中該複數個線形主動區域以及複數個線形溝槽隔離區域係沿著一第一方向交替排列；複數條埋入式字元線，其位於該半導體基材中且沿著一第二方向延伸，該些埋入式字元線係與該些線形主動區域及該些線形溝槽隔離區域相交，其中該第一方向不垂直於該第二方向；複數條埋入式位元線，其位於該半導體基材中且沿著一第三方向延伸，其中該第三方向係垂直於該第二方向；以及複數個儲存節點，其位於該些埋入式位元線之間的複數個儲存節點位址。
    [12] 如申請專利範圍第11項所述之記憶體陣列，其中該些埋入式字元線係以銳角θ與該些線形主動區域及該些線形溝槽隔離區域相交。
    [13] 如申請專利範圍第11項所述之記憶體陣列，其中該銳角θ係介於15°～60°之間。
    [14] 如申請專利範圍第11項所述之記憶體陣列，其中該些儲存節點位址係為該些線形主動區域的裸露面。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI471981B|2015-02-01|製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
    TWI615921B|2018-02-21|記憶體陣列中具有共平面數位線接觸結構及儲存節點接觸結構的半導體記憶體元件及其製作方法
    TWI621245B|2018-04-11|具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
    US7582925B2|2009-09-01|Integrated circuit devices including insulating support layers
    US7078292B2|2006-07-18|Storage node contact forming method and structure for use in semiconductor memory
    US7807582B2|2010-10-05|Method of forming contacts for a memory device
    JP2008113005A|2008-05-15|集積半導体構造の製造方法
    US9741611B2|2017-08-22|Method of forming semiconductor device including protrusion type isolation layer
    JP2006216649A|2006-08-17|半導体装置及びその製造方法
    JP2012084738A|2012-04-26|半導体装置及びその製造方法、並びにデータ処理システム
    US20120217576A1|2012-08-30|Semiconductor device and method for forming the same
    US8247304B2|2012-08-21|Method of manufacturing semiconductor device having capacitor under bit line structure
    US7449382B2|2008-11-11|Memory device and fabrication method thereof
    KR20020073268A|2002-09-23|반도체 장치 및 그 제조 방법
    TWI727408B|2021-05-11|整合式晶片及其形成方法
    CN212570997U|2021-02-19|半导体存储器件
    US20070023813A1|2007-02-01|Semiconductor device having upper electrode and method of fabricating the same
    CN111584489A|2020-08-25|半导体存储器件与其制作方法
    JP2004031886A|2004-01-29|コンタクトの製造方法
    US8399319B2|2013-03-19|Semiconductor device and method for manufacturing the same
    US8883622B2|2014-11-11|Method of fabricating and semiconductor memory device using the same
    US20190181222A1|2019-06-13|Semiconductor memory structure and method for preparing the same
    TWI497649B|2015-08-21|埋入式字元線結構及其製造方法
    TWI414058B|2013-11-01|埋入式字元線及其製造方法
    KR100985883B1|2010-10-08|4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
    同族专利:
    公开号 | 公开日
    TWI471981B|2015-02-01|
    US20130015551A1|2013-01-17|
    CN102881658A|2013-01-16|
    US8691680B2|2014-04-08|
    CN102881658B|2015-03-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI572010B|2015-03-25|2017-02-21|華亞科技股份有限公司|具埋藏式字元線的半導體元件|
    TWI602264B|2014-12-10|2017-10-11|華邦電子股份有限公司|動態隨機存取記憶體的主動區接觸窗及其製造方法|
    TWI658541B|2017-08-18|2019-05-01|華邦電子股份有限公司|動態隨機存取記憶體及其製造方法|US7285812B2|2004-09-02|2007-10-23|Micron Technology, Inc.|Vertical transistors|
    DE102005035641B4|2005-07-29|2010-11-25|Qimonda Ag|Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung|
    US7416943B2|2005-09-01|2008-08-26|Micron Technology, Inc.|Peripheral gate stacks and recessed array gates|
    US7638878B2|2006-04-13|2009-12-29|Micron Technology, Inc.|Devices and systems including the bit lines and bit line contacts|
    US7778073B2|2007-10-15|2010-08-17|Qimonda Ag|Integrated circuit having NAND memory cell strings|
    US7838928B2|2008-06-06|2010-11-23|Qimonda Ag|Word line to bit line spacing method and apparatus|
    US8294188B2|2008-10-16|2012-10-23|Qimonda Ag|4 F2 memory cell array|
    KR101119774B1|2009-08-11|2012-03-26|주식회사 하이닉스반도체|반도체 소자 및 그 형성방법|
    KR101669470B1|2009-10-14|2016-10-26|삼성전자주식회사|금속 실리사이드층을 포함하는 반도체 소자|
    US8236652B2|2009-11-30|2012-08-07|Hynix Semiconductor Inc.|Semiconductor device with buried bit lines and method for fabricating the same|
    KR101116353B1|2009-12-30|2012-03-09|주식회사 하이닉스반도체|수직셀을 구비한 반도체장치 및 그 제조 방법|
    KR101598834B1|2010-02-17|2016-03-02|삼성전자주식회사|콘택 플러그를 구비한 반도체 소자 및 그 제조 방법|
    US8609457B2|2011-05-03|2013-12-17|Globalfoundries Inc.|Semiconductor device with DRAM bit lines made from same material as gate electrodes in non-memory regions of the device, and methods of making same|US9401363B2|2011-08-23|2016-07-26|Micron Technology, Inc.|Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices|
    CN104934530B|2014-03-19|2018-09-21|中芯国际集成电路制造有限公司|一种半导体器件的制造方法|
    US9589962B2|2014-06-17|2017-03-07|Micron Technology, Inc.|Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias|
    US9859284B2|2016-01-21|2018-01-02|Micron Technology, Inc.|Semiconductor memory device having enlarged cell contact area and method of fabricating the same|
    US9881924B2|2016-05-11|2018-01-30|Micron Technology, Inc.|Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same|
    CN107818980B|2016-09-12|2019-07-05|联华电子股份有限公司|有源区域结构以及其形成方法|
    CN109037217B|2017-06-09|2021-05-18|华邦电子股份有限公司|存储器装置|
    TWI617007B|2017-06-09|2018-03-01|華邦電子股份有限公司|記憶體裝置|
    CN109979939B|2017-12-27|2021-09-28|长鑫存储技术有限公司|半导体存储器件结构及其制作方法|
    CN111640752B|2020-01-21|2021-12-17|福建省晋华集成电路有限公司|存储器及其形成方法|
    WO2022028156A1|2020-08-05|2022-02-10|长鑫存储技术有限公司|半导体结构及其制作方法|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/182,450|US8691680B2|2011-07-14|2011-07-14|Method for fabricating memory device with buried digit lines and buried word lines|
    [返回顶部]