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    • 专利摘要:
    提供包括閘控二極體及淺溝槽隔離(STI)二極體之二極體、製造方法及有關電路，其無至少一暈或口袋植入，藉此減小該二極體之電容。以此方式，該二極體可用於具有對負載電容敏感之效能的電路及其他器件中，同時仍獲得該二極體之效能特性。一閘控二極體之此等特性包括快速接通時間及高傳導性，從而使得該等閘控二極體很好地適合於作為一實例之靜電放電(ESD)保護電路。二極體包括一半導體基板，該半導體基板具有一井區域及該井區域上之絕緣層。一閘電極形成於該絕緣層之上。陽極區域及陰極區域提供於該井區域中。形成一P-N接面。在該二極體中阻擋至少一口袋植入以減小電容。
    公开号:TW201304013A
    申请号:TW101111560
    申请日:2012-03-30
    公开日:2013-01-16
    发明作者:Reza Jalilizeinali；Eugene R Worley；Evan Siansuri；Sreeker Dundigal
    申请人:Qualcomm Inc；
    IPC主号:H01L29-00
    专利说明:
    具有一受阻擋之口袋植入之二極體及使用該二極體之電路及方法
    本申請案之技術係關於淺溝槽隔離二極體及閘控二極體及其在電路及有關方法(包括保護電路、靜電放電(ESD)保護電路及高速或開關電路)中之用途。
    本申請案為2009年3月13日以WORLEY等人之名義申請的美國專利申請案第12/403,418號之部分接續申請案，該專利申請案之揭示內容以全文引用的方式明確地併入本文中。
    靜電放電(ESD)為積體電路(IC)中之主要可靠性問題。ESD為可誘發電路中之大電流的短暫電壓突波(負或正)。為了保護電路免受ESD突波損壞，保護方案試圖提供用於正ESD突波與負ESD突波兩者之放電路徑。習知二極體可用於ESD保護電路中以箝位正ESD突波及負ESD突波之電壓，以將電流分流且防止將過多電壓施加至受保護之電路。圖1說明在此方面的一習知ESD保護電路。如圖1中所說明，提供電壓軌道(Vdd)10及接地軌道(GND)12以對受保護之電路14供電。受保護之電路14可為任何類型之電路且以任何所要的形式提供。在此實例中，呈信號接腳16之形式的端子提供至受保護之電路14的信號路徑，以用於將資訊及/或控制提供至受保護之電路14。舉例而言，受保護之電路14可包括於積體電路(IC)中，其中信號接腳16為IC晶片上之外部可利用之接腳。
    習知ESD保護電路18可耦接於電壓軌道10與接地軌道12之間以保護受保護之電路14免受ESD突波。圖1中之例示性ESD保護電路18包括兩個習知二極體：正ESD突波二極體20及負ESD突波二極體22。正ESD突波二極體20與負ESD突波二極體22串聯耦接。正ESD突波二極體20將信號接腳16上之正電壓箝位至在電壓軌道10上方之一二極體壓降。負ESD突波二極體22將信號接腳16上之負電壓箝位至在接地軌道12下方之一二極體壓隆。正ESD突波二極體20之陰極(k)耦接至電壓軌道10。正ESD二極體20之陽極(a)在處於信號接腳16與受保護之電路14之間的信號路徑上的節點24處耦接至信號接腳16。負ESD突波二極體22之陰極(k)亦耦接至在自信號接腳16至受保護之電路14之信號路徑上的節點24。負ESD突波二極體22之陽極(a)耦接至接地軌道12。
    對於信號接腳16上之正ESD突波，正ESD突波二極體20將變得正向偏壓且將信號接腳16上之電壓箝位至在電壓軌道10上方之一二極體壓降，以保護受保護之電路14。來自此ESD突波之能量將在正向偏壓模式下經由正ESD突波二極體20傳導且分散至電壓軌道10中。可在電壓軌道10中實施(未圖示)適當ESD保護結構，以最終將正ESD突波耗散至接地軌道12。對於信號接腳16上之負ESD突波，類似地耗散突波。信號接腳16上之負ESD突波將負ESD突波二極體22置於正向偏壓模式下，因此提供相對於受保護之電路14的低阻抗路徑。來自負ESD突波之能量將耗散至接地軌道12中。
    因為歸因於較高電晶體計數而日益以系統單晶片(SOC)組態提供電路，所以在SOC技術中提供ESD保護變得日益重要。SOC技術可使用提供相對較薄的氧化物閘極介電質之場效電晶體(FET)。此等相對較薄的介電質易於由於來自ESD突波事件之過多電壓而受到破壞性的擊穿及損壞。另外，習知二極體(諸如，圖1中所提供之ESD突波二極體20、22)可能無法提供用於SOC技術中之ESD保護的足夠傳導。
    為了解決ESD保護中之此等缺點，且詳言之，對於SOC技術，已在ESD保護電路中提供淺溝槽隔離(STI)二極體。閘控二極體亦用於ESD保護電路中。已展示，閘控二極體之使用具有優越的每單位長度之傳導性以及接通速度(歸因於其載體之短暫路徑)。ESD保護電路之接通速度對於滿足電荷器件模型化(CDM)規範而言係重要的，其中在ESD事件期間，大量電流(例如，若干安培)可在非常小分率的時間(例如，小於一奈秒)中流動。然而，甚至在閘控二極體之此等優勢的情況下，STI二極體亦佔優勢地用於ESD保護電路中以用於高速電路。閘控二極體可能不可接受地降低效能。閘控二極體具有比STI二極體大的每單位擴散或有效長度之周邊電容。
    當將閘控二極體添加至受保護之電路時，閘控二極體中的增加之周邊電容增加了負載電容。增加之負載電容可負面地影響受保護之電路。舉例而言，增加之負載電容可降低受保護之電路的開關時間及頻率效能，此係因為歸因於ESD保護電路在R-C電路配置下耦接至受保護之電路，因此充電時間將增加。另外，由於插入ESD保護電路而提供的增加之電容可降低射頻(RF)組件(諸如，低雜訊放大器(LNA))之敏感性。然而，在ESD保護電路中使用具有較低電容的STI二極體亦具有取捨(相較於閘控二極體而言)。在ESD保護電路中使用STI二極體可導致受保護之電路(且尤其對於使用耦接至可見於大SOC晶片中之襯墊之薄氧化物閘氧化物介電器件的受保護之電路及有關處理程序)針對正突波與負突波兩者的低CDM電壓容差。
    為了保留效能，晶片製造商及客戶必須接受由於在ESD保護電路中使用STI二極體而提供之較低CDM電壓容差，此情形導致較大的與ESD有關之曝露及故障。因此，存在提供一種ESD保護電路之需要，該ESD保護電路展現優越的傳導性及接通時間以及低電容以便不會不利地影響受保護之電路之效能。
    提供一種二極體。該二極體包括一基板及藉由一第一摻雜劑摻雜之一第一摻雜區域。該第一摻雜區域位於該基板中，且並不具有一口袋植入，藉此減小區接面電容。該二極體亦包括在該基板中的藉由一第二摻雜劑摻雜之一第二摻雜區域，該第二摻雜劑具有與該第一摻雜劑之極性相反之一極性。該二極體進一步包括形成於該第一摻雜區域上之一第一矽化物部分。該二極體亦進一步包括形成於該第二摻雜區域上之一第二矽化物部分。
    提供一種製造一二極體之方法。該方法包括形成藉由一活性遮罩界定之淺溝槽隔離區域。該方法亦包括藉由一口袋植入遮罩阻擋一口袋植入，以便減小該二極體中之區接面電容。該方法進一步包括在形成該等淺溝槽隔離區域之後，植入藉由一第一植入遮罩界定之一第一摻雜區域。該方法亦進一步包括在形成該等淺溝槽隔離區域之後，植入藉由一第二植入遮罩界定之一第二摻雜區域。更進一步，該方法包括在該第一摻雜區域上沈積一第一矽化物部分，及在該第二摻雜區域上沈積一第二矽化物部分。
    提供一種用於製造一二極體之裝置。該裝置包括用於在一基板中建構一二極體之構件，及用於藉由一口袋植入遮罩阻擋一口袋植入以便減小該二極體中之區接面電容的構件。
    提供一種包括一二極體之靜電放電(ESD)保護積體電路。該二極體包括一基板及藉由一第一摻雜劑摻雜之一第一摻雜區域。該第一摻雜區域位於該基板中，且並不具有一口袋植入，以便減小區接面電容。該二極體亦包括在該基板中的藉由一第二摻雜劑摻雜之一第二摻雜區域，該第二摻雜劑具有與該第一摻雜劑之極性相反之一極性。該二極體進一步包括形成於該第一摻雜區域上之一第一矽化物部分。該二極體亦進一步包括形成於該第二摻雜區域上之一第二矽化物部分。該ESD保護電路亦具有耦接至該等二極體之一輸入接點，及經由該等二極體耦接至該輸入接點之一受保護之組件。
    提供一種製造一二極體之方法。該方法包括形成藉由一活性遮罩界定之淺溝槽隔離區域的步驟。該方法亦包括藉由一口袋植入遮罩阻擋一口袋植入以便減小該二極體中之區接面電容的步驟。該方法進一步包括在形成該等淺溝槽隔離區域之後植入藉由一第一植入遮罩界定之一第一摻雜區域的步驟。該方法亦包括在形成該等淺溝槽隔離區域之後植入藉由一第二植入遮罩界定之一第二摻雜區域的步驟。更進一步，該方法包括在該第一摻雜區域上沈積一第一矽化物部分之步驟及用於在該第二摻雜區域上沈積一第二矽化物部分之步驟。
    現參看諸圖式圖，描述本發明之若干例示性實施例。詞「例示性」在本文中用以意謂「充當實例、例子或說明」。本文中描述為「例示性」之任何實施例未必應解釋為較其他實施例較佳或有利。
    詳細描述中所揭示之態樣包括二極體(包括閘控二極體及淺溝槽隔離(STI)二極體)之實例、二極體之例示性製造方法及有關電路及方法。該等二極體實例皆具有受阻擋之至少一暈或口袋植入以減小區電容。該等二極體實例亦可以受阻擋之至少一輕微摻雜之汲極(LDD)植入為特徵。以此方式，該等二極體可用於具有對此電容敏感之效能但亦尋求閘控或STI二極體之效能特性的電路及其他電路應用中。閘控二極體之益處包括(但不限於)快速接通時間及高傳導性。STI二極體之益處包括(但不限於)減小之電容及RF組件之所得的增加之敏感性。
    LDD植入及口袋植入(亦被稱為暈植入)用於電晶體及二極體中以達成保護從而免於電場散佈至不當區中。在金屬氧化物半導體場效電晶體(MOSFET)中，包括LDD植入以增加操作電壓及長期可靠性。具體言之，LDD植入用以減小汲極處之電場以便減少至閘氧化物中之熱電子注入。暈或口袋植入用以減小汲極之靜電橫截面，使得汲極與源極之間的靜電耦合較小。否則，當MOSFET之閘極至源極電位處於關閉狀態下時，靜電汲極至源極耦合場將經由汲極誘發之障壁下降(DIBL)增加漏電流。由於MOSFET可為雙向的且由於處理程序約束，因此將LDD及暈植入應用於MOSFET閘極之兩側。因此，藉由在MOSFET中提供N型及P型暈植入，存在小得多的靜電橫截面，使得在源極或汲極端子處之電場散開，且並不強烈以致為MOSFET提供低漏電流。又，在汲極處經由應用LDD植入達成之場減小改良熱電子可靠性。
    在MOSFET之情況下，LDD植入解決潛在熱電子問題，且口袋植入減小汲極誘發之障壁下降(DIBL)。在一些MOSFET中，LDD植入及口袋植入受阻擋，從而導致無LDD植入或口袋植入之MOSFET。此MOSFET可導致在電晶體之通道中具有摻雜劑波動減小的電晶體，藉此減少電晶體失配。此MOSFET亦可使用較長的通道長度來補償將藉由失去之LDD及口袋植入解決的熱電子及DIBL問題。
    在本發明之發現之前，口袋植入之阻擋為限於MOSFET之技術。不存在阻擋二極體中之口袋植入之動機。二極體並不遭受電晶體失配之問題，且不存在減小二極體之摻雜劑波動之需要。二極體用於不同目的，且此項技術中無任何理由來阻擋二極體中之口袋植入。
    在本文中所揭示之態樣中，二極體包括具有一井區域之半導體基板。井區域包括具有雜質之半導體材料。雜質包括P摻雜或N摻雜雜質。絕緣層提供於井區域上。電極形成於絕緣層之上。陽極區域及陰極區域植入於井區域中在閘電極之相反側上。取決於二極體設計，陽極區域或陰極區域具有與井區域之極性相反之極性的雜質以形成P-N接面。在一實例中，對於N井區域內所含有之二極體，陽極區域具有與N井區域之雜質極性相反之極性的雜質以在陽極與井區域之間形成P-N接面。在另一實例中，對於P井區域內所含有之二極體，陰極區域具有與P井區域之雜質極性相反之極性的雜質以在陰極與井區域之間形成P-N接面。井區域在陽極區域、陰極區域或陽極區域與陰極區域兩者之間具有受阻擋之至少一LDD植入及口袋植入。
    圖3展示具有一LDD植入及一口袋植入之習知閘控二極體300。由於P+植入310置放於P井332或P基板334中，因此不針對此狀況提供與PFET相關聯之口袋植入。LDD植入322藉由在閘極下之延伸部添加陰極312或N+植入之電容CgNLDD。P口袋植入324亦藉由增加沿著LDD邊緣及N+邊緣之P摻雜來添加陰極至P井電容。若口袋植入324在N+植入下方延伸(如所展示)，則N+ P井接面之區接面電容(Cjnp)亦增加。
    下文論述習知閘控二極體300之其他態樣。閘控二極體300演示優越的正向偏壓傳導性(例如，30 mS/μm條帶長度)以及快速接通時間(例如，大約一百(100)皮秒或更少)。如所說明，閘控二極體300包括一基礎半導體基板340以用於沈積其他材料以形成閘控二極體300。半導體基板340可由矽(Si)晶圓形成，此係因為矽晶圓相對較便宜。或者，半導體基板340可由任何其他所要的半導體材料形成。所說明之半導體基板340為N型閘控二極體，其具有用於在P型基板334中形成通道之P井半導體材料332。然而，半導體基板340亦可為P型閘控二極體，其具有形成於P型基板中之N井半導體材料，該P型閘控二極體具有與N型閘控二極體互補的電壓及操作。其他變體可包括由植入至P型基板334中之深N井環繞的圖3之二極體結構。
    若干半導體子區域提供於P井半導體材料332中，該等半導體子區域經定製以形成閘控二極體300之主動器件區域。該等子區域包含N+摻雜區域312、N型LDD植入322、P+摻雜區域310及P型LDD植入326及N型暈植入328。N+摻雜區域312形成陰極區域，且P+摻雜區域310形成陽極區域。此等符號指示引入至P井半導體材料332中的相對雜質之類型及量。閘控二極體300亦包括閘極316，閘極316藉由絕緣層318而與P井半導體材料332隔離。絕緣層318常常被稱作氧化層，但其他絕緣材料係可能的。層318可具有任何所要的厚度，但通常非常薄，且作為一實例，層318可具有在大約12埃(Å)與80 Å之間的厚度。眾所周知，閘極316可由習知傳導材料形成，但在此實例中以多晶矽(「polycrystalline silicon」或「Polysilicon」)之形式提供。矽化物314形成於N+植入312、P+植入310之上，及閘極316之上。
    在製造期間，LDD區塊用以阻擋在一極性植入之側上的LDD植入，同時將LDD放置於另一側上。舉例而言，當製造N型LDD植入(例如，322)時，將LDD區塊用於P側上以防止將N型LDD植入置放於彼側上。類似地，當製造P型LDD植入(例如，326)時，將LDD區塊用於N側上以防止將P型LDD植入置放於彼側上。
    由於置放於閘控二極體300之上的隨後經蝕刻之剩餘的殘餘絕緣材料，因此間隔區域320A、320B亦提供於閘極316之每一側上。間隔區域320A、320B允許N型植入312及P型植入310在間隔物形成之後形成於P井半導體材料332中。在間隔物沈積之前形成N型LDD植入322及P型LDD植入326及口袋植入324。
    因此，總之，閘控二極體300為如圖4中所說明之三端子器件。三個端子為陰極端子402、陽極端子404及閘極端子406。P-N接面存在於P井半導體材料332與N+摻雜區域312之間。當陽極端子402與陰極端子404之間存在正電壓差時，電流可相對容易地自耦接至P+摻雜區域310之陽極端子402流動至耦接至N+摻雜區域312之陰極端子404。閘極端子406附接至擴散區域極性與井區域極性相同之端子。在圖3之狀況下，閘極端子406將耦接至陽極端子402，此係因為陽極端子402耦接至具有與P井半導體材料332之極性相同之極性的P+摻雜區域310。耦接配置減小了陰極端子404上之電容負載，對於此極性二極體，陰極端子404可耦接至輸入/輸出(I/O)襯墊，而陽極耦接至第二電壓軌道或接地。閘極在二極體之操作中無作為保護元件之電用途，且用作製造載具以將N+摻雜區域312與P+摻雜區域310分開，而無插入之STI區域。
    閘控二極體300具有若干寄生電容源，該等若干寄生電容源皆合計起來以產生閘控二極體300之總電容。如較早所註釋，對於圖3之二極體極性，耦接至I/O之節點為陰極端子404，其應具有關於耦接至陽極端子402之電源供應器的儘可能小之電容。對於共同組態，閘極端子406繫結至陽極端子402。對於耦接至信號襯墊之陰極端子404，存在第一寄生電容，此係歸因於由閘電極316造成的重疊N型LDD植入322之周邊電容(在下文中為「閘極電容」)。此等材料之間的絕緣層318充當介電質以形成平行板電容。舉例而言，跨越閘電極316與N型LDD植入322之間的絕緣層318提供一重疊絕緣層318之寄生電容分量，在圖3中其標註為CgNLDD。一重疊絕緣層318之寄生電容亦可類似地形成於閘電極316與P型LDD植入326之間，其標註為CgPLDD。電容與絕緣層318之寬度成反比例增加。閘控二極體300之陰極具有比STI二極體大的寄生電容，此係因為STI二極體不具有閘電極。較高的周邊電容等同於較高的總電容，當將閘控二極體300用於ESD保護電路中時，此情形可不利地影響受保護之電路之效能。
    另一寄生電容形成於N型LDD植入322之側壁與暈植入半導體材料324之間，其標註為Cjnp。絕緣層318與N型LDD植入322之間的暈半導體材料324之摻雜中的較高濃度亦有助於此寄生電容之增加。此等因素皆有助於閘控二極體300之陰極之寄生電容的總增加。
    如在美國專利申請案第12/403,418號歸擋之後發現，在特定製造狀況下，當將LDD植入及口袋植入作為相同遮蔽步驟之部分安裝時，阻擋LDD植入亦阻擋口袋植入。因此，在阻擋口袋植入過程中，可同時阻擋在受阻擋側上之LDD植入。阻擋意謂在二極體(例如，閘控二極體300)之形成中不考慮口袋植入。此情形藉由圖5A中之實例說明。其中，展示一例示性閘控二極體301。因此，除了在圖5A之閘控二極體301中阻擋N型LDD植入322及P型口袋植入324之外，閘控二極體301具有圖3之閘控二極體300之相同特性。閘控二極體301提供於包括一半導體晶粒且可裝設於印刷電路板(PCB)上之半導體封裝中。亦可包括一N井(諸圖中未展示)。在一態樣中，亦可阻擋閘控二極體之P井332，如圖5B中所展示。在此態樣中，二極體直接形成於基板P Sub 334中。以此方式移除P井植入可減少二極體中之摻雜，此係因為P基板比P井更輕微摻雜。
    在特定模型化中發現，藉由阻擋口袋植入，可顯著減小二極體之接面電容。在本文中所揭示之態樣中，藉由阻擋二極體(例如，閘控二極體或STI二極體)之口袋植入，減小該二極體之接面電容。移除口袋植入不會影響傳導性調變或ESD效能，從而使得此等減小電容二極體理想地用於ESD保護電路中。P+擴散之LDD及暈之移除係可選的。關於LDD或暈植入是否存在於P+擴散或植入上，不存在對電容或ESD傳導之影響。
    移除口袋植入為二極體提供想不到的效能益處。舉例而言，對於STI二極體，移除口袋植入可將區電容減小達大約30%且將總電容減小達大約25%。在ESD電流之高注入範圍中，口袋植入之移除不會對STI二極體具有負面影響。使用ESD模式下的二極體之導通電阻乘以其負載電容之效能量度，具有受阻擋之口袋植入之閘控二極體執行所達的效能比標準STI二極體執行所達的效能好近兩倍。具有受阻擋之口袋植入之STI二極體執行所達的效能亦比標準STI二極體執行所達的效能好。
    歸因於受阻擋之口袋植入，因此在閘控二極體301中，LDD-閘極重疊電容接近0，且LDD-口袋電容被移除。另外，在N+植入下延行的口袋植入之接面電容分量亦被有效地移除。因此，陰極至閘極電容、陰極側壁接面電容及陰極區接面電容皆顯著地減小。來自標準閘控二極體300與改良之二極體301兩者的傳輸線脈衝(TLP)資料展示省略之LDD及口袋植入對高脈衝電流效能不具有值得注意的影響。
    如所論述，移除P口袋植入亦可減小STI二極體之區接面電容。圖6展示口袋植入624在N+植入612下方延伸的STI二極體600之橫截面。矽化物614形成於N+植入612及P+植入610之上。在N+植入612下方的P口袋植入624之存在增加了二極體之P區域610的摻雜，藉此增加了區接面電容。歸因於與STI二極體相關聯之厚介電隔離區域650，因此與區分量相比，電容之側壁分量非常小。
    圖7A展示歸因於受阻擋之口袋植入而具有減小的區電容之STI二極體之一態樣。亦可包括一N井(諸圖中未展示)。在另一態樣中，亦可阻擋STI二極體之P井632，如圖7B中所展示。在此態樣中，二極體直接形成於基板P Sub 634中。以此方式移除P井植入可減少二極體中之摻雜，此係因為P基板比P井更輕微摻雜。STI二極體與閘控二極體不同之處在於：LDD植入未與STI二極體一起使用，因此，使用一相異區塊來阻擋STI二極體中之口袋植入，而在閘控二極體之情況下，可使用相同層來阻擋LDD植入及口袋植入。即使如此，其他二極體中用以阻擋LDD植入之層亦可用以阻擋在STI二極體之製造期間形成口袋植入。
    阻擋二極體之口袋植入減小了接面電容。對於具有受阻擋之口袋植入的閘控二極體，歸因於受阻擋之口袋植入及LDD植入，因此側壁與區接面電容兩者減小。對於側壁為絕緣體之STI二極體，阻擋口袋植入減小了區電容。口袋植入之移除對ESD效能不具有影響。
    具有受阻擋之口袋植入的二極體(諸如，上文所論述之閘控二極體301或STI二極體601)可包括於任何電路、積體電路或電路應用中。一實例包括靜電放電(ESD)保護電路。ESD保護電路可如同圖1中所說明之ESD保護電路18般組態，其中習知ESD突波二極體20、22中之一或多者由具有受阻擋之LDD植入及受阻擋之口袋植入的一或多個閘控二極體替換。歸因於閘控二極體之快速接通時間以及由於閘控二極體之高傳導性性質而將過多電流分流，因此在ESD保護電路中使用具有受阻擋之至少一LDD植入之一或多個閘控二極體增強了電壓箝位時間。又，具有受阻擋之至少一LDD植入之一或多個閘控二極體的使用減小了ESD保護電路之負載電容。此情形可允許將ESD保護電路用以保護效能對負載電容敏感的電路同時仍達成閘控二極體之ESD特性。減小負載電容在受保護之電路適當操作中(包括在所要的效能、速度及/或敏感性方面)可為重要的。
    具有受阻擋之至少一LDD植入之閘控二極體可用於任何器件或電路中，且可特別用於效能可能對負載電容敏感之電路。此等器件及電路之實例包括高速差分輸入/輸出電路及射頻(RF)電路，包括(但不限於)低雜訊放大器(LNA)。圖8說明作為用於提供一保護電路以保護低雜訊放大器(LNA)之一可能器件及/或積體電路的收發器70，該保護電路使用具有一受阻擋之口袋植入之一或多個二極體。在保護電路中使用之該或該等二極體可為先前所描述的閘控二極體301或STI二極體601中之一或多者。收發器70可實施於絕緣體上半導體(SOI)及/或SOC技術中。收發器70可用於任何器件中，包括(作為實例)行動電話或終端機、個人數位助理(PDA)、無線區域網路(LAN)或其他類似無線通信器件。
    如圖8中所說明，收發器70可包括一接收器前端72、一射頻(RF)傳輸器74、一天線76、一開關78及一處理器80。接收器前端72自一或多個遠端傳輸器(未圖示)接收承載射頻信號之資訊。低雜訊放大器(LNA)82放大由天線76接收之傳入信號。將保護電路84添加至接收器前端72以保護LNA 82及下游電路免受突波(包括ESD突波)。然而，將負載電容添加至LNA 82可降低LNA 82之敏感性。在此方面，保護電路84可併有具有受阻擋之至少一LDD植入之至少一閘控二極體。以此方式，來自保護電路84的所添加之負載電容得以減小，同時經由在保護電路84中使用閘控二極體而仍提供優越的接通時間及高傳導性處置能力。在ESD保護電路84中使用之該或該等二極體可為先前所描述的閘控二極體301或STI二極體601中之一或多者。另外，保護電路84可為ESD保護電路，且可如同圖1中所說明之ESD保護配置及ESD保護電路18或任何其他所要的配置或電路般組態。舉例而言，可提供一閘控二極體以箝位過多正電壓、過多負電壓或過多正電壓與過多負電壓兩者，以將因此所產生之過多電流分流。
    可將離開LNA 82的放大之信號提供至RF子系統86，在該情況下，接著可使用類比/數位(A/D)轉換器88將放大之信號數位化。自彼處，可將經數位化之信號提供至特殊應用積體電路(ASIC)或其他處理器80，以根據應用加以處理。舉例而言，ASIC或處理器80可處理經數位化之所接收之信號以提取在所接收之信號中傳送的資訊或資料位元。此處理可包括解調變、解碼及錯誤校正操作。ASIC或處理器80可實施於一或多個數位信號處理器(DSP)中。
    在傳輸側上，ASIC或處理器80可接收由於所接收之信號而產生的經數位化之資料，ASIC或處理器80編碼經數位化之資料以用於傳輸。在編碼資料之後，ASIC或處理器80將經編碼之資料輸出至RF傳輸器74。調變器90自ASIC或處理器80接收資料，且在此實施例中，根據一或多個調變方案操作以將經調變之信號提供至功率放大器電路92。功率放大器電路92將來自調變器90的經調變之信號放大至適合於自天線76傳輸之位準。
    圖9說明可用作圖8之收發器70中之保護電路84的使用閘控二極體之一例示性ESD保護電路。圖9說明經組態以保護LNA 82之輸入的保護電路84。如所說明，保護電路84包括耦接至接合襯墊96之兩個閘控(或STI)二極體93、94，及耦接至Vdd 100及Vss 102之一短暫箝位98。閘控二極體93、94各自具有一受阻擋之口袋植入且可根據上文所論述之實例閘控二極體301來提供。受保護之LNA 82包括一薄氧化物放大N通道場效電晶體(NFET)104，及在NFET 104之源極(S)與Vss 102之間的一源極退化電感器106。若在一CDM事件期間關於Vss 102將正電流注入至接合襯墊96中，則電流將自接合襯墊96流經閘控二極體93至Vdd 100，且接著自Vdd 100流經短暫箝位98至Vss 102。短暫箝位98包含自Vdd 100耦接至Vss 102之一NFET 108、一電阻器電容器(RC)短暫偵測器或RC電路110，及充當RC短暫偵測器110與NFET 108之間的緩衝器之一反相器112。在高速短暫電壓自Vdd 100至Vss 102呈現期間，RC短暫偵測器110接通NFET 108，藉此允許NFET 108以小電壓降將大電流分流。在正常操作期間，藉由RC短暫偵測器110對NFET 108加偏壓使其截止。
    作為一實例，接合襯墊96與Vss 102之間的電壓降應足夠低，以保持跨越NFET 104之閘極(G)至源極(S)電壓低於閘氧化物斷裂電壓(對於1奈秒(ns)之脈衝寬度，其大約對應於CDM脈衝寬度)。對於20 Å厚氧化物，對於1 ns脈衝，NFET 104之閘極(G)至源極(S)斷裂電壓為大約6.9 V。源極退化電感器106對跨越NFET 104之閘極(G)至源極(S)電壓降具有小的影響。因此，對於正襯墊至Vss 102電流，對於若干安培之CDM電流振幅，閘控二極體93及NFET 108具有小於6.9 V之累積電壓降。
    圖10說明根據本發明之一態樣的製造二極體之方法。如區塊1000中所展示，形成藉由活性遮罩界定之淺溝槽隔離(STI)區域。如區塊1002中所展示，藉由一口袋植入遮罩阻擋一口袋植入，以便減小二極體中之區接面電容。在形成STI區域之後，如區塊1004中所展示，植入藉由第一植入遮罩界定之第一摻雜區域。在形成STI區域之後，如區塊1006中所展示，植入藉由第二植入遮罩界定之第二摻雜區域。如區塊1008中所展示，將第一矽化物部分沈積於第一摻雜區域上。如區塊1010中所展示，將第二矽化物部分沈積於第二摻雜區域上。
    一種裝置可具有用於在一基板中建構一二極體之構件，及用於藉由一口袋植入遮罩阻擋一口袋植入以便減小二極體中之區接面電容之構件。該裝置亦可具有用於在基板中形成一井植入之構件。該裝置亦可具有用於形成二極體之一閘極之構件，其中該二極體為一閘控二極體。
    可對上述二極體結構進行各種修改。詳言之，藉由將植入極性自N改變至P及自P改變至N(對於上述所有諸圖及描述)，上述教示可適用於N井中之P+二極體。另外，取決於所使用的各種層及蝕刻之組合物，可使置放或沈積特定層之次序變化。亦應認識到，上述實施例中的閘控或STI二極體中之層之次序及形成彼等層之材料僅為例示性的。此外，在一些實施例中，可置放或沈積及處理其他層(未圖示)，以形成二極體器件之部分或在基板上形成其他結構。在其他實施例中，如熟習此項技術者已知，此等層可使用替代沈積、圖案化及蝕刻材料及製程來形成，可以不同次序置放或沈積，或由不同材料構成。
    根據本文中所揭示之實施例的二極體或積體電路可包括或整合於半導體晶粒中及/或任何其他器件(包括電子器件)中。此等器件之實例包括(但不限於)機上盒、娛樂單元、導航器件、通信器件、個人數位助理(PDA)、固定位置資料單元、行動位置資料單元、行動電話、蜂巢式電話、電腦、攜帶型電腦、桌上型電腦、監視器、電腦監視器、電視、調諧器、收音機、衛星無線電、音樂播放器、數位音樂播放器、攜帶型音樂播放器、視訊播放器、數位視訊播放器、數位視訊光碟(DVD)播放器及攜帶型數位視訊播放器。
    圖2為展示可有利地使用本發明之一實施例的一例示性無線通信系統200之方塊圖。為了說明之目的，圖2展示三個遠端單元220、230及250及兩個基地台240。應認識到，無線通信系統可具有更多個遠端單元及基地台。遠端單元220、230及250包括IC器件225A、225C及225B(其包括所揭示之二極體)。應認識到，其他器件(諸如，基地台、開關器件及網路設備)亦可包括所揭示之二極體。圖2展示自基地台240至遠端單元220、230及250之前向鏈路信號280，及自遠端單元220、230及250至基地台240之反向鏈路信號290。
    在圖2中，將遠端單元220展示為一行動電話，將遠端單元230展示為一攜帶型電腦，且將遠端單元250展示為一無線區域迴路系統中之一固定位置遠端單元。舉例而言，遠端單元可為行動電話、手持型個人通信系統(PCS)單元、諸如個人資料助理之攜帶型資料單元、具備GPS功能之器件、導航器件、機上盒、音樂播放器、視訊播放器、娛樂單元、諸如儀錶讀取設備之固定位置資料單元，或儲存或擷取資料或電腦指令之任何其他器件，或其任何組合。儘管圖2說明根據本發明之教示的遠端單元，但本發明不限於此等例示性說明之單元。本發明之實施例可合適地用於包括二極體之任何器件中。
    亦應注意，描述在本文之例示性實施例中之任一者中所描述的操作任務以提供實例及論述。可以不同於所說明之序列的眾多不同序列執行所描述之操作。此外，可實際上在諸多不同任務中執行在單一操作任務中所描述之操作。另外，可組合在例示性實施例中所論述之一或多個操作任務。一般熟習此項技術者亦應理解，可使用多種不同技術及技藝中之任一者來表示資訊及信號。舉例而言，可能貫穿上述描述提及的資料、指令、命令、資訊、信號、位元、符號及碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或者其任何組合來表示。
    提供本發明的先前描述，以使得任何熟習此項技術者能夠製造或使用本發明。對於熟習此項技術者而言，對本發明之各種修改將易於顯而易見，且在不脫離本發明之精神或範疇的情況下，本文中所界定之一般原理可適用於其他變化。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵相一致之最廣泛範疇。
    10‧‧‧電壓軌道(Vdd)
    12‧‧‧接地軌道(GND)
    14‧‧‧受保護之電路
    16‧‧‧信號接腳
    18‧‧‧靜電放電(ESD)保護電路
    20‧‧‧正靜電放電(ESD)突波二極體
    22‧‧‧負靜電放電(ESD)突波二極體
    24‧‧‧節點
    70‧‧‧收發器
    72‧‧‧接收器前端
    74‧‧‧射頻(RF)傳輸器
    76‧‧‧天線
    78‧‧‧開關
    80‧‧‧特殊應用積體電路(ASIC)或處理器
    82‧‧‧低雜訊放大器(LNA)
    84‧‧‧靜電放電(ESD)保護電路
    86‧‧‧射頻(RF)子系統
    88‧‧‧類比/數位(A/D)轉換器
    90‧‧‧調變器
    92‧‧‧功率放大器電路
    93‧‧‧閘控(或淺溝槽隔離(STI))二極體
    94‧‧‧閘控(或淺溝槽隔離(STI))二極體
    96‧‧‧接合襯墊
    98‧‧‧短暫箝位
    100‧‧‧Vdd
    102‧‧‧Vss
    104‧‧‧N通道場效電晶體(NFET)
    106‧‧‧源極退化電感器
    108‧‧‧N通道場效電晶體(NFET)
    110‧‧‧電阻器電容器(RC)短暫偵測器或RC電路
    112‧‧‧反相器
    200‧‧‧無線通信系統
    220‧‧‧遠端單元
    225A‧‧‧積體電路(IC)器件
    225B‧‧‧積體電路(IC)器件
    225C‧‧‧積體電路(IC)器件
    230‧‧‧遠端單元
    240‧‧‧基地台
    250‧‧‧遠端單元
    280‧‧‧前向鏈路信號
    290‧‧‧反向鏈路信號
    300‧‧‧閘控二極體
    301‧‧‧閘控二極體
    310‧‧‧P+植入/P+摻雜區域
    312‧‧‧陰極/N+摻雜區域
    314‧‧‧矽化物
    316‧‧‧閘極
    318‧‧‧絕緣層
    320A‧‧‧間隔區域
    320B‧‧‧間隔區域
    322‧‧‧N型輕微摻雜之汲極(LDD)植入
    324‧‧‧P型口袋植入
    326‧‧‧P型輕微摻雜之汲極(LDD)植入
    328‧‧‧N型暈植入
    332‧‧‧P井
    334‧‧‧P基板
    340‧‧‧半導體基板
    402‧‧‧陽極端子
    404‧‧‧陰極端子
    406‧‧‧閘極端子
    600‧‧‧淺溝槽隔離(STI)二極體
    601‧‧‧淺溝槽隔離(STI)二極體
    610‧‧‧P+植入
    612‧‧‧N+植入
    614‧‧‧矽化物
    624‧‧‧P口袋植入
    632‧‧‧P井
    634‧‧‧基板P Sub
    650‧‧‧厚介電隔離區域
    a‧‧‧陽極
    G‧‧‧閘極
    k‧‧‧陰極
    S‧‧‧源極
    圖1為在先前技術中的習知靜電放電(ESD)保護電路之一實例。
    圖2為展示可有利地使用本發明之一實施例的一例示性無線通信系統之方塊圖。
    圖3為包括輕微摻雜的汲極(LDD)植入及口袋植入之一例示性閘控二極體。
    圖4為表示圖3之閘控二極體的一例示性示意性符號。
    圖5A為阻擋口袋植入以減小N+ P-井閘控二極體之接面電容之一例示性閘控二極體。
    圖5B為阻擋口袋植入及P井之一例示性閘控二極體。
    圖6為包括一口袋植入之一例示性淺溝槽隔離二極體。
    圖7A為阻擋口袋植入以減小接面電容之一例示性淺溝槽隔離(STI)二極體。
    圖7B為阻擋口袋植入及P井之一例示性淺溝槽隔離(STI)二極體。
    圖8為包括一保護電路之一例示性射頻(RF)收發器，該保護電路具有阻擋至少一LDD植入之至少一閘控二極體。
    圖9為由一ESD保護電路保護之一例示性低雜訊放大器，該ESD保護電路使用具有受阻擋之至少一LDD植入之閘控二極體。
    圖10描述根據本發明之一態樣的用於製造二極體之一例示性方法。
    301‧‧‧閘控二極體
    310‧‧‧P+植入/P+摻雜區域
    312‧‧‧陰極/N+摻雜區域
    314‧‧‧矽化物
    316‧‧‧閘極
    318‧‧‧絕緣層
    320A‧‧‧間隔區域
    320B‧‧‧間隔區域
    326‧‧‧P型輕微摻雜之汲極(LDD)植入
    328‧‧‧N型暈植入
    332‧‧‧P井
    334‧‧‧P基板
    340‧‧‧半導體基板
    权利要求:
    Claims (23)
    [1] 一種二極體，其包含：一基板；藉由一第一摻雜劑摻雜之一第一摻雜區域，該第一摻雜區域位於該基板中，該第一摻雜區域不具有一口袋植入以便減小區接面電容；在該基板中的藉由一第二摻雜劑摻雜之一第二摻雜區域，該第二摻雜劑具有與該第一摻雜劑之極性相反之一極性；一第一矽化物部分，其形成於該第一摻雜區域上；及一第二矽化物部分，其形成於該第二摻雜區域上。
    [2] 如請求項1之二極體，其進一步包含一閘極，其中該二極體為一閘控二極體。
    [3] 如請求項1之二極體，其進一步包含鄰近該第一摻雜區域及該第二摻雜區域之淺溝槽隔離層，其中該二極體為一淺溝槽隔離(STI)二極體。
    [4] 如請求項1之二極體，其進一步包含藉由一植入區塊界定之一井植入，該井植入位於該基板中，該第一摻雜區域及該第二摻雜區域位於該井植入中。
    [5] 如請求項1之二極體，其整合至以下各者中之至少一者中：一行動電話、一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一電腦、一手持型個人通信系統(PCS)單元、一攜帶型資料單元，及一固定位置資料單元。
    [6] 一種製造一二極體之方法，該方法包含：形成藉由一活性遮罩界定之淺溝槽隔離區域；藉由一口袋植入遮罩阻擋一口袋植入，以便減小該二極體中之區接面電容；在形成該等淺溝槽隔離區域之後，植入藉由一第一植入遮罩界定之一第一摻雜區域；在形成該等淺溝槽隔離區域之後，植入藉由一第二植入遮罩界定之一第二摻雜區域；在該第一摻雜區域上沈積一第一矽化物部分；及在該第二摻雜區域上沈積一第二矽化物部分。
    [7] 如請求項6之方法，其中該二極體為一閘控二極體。
    [8] 如請求項6之方法，其中該二極體為一淺溝槽隔離二極體。
    [9] 如請求項6之方法，其進一步包含藉由該口袋植入遮罩阻擋一輕微摻雜之汲極(LDD)植入。
    [10] 如請求項6之方法，其進一步包含在形成淺溝槽隔離區域前形成一井植入。
    [11] 如請求項6之方法，其進一步包含將該二極體整合至以下各者中之至少一者中：一行動電話、一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一電腦、一手持型個人通信系統(PCS)單元、一攜帶型資料單元，及一固定位置資料單元。
    [12] 一種用於製造一二極體之裝置，該裝置包含：用於在一基板內形成摻雜區域之構件；及用於阻擋一口袋植入以便減小該二極體中之區接面電容之構件。
    [13] 如請求項12之裝置，其進一步包含用於在該基板中形成一井植入之構件。
    [14] 如請求項12之裝置，其進一步包含用於形成該二極體之一閘極之構件，其中該二極體為一閘控二極體。
    [15] 如請求項12之裝置，其中該二極體為一淺溝槽隔離(STI)二極體。
    [16] 如請求項12之裝置，其中該二極體整合至以下各者中之至少一者中：一行動電話、一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一電腦、一手持型個人通信系統(PCS)單元、一攜帶型資料單元，及一固定位置資料單元。
    [17] 一種靜電放電(ESD)保護積體電路，其包含：複數個二極體，每一二極體包含：一基板；藉由一第一摻雜劑摻雜之一第一摻雜區域，該第一摻雜區域位於該基板中，該第一摻雜區域不具有一口袋植入以便減小區接面電容；在該基板中的藉由一第二摻雜劑摻雜之一第二摻雜區域，該第二摻雜劑具有與該第一摻雜劑之極性相反之一極性；一第一矽化物部分，其形成於該第一摻雜區域上；及一第二矽化物部分，其形成於該第二摻雜區域上；一輸入接點，其耦接至該等二極體；及一受保護之組件，其經由該等二極體而耦接至該輸入接點。
    [18] 如請求項17之ESD保護積體電路，其中該二極體為一閘控二極體且進一步包含一閘極。
    [19] 如請求項17之ESD保護積體電路，其中該二極體進一步包含鄰近該第一摻雜區域及該第二摻雜區域之淺溝槽隔離層，其中該二極體為一淺溝槽隔離(STI)二極體。
    [20] 如請求項17之ESD保護積體電路，其中該二極體進一步包含藉由一植入區塊界定之一井植入，該井植入位於該基板中，該第一摻雜區域及該第二摻雜區域位於該井植入中。
    [21] 如請求項17之ESD保護積體電路，其整合至以下各者中之至少一者中：一行動電話、一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一電腦、一手持型個人通信系統(PCS)單元、一攜帶型資料單元，及一固定位置資料單元。
    [22] 一種製造一二極體之方法，該方法包含以下步驟：形成藉由一活性遮罩界定之淺溝槽隔離區域；藉由一口袋植入遮罩阻擋一口袋植入，以便減小該二極體中之區接面電容；在形成該等淺溝槽隔離區域之後，植入藉由一第一植入遮罩界定之一第一摻雜區域；在形成該等淺溝槽隔離區域之後，植入藉由一第二植入遮罩界定之一第二摻雜區域；在該第一摻雜區域上沈積一第一矽化物部分；及在該第二摻雜區域上沈積一第二矽化物部分。
    [23] 如請求項22之方法，其進一步包含將該二極體整合至以下各者中之至少一者中：一行動電話、一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一電腦、一手持型個人通信系統(PCS)單元、一攜帶型資料單元，及一固定位置資料單元。
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    KR101571280B1|2015-11-24|
    JP6285483B2|2018-02-28|
    JP2014513417A|2014-05-29|
    US20120074496A1|2012-03-29|
    WO2012135713A1|2012-10-04|
    CN103430292B|2017-12-26|
    KR20140018961A|2014-02-13|
    TWI474404B|2015-02-21|
    US8665570B2|2014-03-04|
    JP5917681B2|2016-05-18|
    EP2691979A1|2014-02-05|
    CN103430292A|2013-12-04|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPH0691206B2|1984-12-28|1994-11-14|株式会社東芝|半導体装置|
    USH986H|1989-06-09|1991-11-05|International Business Machines Corporation|Field effect-transistor with asymmetrical structure|
    US5159518A|1990-01-17|1992-10-27|Vlsi Technology, Inc.|Input protection circuit for CMOS devices|
    JPH06350042A|1993-06-08|1994-12-22|Sony Corp|トランジスタの製造方法|
    US5629544A|1995-04-25|1997-05-13|International Business Machines Corporation|Semiconductor diode with silicide films and trench isolation|
    US6429482B1|2000-06-08|2002-08-06|International Business Machines Corporation|Halo-free non-rectifying contact on chip with halo source/drain diffusion|
    US7352454B2|2000-11-09|2008-04-01|Canesta, Inc.|Methods and devices for improved charge management for three-dimensional and color sensing|
    US6589823B1|2001-02-22|2003-07-08|Advanced Micro Devices, Inc.|Silicon-on-insulator electrostatic discharge protection device with backside contact plug|
    US7589944B2|2001-03-16|2009-09-15|Sofics Bvba|Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies|
    JP5073136B2|2001-08-24|2012-11-14|ルネサスエレクトロニクス株式会社|半導体装置|
    TW519749B|2002-01-23|2003-02-01|United Microelectronics Corp|Gateless diode device of ESD protection circuit and its manufacturing method|
    KR100765123B1|2002-02-16|2007-10-11|엘지전자 주식회사|Ｓｒｎｓ 재할당 방법|
    US6639284B1|2002-10-25|2003-10-28|Texas Instruments Incorporated|Compensated-well electrostatic discharge protection structure|
    US6861689B2|2002-11-08|2005-03-01|Freescale Semiconductor, Inc.|One transistor DRAM cell structure and method for forming|
    US6898060B2|2003-05-27|2005-05-24|Hewlett-Packard Development Company, L.P.|Gated diode overvoltage protection|
    TWI220312B|2003-07-16|2004-08-11|Mediatek Inc|Electrostatic discharge protection circuit|
    US20050035410A1|2003-08-15|2005-02-17|Yee-Chia Yeo|Semiconductor diode with reduced leakage|
    US7112495B2|2003-08-15|2006-09-26|Taiwan Semiconductor Manufacturing Company, Ltd.|Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit|
    US7067883B2|2003-10-31|2006-06-27|Lattice Semiconductor Corporation|Lateral high-voltage junction device|
    US7580388B2|2004-06-01|2009-08-25|Lg Electronics Inc.|Method and apparatus for providing enhanced messages on common control channel in wireless communication system|
    US7116594B2|2004-09-03|2006-10-03|International Business Machines Corporation|Sense amplifier circuits and high speed latch circuits using gated diodes|
    US8031583B2|2005-03-30|2011-10-04|Motorola Mobility, Inc.|Method and apparatus for reducing round trip latency and overhead within a communication system|
    AU2006241604B2|2005-05-04|2010-01-28|Lg Electronics Inc.|Method of transmitting control information in wireless communication system and transmission window updating method using the same|
    US8169953B2|2005-05-17|2012-05-01|Qualcomm Incorporated|Method and apparatus for wireless multi-carrier communications|
    US8692324B2|2005-07-13|2014-04-08|Ciclon Semiconductor Device Corp.|Semiconductor devices having charge balanced structure|
    US7889007B2|2005-08-02|2011-02-15|Qualcomm, Incorporated|Differential amplifier with active post-distortion linearization|
    US7535105B2|2005-08-02|2009-05-19|International Business Machines Corporation|Inter-chip ESD protection structure for high speed and high frequency devices|
    AU2006309470B2|2005-10-31|2009-11-19|Lg Electronics Inc.|Data transfer management in a radio communications network|
    FR2903833A1|2006-07-12|2008-01-18|France Telecom|Procedes d'emission et de reception d'un signal multiporteuse mettant en oeuvre une estimation de canal, dispositifs et produits programme d'ordinateur correspondants.|
    US20080056390A1|2006-08-29|2008-03-06|Motorola, Inc.| method and system for doppler estimation|
    BRPI0719267A2|2006-10-03|2014-02-04|Qualcomm Inc|Método e aparelho para tratar informações de capacidade de equipamento de usuário.|
    US7732877B2|2007-04-02|2010-06-08|Taiwan Semiconductor Manufacturing Company, Ltd.|Gated diode with non-planar source region|
    KR101454482B1|2007-05-17|2014-10-27|삼성전자주식회사|무선 통신 시스템에서 공통 제어 정보 송수신 시스템 및방법|
    US20090170269A1|2007-12-31|2009-07-02|Ranadeep Dutta|High voltage mosfet devices containing tip compensation implant|
    US8233458B2|2008-01-07|2012-07-31|Lg Electronics Inc.|Method of controlling transmission power in a wireless communication system|
    US8354710B2|2008-08-08|2013-01-15|Infineon Technologies Ag|Field-effect device and manufacturing method thereof|
    US9225481B2|2008-08-11|2015-12-29|Qualcomm Incorporated|Downlink grants in a multicarrier wireless communication system|
    CN101355367B|2008-09-19|2012-05-23|华为技术有限公司|干扰消除的方法和装置|
    US20100102390A1|2008-10-27|2010-04-29|National Semiconductor Corporation|Gated diode with increased voltage tolerance|
    US8531805B2|2009-03-13|2013-09-10|Qualcomm Incorporated|Gated diode having at least one lightly-doped drain implant blocked and circuits and methods employing same|
    US9368648B2|2009-04-02|2016-06-14|Qualcomm Incorporated|Active diode having no gate and no shallow trench isolation|US9225481B2|2008-08-11|2015-12-29|Qualcomm Incorporated|Downlink grants in a multicarrier wireless communication system|
    US8670376B2|2008-08-12|2014-03-11|Qualcomm Incorporated|Multi-carrier grant design|
    US8531805B2|2009-03-13|2013-09-10|Qualcomm Incorporated|Gated diode having at least one lightly-doped drainimplant blocked and circuits and methods employing same|
    JP5632928B2|2010-12-27|2014-11-26|株式会社日立製作所|通信システム|
    US8551841B2|2012-01-06|2013-10-08|Taiwan Semiconductor Manufacturing Company, Ltd.|IO ESD device and methods for forming the same|
    US9484338B2|2013-10-09|2016-11-01|Taiwan Semiconductor Manufacturing Co., Ltd.|Diode string implementation for electrostatic discharge protection|
    US9438033B2|2013-11-19|2016-09-06|Analog Devices, Inc.|Apparatus and method for protecting RF and microwave integrated circuits|
    WO2015099744A1|2013-12-26|2015-07-02|Intel Corporation|Complementary tunneling fet devices and method for forming the same|
    KR102271167B1|2014-09-23|2021-07-01|삼성디스플레이 주식회사|소스 드라이브 집적회로 및 그를 포함한 표시장치|
    US9337266B2|2014-09-30|2016-05-10|Micron Technology, Inc.|Methods and apparatuses including an active area of a tap intersected by a boundary of a well|
    US10734806B2|2016-07-21|2020-08-04|Analog Devices, Inc.|High voltage clamps with transient activation and activation release control|
    US10861845B2|2016-12-06|2020-12-08|Analog Devices, Inc.|Active interface resistance modulation switch|
    CN108305830A|2017-01-11|2018-07-20|中芯国际集成电路制造有限公司|半导体结构及其形成方法|
    US10679991B2|2018-10-12|2020-06-09|Micron Technology, Inc.|Methods and apparatuses including a boundary of a well beneath an active area of a tap|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/075,701|US8665570B2|2009-03-13|2011-03-30|Diode having a pocket implant blocked and circuits and methods employing same|
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