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    • 专利摘要:
    根據一些實施例，形成具有高的有效功函數的電極。此電極可為電晶體的閘電極，且此電極可藉由沈積第一導電材料層、使第一層暴露於含氫氣體以及在第一層上方沈積第二導電材料層而形成在高-k閘介電質上。可使用非電漿製程來沈積第一層，其中基板未暴露於電漿或電漿產生之自由基。第一層所暴露的含氫氣體可包括激發氫物種，其可為含氫電漿的一部分，以及可為含氫自由基。在沈積第二層之前，亦可使第一層暴露於氧。在一些實施例中，閘極堆疊中之閘電極的功函數可為約5 eV或大於5 eV。
    公开号:TW201303982A
    申请号:TW101118340
    申请日:2012-05-23
    公开日:2013-01-16
    发明作者:Vladimir Machkaoutsan；Jan Willem Maes；Qi Xie
    申请人:Asm Ip Holding Bv；
    IPC主号:H01L21-00
    专利说明:
    具有高效能功函數之電極的沈積方法
    本揭示是有關於半導體處理的領域，且更特別是有關於導電結構(例如金屬閘電極)之沈積，所述導電結構包括在電晶體中之閘極堆疊中的金屬閘電極。
    由於不斷有增加計算能力(computing power)及減少積體電路尺寸的需求，故亦不斷有減少用以形成積體電路之電子元件尺寸的需求。舉例而言，電晶體尺寸持續微型化，以便(例如)增加積體電路中電晶體的密度而來增加計算能力。隨著減少電晶體的尺寸，同樣地也減少其組成構件的尺寸，所述組成構件例如是使電晶體之閘電極與電晶體之通道區分隔的閘介電層。通常，較薄的閘介電層需要使用較高介電常數(高-k)的材料，以防止穿過閘介電層之非期望的漏電流(current leakage)。然而，當這些高-k材料與一些傳統矽基(silicon-based)閘電極材料一起使用時，有這些高-k材料的電晶體可能會具有不良的性能特性。因此，亟需適合與電子元件(例如電晶體)中之高-k閘介電材料一起使用的導電電極(例如導電閘電極)。
    根據一些實施例，提供一種半導體處理的方法。所述製程包括在基板上形成閘電極。形成閘電極包括在反應腔室中提供基板，所述基板具有閘介電質。使包括過渡金屬化合物的第一層沈積在閘介電層上，於沈積期間基板未暴露於電漿或電漿產生之自由基。接著，使第一層暴露於含氫氣體。隨後，沈積包括過渡金屬化合物的第二層。
    根據一些其他實施例，提供一種半導體處理的方法。所述製程包括沈積金屬電極。沈積金屬電極包括在閘介電層上沈積金屬材料。用於沈積金屬材料的前驅物不是以電漿來活化(plasma-activated)。使金屬材料暴露於激發含氫物種。接著，在金屬材料暴露於激發含氫物種之後，在所述金屬材料上沈積額外的金屬材料。
    根據一些實施例，藉由沈積具有導電材料之第一層、使第一層暴露於含氫氣體(其包括呈類似氣體狀態的含氫物種)、以及在第一層上方沈積具有導電材料之第二層，以在基板上形成導電結構。在一些實施例中，於介電層上形成導電結構。舉例而言，導電材料可以是作為電晶體之一部分的閘電極，其形成在例如高-k閘介電質之閘介電質上。第一層可使用非電漿製程或非自由基製程來沈積，所述非電漿製程或非自由基製程中基板未暴露於電漿或電漿產生之自由基(意即，由電漿所產生的自由基)。接著，使第一層暴露於含氫物種。在一些實施例中，含氫物種可為激發含氫物種，所述激發含氫物種可為含氫電漿的一部分。在一些實施例中，含氫物種包括含氫自由基，其可在遠端電漿產生器中產生，接著流入包含有第一層的反應腔室中。
    有利地，當在電晶體中使用導電材料以形成金屬閘極，其閘極堆疊中之閘電極的功函數可為約4.85 eV或大於4.85 eV，或是約5 eV或大於5 eV。在一些實施例中，第一層的厚度小於約5 nm、小於約4 nm、小於約3 nm或約1 nm到3 nm。較佳地，第一層厚於形成第一層之材料的單層(monolayer)。
    在一些實施例中，除了藉由非電漿製程來形成第一層外，第二層亦可藉由非電漿製程而形成，所述非電漿製程中基板未暴露於電漿或電漿產生之自由基。在一些其他實施例中，藉由使基板暴露於電漿或自由基，以形成第二層。
    形成導電結構的導電材料可為金屬材料，例如過渡金屬化合物。過渡金屬可為耐火金屬(refractory metal)，在沒有限制的情況下，例如是鈦、鉭、鈮、鉬、鉿、鋯及鎢。在一些實施例中，導電材料可為藉由對金屬進行氮化而形成的氮化物。在一些實施例中，可將其他元素(例如碳)引入導電材料，使得導電材料可成為金屬碳化物或金屬碳氮化物。此類材料的非限制性實例包括氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、碳氮化鉭(tantalum carbonitride)、氮化鈦(titanium nitride)、碳化鈦(titanium carbide)及碳氮化鈦(titanium carbonitride)。材料的其他非限制性實例包括氮化鈮(niobium nitride)、碳化鈮(niobium carbide)、碳氮化鈮(niobium carbonitride)、氮化鉬(molybdenum nitride)、碳化鉬(molybdenum carbide)、碳氮化鉬(molybdenum carbonitride)、氮化鉿(hafnium nitride)、氮化鋯(zirconium nitride)、鎢(tungsten及氮化鎢(tungsten nitride)。
    在沈積第二層之前，亦可使第一層暴露於各種其他化學物種，例如氧。在一些實施例中，具有導電材料之一或多個其他層可沈積在第一層與第二層之間。
    在一些實施例中，金屬閘極或金屬閘電極可由具有實質上類似組成的第一層及第二層所形成，其中第一層及第二層形成具有金屬材料的單一層，其可為具有金屬材料的均勻層。在一些其他實施例中，第一層及第二層可由不同的金屬材料所形成，所述不同的金屬材料包括不同的過渡金屬化合物。不同的過渡金屬化合物可包括不同的過渡金屬及/或可包括其他元素(所述元素在所述層之間不同)。在一些其他實施例中，第一層及第二層中的一者或兩者可為疊層(laminate layer)，其由不同材料的子層(sublayer)所形成。舉例而言，疊層可由不同過渡金屬化合物的子層所形成。在一些實施例中，第一層及第二層可由類似的疊層所形成或由不同的疊層所形成。
    應理解高介電常數(高-k，HiK)金屬閘極(MG)互補金屬氧化物半導體(CMOS)技術對傳統的多晶矽氮氧化物(poly-silicon oxynitride，poly-SiON)電晶體元件提供了可大量生產積體電路的替代方案。高-k介電層可用以形成電晶體的閘介電層，而金屬材料(例如說明書中所提及的過渡金屬化合物)可用以形成電晶體的閘電極。可使用各種HiK-MG整合流程將上述高-k介電質及閘電極併入電晶體元件，所述HiK-MG整合流程中的兩者包括所謂的「先形成閘極(gate-first)」流程以及「後形成閘極(gate-last)」流程。後者的方法亦可稱為替換性金屬閘極(Replaceable Metal Gate，RMG)，且其具有兩個次方法：「先形成HiK(HiK-first)」以及「後形成HiK(HiK-last)」。
    在圖1a到圖1c中繪示各種HiK-MG製造流程。所有HiK-MG製造流程的共同點為沈積在HiK介電層之頂部上的金屬電極。如下文較詳細的描述，流程之間的一個差異為發生高熱預算(High Thermal Budget)步驟(使基板暴露於升高溫度下的製程步驟)的時序(timing)。進行通常為快速熱退火(Rapid Thermal Anneal，RTA)的高溫退火來形成源極區及汲極區。在「先形成閘極」製造流程中，先沈積金屬電極，並接著經受高溫退火步驟，然而在「後形成閘極」流程中，於高溫退火步驟之後才沈積金屬電極。兩個製造流程之間的另一差異為，就「後形成閘極」流程而言，其針對高度金屬閘極共形性(high metal gate conformality)的要求相對較高，這是由於在此流程中，金屬電極層沈積在具有高深寬比(aspect ratio)之相對狹窄的溝渠中(圖1b)。
    現在將更詳細的描述圖1a到圖1c。各個製造流程中之各個繪示結構顯示出在製造流程中之不同時間點下的電晶體剖面圖(時間由左向右進行)。最左邊的結構為最早形成的繪示結構，而最右邊的結構為最後形成的繪示結構。
    圖1a繪示「先形成閘極」製造流程。在所繪示的第一位置中，提供具有上覆閘極堆疊的基板10，所述閘極堆疊由二氧化矽介面層20、高-k介電層30、用於微調功函數的介電蓋(dielectric cap)40、金屬電極層50以及多晶矽層60形成。接著，在所繪示的第二位置中，形成側壁間隙壁70及源極/汲極區80。以元件符號90來表示用以活化及形成源極/汲極區的快速熱退火。
    圖1b繪示「後形成閘極」製造流程，其中先形成高-k介電質。在圖1b之所繪示的第一位置中，提供具有上覆堆疊的基板10，所述上覆堆疊具有二氧化矽介面層20、高-k介電層30、蝕刻終止層52及多晶矽層62。接著，在圖1b之所繪示的第二位置中，形成側壁間隙壁70及源極/汲極區80。可由快速熱退火來形成源極/汲極區，所述快速熱退火以元件符號90表示。在圖1b之所繪示的第三位置中，將多晶矽層62移除而留下溝渠64。在圖1b之所繪示的第四位置中，於溝渠64中沈積金屬電極54，並沈積金屬填層(metal fill)56以填充溝渠剩餘的體積。
    圖1c繪示「後形成閘極」製造流程，其中最後才形成高-k介電質。在圖1c的第一位置中，提供具有上覆堆疊的基板10，所述上覆堆疊具有二氧化矽介面層20及多晶矽層66。在圖1c的第二位置中，形成側壁間隙壁70及源極/汲極區80。可由快速熱退火來形成源極/汲極區，所述快速熱退火以元件符號90表示。在圖1c的第三位置中，將多晶矽層66移除，而留下溝渠68。在圖1c的第四位置中，於溝渠中沈積高-k介電層30、於高-k介電層30上方沈積金屬電極層54、以及沈積金屬填層56以填充溝渠剩餘的體積。
    參照圖1a到圖1c，藉由各種製程可形成二氧化矽介面層20，所述製程包括沈積及/或已存在之矽層與氧物種的反應。舉例而言，根據所使用的製造流程及二氧化矽介面層的所要特性，二氧化矽介面層20可為化學氧化物、CVD氧化物或熱氧化物。
    為了達到操作CMOS所需的目標臨界電壓(threshold voltages，Vt)，需要具有適當有效功函數(Effective Work Functions，EWF)的金屬閘極。例如，對於平面式高效能(High Performance，HP)CMOS邏輯元件而言，NMOS以及PMOS的EWF目標可各自為4.2 eV及5.1 eV。由於上述功函數數值各自鄰近於Si的導電帶邊界及價帶邊界，故其經常稱為「能帶邊界(band-edge)」。據信目前沒有單一PMOS能帶邊界金屬材料的已知實例，特別是可符合使用「後形成閘極」流程而形成的電晶體元件之共形性需求的金屬材料。
    氮化鈦(titanium nitride，TiN)為HiK-MG元件之常用金屬材料的一個實例。在單晶圓反應器或批式反應器中，在基於TiCl4-NH3之原子層沈積(atomic layer deposition，ALD)氮化鈦(於ALD中，使用TiCl4作為Ti前驅物及使用NH3作為N前驅物來沈積TiN)中可共形地沈積於RMG元件之窄溝渠中。然而，已發現在不管沈積方法及/或製程條件的情況下，TiN的EWF數值(通常為4.7 eV到4.75 eV)小於低臨界電壓(low-Vt)之高效能元件所要的數值(5.1 eV)。Hinkle等人於ECS Transactions,35(2)285-295(2011)中已證實藉由在N2中有殘餘O2或10% O2的含氧氛圍(oxygen-containing ambient)下進行退火以及藉由沈積W的頂金屬層(披覆層)，可使TiN薄膜的EWF增加至高於5 eV的數值。已報導使用積極型退火(aggressive anneal)(藉由使用10% O2濃度的氛圍及/或以450℃或500℃的退火溫度)來增加EWF。然而，因為TiN容易氧化，故據信在N2中有10% O2且溫度為450℃下的積極型退火可能會使整個TiN層氧化，此為不想要的現象。
    有利地，本說明書中所描述的一些實施例可在不需將整個金屬層暴露於溫度為450℃或大於450℃的顯著氧化條件下，使用金屬電極或金屬電極之下層金屬層來微調閘極堆疊的EWF。在一些實施例中，此類的微調可在溫度約450℃或小於450℃、約420℃或小於420℃、或約400℃或小於400℃下進行。
    在一些實施例中，使具有金屬材料(例如，過渡金屬化合物)的第一層沈積在基板上，於沈積期間基板未暴露於激發物種(例如電漿或自由基)。在一些實施例中，第一層的厚度小於約5 nm、小於約4 nm、小於約3 nm或約為1 nm到3 nm。在一些實施例中，厚度為約2 nm。接著，使上述第一層進行處理。所述處理包括使薄金屬層暴露於含氫氣體，更佳為暴露於激發含氫物種(例如含氫自由基或含氫電漿)，所述含氫氣體可與或可不與惰性氣體(例如He或Ar)結合使用。可在所要的溫度及電漿功率下經歷所要的時間進行激發物種的暴露。在一些實施例中，電漿功率可以4秒或小於4秒的脈衝方式施加。激發物種可以是在與基板之相同反應腔室中形成的電漿的一部分，或激發物種可遠端地產生並流入反應腔室中。在一些實施例中，含氫氣體可例如是氫或氨。隨後，在具有金屬材料之第一層上方沈積具有金屬材料(例如，第二過渡金屬化合物)之第二層。在相同溫度或不同溫度下，這些三個步驟可在相同反應器中或在不同反應器中進行。
    在暴露於激發物種之前及/或之後，可進行基板對含氧氣體的暴露，或是可在未暴露於含氧氣體的情況下完成處理。視情況，在所要的條件且經歷所要的時間下，於反應腔室中以受控制的方式進行對含氧氣體的暴露。在一些實施例中，含氧氣體可為氧氣及氮氣的混合物。在一些實施例中，含氧氣體可包括一些量的水氣。可在用以沈積金屬材料的沈積腔室中原位(in-situ)進行對含氧氣體的暴露。或者，藉由將基板從反應腔室卸載並使基板暴露於乾淨的室內空氣(所謂的「空斷(air break)」步驟)，可使基板暴露於含氧氣體。
    具有金屬材料之第一層可藉由物理氣相沈積法(physical vapor deposition，PVD)、化學氣相沈積法(chemical vapor deposition，CVD)、脈衝式CVD或脈衝式原子層沈積法(atomic layer deposition，ALD)來沈積。具有金屬材料之第二層可藉由PVD、CVD、脈衝式CVD或脈衝式ALD(包括電漿加強CVD或電漿加強ALD)來沈積。在一些實施例中，藉由ALD沈積金屬層來達到高階梯覆蓋率(step coverage)。前驅物可以短暫分開之脈衝方式交替並依序地流入反應腔室中。在一些實施例中，每一沈積循環形成約一單層或小於一單層的化合物，一個循環由連續之各前驅物的一個脈衝(例如，一個鈦前驅物脈衝及一個氮前驅物脈衝)構成。舉例而言，可使用TiCl4及NH3作為前驅物以短暫分開之脈衝方式來形成TiN。如說明書中所提及，在一些實施例中，金屬材料可包括氮化鉭、碳化鉭、氮碳化鉭(tantalum nitrocarbide)、碳化鈦、碳氮化鈦、氮化鈮、碳化鈮、氮碳化鈮(niobium nitrocarbide)、氮化鉬、碳化鉬、氮碳化鉬(molybdenum nitrocarbide)、氮化鉿、氮化鋯、鎢及氮化鎢。在一些實施例中，第一層及第二層可由單一材料形成。在一些其他實施例中，第一層及第二層中的一者或兩者可為由許多子層所形成的疊層。
    研究作為實例之各種金屬層的沈積且在圖2及圖4中詳細說明用於形成這些層的沈積順序。在進行示於圖2及圖4中的處理之後，使所有樣品於形成氣體(forming gas)(4% H2於N2中)中以420℃接受退火30分鐘。針對ALD，在ASM International’s EmerALD®之單晶圓反應器系統中，以還原氛圍(reducing ambient)執行沈積及處理，其中也提供有允許於反應腔室中產生電漿的電漿選項。EmerALD®單晶圓反應器系統由荷蘭阿爾梅勒的ASM International N.V購得。圖2、圖4及圖6提供用於TiN沈積的各種細節。在一些其他實施例中，例如氮化鉭、碳化鉭、碳氮化鉭、碳化鈦、碳氮化鈦、氮化鈮、碳化鈮、碳氮化鈮、氮化鉬、碳化鉬、碳氮化鉬、氮化鉿、氮化鋯、鎢及氮化鎢的金屬材料可與TiN一起形成或取代TiN而形成，使用類似的製程步驟及條件來達到類似的結果。
    發現依據本說明書所揭露之實施例的沈積可提供增加的EWF。由MIS結構的電容量-電壓(C-V)量測得到有效功函數(EWF)數值及等效氧化層厚度(equivalent oxide thickness，EOT)數值。在矽基板上之2 nm的HfO2層及1nm的界面SiO2層的頂部上方沈積金屬電極。參照圖2，在390℃下執行所有的TiN沈積，且在第一TiN層沈積與膜處理步驟之間，以及在處理步驟與第二TiN層沈積步驟之間均施行空斷。單一10 nm厚之ALD TiN層通常產生約4.7 eV到4.75 eV的功函數(1F)。然而，依據本說明書所揭露之實施例的沈積使較高的EWF產生。舉例而言，2 nm之ALD TiN層、接著進行一空斷、H2/Ar電漿處理(32個脈衝，每個脈衝2秒)、第二空斷、及10 nm之ALD TiN層展示出極高之4.96 eV的EWF(1F)。
    可把EWF的增加歸因於對激發氫物種的暴露。參照圖3，已發現，藉由在下ALD TiN層與上ALD TiN層之間以32個循環的電漿加強ALD(PEALD)來成長薄TaCN層，可得到更高之4.98 eV(1C)或5.04 eV(1B)的EWF。以熱ALD TaCN層來取代PEALD TaCN層，將導致較低的功函數(1D及1E)，其與單一10 nm厚之ALD TiN層的功函數接近。這些結果指出，通過PEALD TaCN而得到較高的EWF可歸因於將下(第一)TiN層暴露於含Ar/H2的電漿，所述電漿在PEALD TaCN的沈積期間被點燃。也發現，將電漿脈衝的時間由2秒增加至3秒或4秒，使得因增加了有效氧化層厚度(effective oxide thickness，EOT)而增加了EWF。最後，觀察到，僅在2 nm之第一TiN層與較厚的第二TiN層之間施行空斷，而沒有施行電漿處理步驟時(1G)，無法導致EWF增加。
    亦發現到，使用與上文所描述用於TiN層之製程類似的製程時，可增加TiN/TaCN雙層及TaC層的功函數。藉由熱活化製程(無電漿所產生的自由基的情況下)沈積TiN/TaCN雙層及TaC層，接著以含氫氣體對所述層進行處理，所述處理包括將所述層暴露於氫自由基或暴露於含氫電漿。藉由將所述層暴露於熱活化含氫氣體亦可增加功函數。
    在其他實驗中(其結果呈現於圖4中)，也對以下參數的影響進行研究：○施行空斷的次數及其位置的影響：￭在Ar/H2電漿處理之前及之後；￭在Ar/H2電漿處理之前；￭在Ar/H2電漿處理之後；以及￭無空斷；○TiN沈積溫度(325℃對390℃)的影響；以及○在Ar/H2電漿處理期間之晶圓溫度(325℃對390℃)的影響。
    以32個脈衝、每個脈衝2秒(32 pulses of 2 s each)的脈衝法(pulse-wise)施加Ar/H2電漿。
    如可在圖5中觀察到，在用於TiN薄膜之325℃沈積溫度導致有系統地產生較高的EOT數值。發現到，有利的EWF/EOT消長關係(trade-off)可通過以下的順序(圖4：2C)來達成：○在390℃下，成長第一TiN層及第二TiN層兩者；○在390℃下，進行Ar/H2電漿處理；以及○兩次空斷(在Ar/H2電漿處理之前及之後)。
    將理解，圖2及圖4中以類似條件進行處理的樣品(圖2之1F對圖4之2B)，其一些結果之間存在有差異。這些變異可能歸因於圖2的實驗與圖4的實驗之間的時滯(time lapse)。此外，圖4實驗中的空斷時間(1天到2天)短於圖2實驗中的空斷時間(1個禮拜到2個禮拜)。然而，對於各組的實驗而言，具有對Ar/H2電漿之暴露的所有順序皆提供了增加的EWF，其皆高於無上述暴露的那些組(圖2：1A及1G；圖4：2A及2E)的參考值。
    將詳述在圖2及圖4中的實驗之中所使用的各種額外製程條件概括在圖6中。將理解，TBTDET為三(二乙基氨基)叔丁醯胺鉭(TertiaryButylimido Tris(DiEthylamino)Tantalum)，Ta[N(C2H5)2]3[=NC(CH3)3]。據信在不同溫度下以及較少空斷或無空斷時，可藉由調整各種處理參數來達成所要的高EWF。可變化之製程參數的一些實例包括，但不限於：1)變化下TiN層的厚度；2)變化電漿功率及時間，包括僅有熱的處理(沒有電漿)；以及3)變化反應器中O2、N2及H2的含量。在上文所討論的實驗中，由EWF/EOT趨勢線觀察到：在較高EOT數值下觀察到較高EWF。另一方面，對於一些應用而言，需要在低的EOT數值下得到高的EWF。據信上文所提及之參數的變異可允許高的EWF與低的EOT之間呈有利的消長關係。
    雖然不願受理論的限制，但據信空斷結合對含氫氣體的暴露也可影響EWF。舉例而言，據信在一空斷、接著H2/Ar電漿處理、接著另一空斷的方式，可改變含金屬材料堆疊的晶粒尺寸/型態及/或O含量及N含量，從而可使堆疊(例如，TiN堆疊)的EWF增加。另外，在將第一金屬層暴露於含氫氣體或含氫電漿的步驟期間，空斷可導致存在含氧雜質或含氫雜質(例如O2或H2O)。這些雜質在達成所要的堆疊性質方面可發揮作用。
    舉例而言，雖然不願受理論的限制，但據信有一些EWF的增加可能是因為在第一金屬層與隨後的金屬層之間的界面上形成了H-O偶極(dipoles)。可提供低濃度的氧，而低濃度的氧可來自存在於反應器中及/或第一金屬層中的殘餘氧，或可在氫自由基或電漿處理之前、期間或之後，有意地將第一金屬層暴露於氧下而產生低濃度的氧。氧可來自於氫處理之前及/或之後所進行的空斷。較佳地，將氧濃度維持在足夠低的程度上，以限制金屬層的氧化，此氧化可導致EOT增加，這種情形是不希望發生的。
    在圖7中，其顯示出在電漿處理期間之峰對峰電壓值(peak-to-peak Voltage，Vpp)是一個更具決定性的因子，且比起電漿功率，Vpp與EWF的關連性更高：較高的Vpp得到較高的EWF。在圖8中顯示出在390℃下沈積TiN層的進一步結果。沈積厚度為2 nm的第一TiN薄膜，接著，以如圖8中所示的Vpp及脈衝時間來施行32個脈衝的電漿暴露，然後，沈積厚度為10 nm的第二TiN薄膜。在氫電漿處理之前及之後施行空斷。在0.5 Torr下，以氫/Ar混合物施行氫電漿處理。由圖8可觀察到，較高的Vpp及/或較長的脈衝時間導致較高的EWF。在一些實施例中，Vpp可為約110 V或大於110 V、約130 V或大於130 V、約160 V或大於160 V、或是約200 V或大於200 V。在一些實施例中，暴露於激發氫物種的時間可為約2秒或大於2秒、約4秒或大於4秒、或是約為2秒到4秒。作為參考，在未暴露於電漿下而形成的TiN(如上文所提及)具有較低之約4.7或4.73的EWF。
    再次參照圖1b到圖1c，將理解，在一些實施例中，由沈積第一層及第二層而形成的金屬材料可用作電極54。因此，在一些實施例中，可能會在由介電材料所形成的間隙壁界定的窄溝渠中進行第一層及第二層的沈積，且隨後可在由閘電極54界定的開口中沈積金屬填層。
    以下，參照圖9a到圖12來提供CMOS製造流程中沈積金屬閘極堆疊的一些實例。所有類似的影線(hatching)及陰影(shading)皆意指類似的層。製造流程包括沈積具有高功函數的PMOS金屬閘極，以及沈積具有低功函數的NMOS金屬閘極。將理解，以下所討論的材料僅是實例，故也可使用其他的材料。舉例而言，可使用如說明書中所討論的各種其他金屬材料來代替TiN。 實例1
    將參照圖9a到圖9c討論實例1。閘介電質可包括HfO2。PMOS金屬電極藉由沈積(由下到上)2 nm TiN層、1 nm TaCN層、4 nm TiN層、5 nm TiAl層以及一層填充金屬而形成。NMOS金屬電極包括(由下到上)2 nm TiN層、1 nm TaCN層、5 nm TiAl層以及一層填充金屬。針對NMOS，TiAl提供了低的功函數。然而，在PMOS堆疊中，TiAl層與HfO2/金屬電極之介面相隔很遠，且TiAl層對HfO2/金屬電極之介面的PMOS堆疊功函數的影響有限。在PMOS堆疊中，以Ar/H＊(其中H＊表示激發含氫物種，例如電漿中的氫自由基)進行的處理可在沈積TaCN層之前施行(圖9a及圖9b)，可在沈積TaCN期間施行(如果使用電漿加強沈積製程來形成TaCN層)(圖9c)，或是可在沈積TaCN層之後施行(圖9d)。
    圖9a的堆疊可用下列的製造流程來製造：1.沈積第一TiN層；2.在含氫氣體中處理第一TiN層；3.藉由熱製程沈積TaCN層，以及沈積第二TiN層；4.進行微影及蝕刻，以從NMOS元件移除第二TiN層，蝕刻終止於TaCN層上；以及5.沈積TiAl層及填充金屬。
    圖9b的堆疊可用下列的製造流程來製造：1.沈積TiN層；2.進行微影及蝕刻，以在NMOS元件上形成保護層(例如，光阻層或SiO2層)；3.在含氫氣體中處理TiN層；4.移除保護層；5.藉由熱製程沈積TaCN層，以及沈積第二TiN層；6.進行微影及蝕刻，以從NMOS元件移除第二TiN層，蝕刻終止於TaCN層上；以及7.沈積TiAl層及填充金屬。
    圖9c的堆疊可用下列的製造流程來製造：1.沈積第一TiN層；2.藉由含氫電漿加強製程來沈積TaCN層；3.沈積第二TiN層；4.進行微影及蝕刻，以從NMOS元件移除第二TiN層，蝕刻終止於TaCN層上；以及5.沈積TiAl層及填充金屬。
    圖9d的堆疊可用下列的製造流程來製造：1.沈積第一TiN層及TaCN層；2.進行微影及蝕刻，以在NMOS元件上形成保護層(例如，光阻層或SiO2層)；3.在含氫氣體中處理；4.移除保護層；5.沈積第二TiN層；6.進行微影及蝕刻，以從NMOS元件移除第二TiN層，蝕刻終止於TaCN層上；7.(進行選擇性蝕刻以削薄剩餘TaCN層的厚度)；8.沈積TiAl層(nEWF)及填充金屬，並視情況地在沈積填充金屬之前，沈積薄阻障金屬層(例如，TiN層)。 實例2
    將參照圖10討論實例2。閘介電質可包括HfO2。PMOS金屬電極藉由沈積2 nm TiN層、以含氫氣體處理TiN層、沈積4 nm TiN層以及沈積填充金屬而形成。NMOS金屬電極包括2 nm第一TiN層、5 nmTiAl層、4 nm第二TiN層以及填充金屬層。圖10的堆疊可用下列的製造流程來製造：1.沈積第一TiN層及TiAl層；2.進行微影及蝕刻，以在NMOS元件上形成保護層(例如，光阻層或SiO2層)；3.從PMOS元件移除TiAl層，終止蝕刻在TiN層上；4.在含氫氣體中處理；5.移除保護層；以及6.沈積第二TiN層及填充金屬。 實例3
    將參照圖11討論實例3。PMOS電極藉由沈積2 nm TiN層、在含氫氣體中處理TiN層、沈積5 nm TaC層以及沈積填充金屬層而形成。NMOS堆疊可包括5 nm TaC層以及一層填充金屬。TaC也提供了適合NMOS元件的低功函數，且與TiAl相當。然而，TaC具有可藉由ALD來沈積的優勢，反之TiAl通常藉由PVD製程來形成。圖11的堆疊可用下列的製造流程來製造：1.沈積第一TiN層；2.在含氫氣體中處理；3.進行微影及蝕刻(視情況，用SiO2硬罩幕)，以從NMOS元件移除TiN，蝕刻終止於HfO2；4.(如果適當，則視情況移除硬罩幕)；5.沈積TaC層，以設定NMOS元件的EWF；以及6.沈積填充金屬。 實例4
    將參照圖12討論實例4。PMOS金屬電極藉由沈積5 nm TaC層、在含氫氣體中處理、以及沈積填充金屬層而形成。NMOS金屬電極包括5 nm TaC層以及填充金屬，唯一的差異在於：針對NMOS金屬電極，省略了在含氫氣體中處理的步驟。一般認為，通過在含氫氣體中單獨處理TaC層，可使TaC層的功函數充分地改變而達到適合PMOS元件及NMOS元件的功函數。圖12的堆疊可用下列的製造流程來製造：1.沈積TaC層(具有nEWF)；2.進行微影及蝕刻，以保護層(例如，光阻層或SiO2層)來遮罩NMOS元件；3.在含氫氣體中處理以調整PMOS元件的EWF；4.移除NMOS元件的保護層；以及5.沈積填充金屬。
    對於所有的實例1到實例4(示於圖9a到圖12)而言，在沈積填充金屬層之前，可額外地沈積例如2 nm TiN層的薄阻障層。雖然不願受理論的限制，但據信上述的阻障層可保護這些功函數敏感層，使其免受來自填充金屬之雜質的內擴散(in-diffusion)。
    本說明書中所描述的製程可用以同時調整PMOS元件及NMOS元件的有效功函數。另外，可形成具有不同功函數之不同類型的元件。將理解，對於電晶體元件而言，不同的功函數可提供不同的臨界電壓。因此，在一些實施例中，可能會形成一類具有低Vt(Vt為臨界電壓)的元件，其導致高速度及高功率消耗；一類具有中等Vt的元件，其導致中等速率及中等功率消耗；以及一類具有高Vt的元件，其導致低速率及低功率消耗，所有上述類型的元件藉由一製造流程形成在相同的基板上。依據本說明書中所討論的製程，可將不同類型的元件暴露於不同的氫處理，或者，根據本說明書中所討論的製程，可針對各類型元件形成不同堆疊。舉例而言，可同時地沈積各類型元件的電極層，且當將一或多個類型的元件進行含氫氣體的暴露處理時，可使用保護層來保護一或多個其他類型的元件(如本說明書所討論)。隨後，可保護已暴露的元件，並可將保護層從一或多個其他類型元件移除以進行含氫氣體處理。此製程可重覆進行至所有類型的元件都如所願暴露於含氫氣體為止。可變化各類型元件的暴露參數，從而使制定不同類型元件的不同臨界電壓成為可能。
    在一些其他的實施方案中，使不同類型的元件的電極堆疊個別形成。在形成各個堆疊的期間，藉由提供對含氫氣體的暴露的不同條件，以提供不同的臨界電壓。
    本領域具有通常知識者將理解，可在不背離本發明之範疇下，上述製程可進行各種省略、增加及修改，且所有上述的修改及變化意欲落入如後附申請專利範圍所定義之本發明的範疇內。
    10‧‧‧基板
    20‧‧‧二氧化矽介面層
    30‧‧‧高-k介電層
    40‧‧‧介電蓋
    50‧‧‧金屬電極層
    52‧‧‧蝕刻終止層
    54‧‧‧金屬電極層
    56‧‧‧金屬填層
    60、62、66‧‧‧多晶矽層
    64、68‧‧‧溝渠
    70‧‧‧側壁間隙壁
    80‧‧‧源極/汲極區
    90‧‧‧快速熱退火
    參照以下圖式來描述本發明的非限制性實施例及非詳盡性實施例，其中貫穿全文以相似的元件符號指代相似的部件。
    圖1a到圖1c顯示用以形成金屬閘電極之各種製造流程的實例。
    圖2顯示用以沈積導電材料之各種製程順序的實例。
    圖3為以圖解呈現示於圖2中之順序的結果的實例。
    圖4顯示用以沈積導電材料之製程順序的其他實例。
    圖5為以圖解呈現示於圖4中之順序的結果的實例。
    圖6顯示用於圖2及圖4之製程順序中的一些條件。
    圖7為以圖解呈現有效功函數隨著用於產生激發含氫物種之峰對峰電壓值的變化而變化的實例。
    圖8為以圖解呈現有效功函數隨著用於產生激發含氫物種之峰對峰電壓值的變化，以及隨著用於產生激發含氫物種之各脈衝之功率施加時間的變化而變化的實例。
    圖9a到圖12顯示出閘電極堆疊之示意剖面圖的實例。
    权利要求:
    Claims (35)
    [1] 一種半導體處理的方法，包括：在基板上形成閘電極，其中形成所述閘電極包括：在反應腔室中提供所述基板，所述基板包括閘介電質；在所述閘介電質上沈積包括過渡金屬化合物的第一層，其中在未使所述基板暴露於電漿或電漿產生之自由基下，進行沈積所述第一層；使所述第一層暴露於含氫氣體；以及接著沈積包括過渡金屬化合物的第二層。
    [2] 如申請專利範圍第1項所述之半導體處理的方法，其中所述第一層的厚度為約5 nm或小於5 nm。
    [3] 如申請專利範圍第1項所述之半導體處理的方法，其中所述閘電極及所述閘介電質構成閘極堆疊，且所述閘極堆疊中之所述閘電極的功函數為約4.85 eV或大於4.85 eV。
    [4] 如申請專利範圍第3項所述之半導體處理的方法，其中所述功函數為約5.0 eV或大於5.0 eV。
    [5] 如申請專利範圍第1項所述之半導體處理的方法，其中所述含氫氣體包括激發含氫物種。
    [6] 如申請專利範圍第5項所述之半導體處理的方法，其中所述激發含氫物種包括氫自由基。
    [7] 如申請專利範圍第5項所述之半導體處理的方法，其中所述激發含氫氣體物種為含氫電漿的一部分。
    [8] 如申請專利範圍第7項所述之半導體處理的方法，其中用於形成所述含氫電漿的電漿功率為約175 W或大於175 W。
    [9] 如申請專利範圍第7項所述之半導體處理的方法，其中以約2秒或大於2秒的脈衝施加用於產生所述激發含氫物種的電漿功率。
    [10] 如申請專利範圍第7項所述之半導體處理的方法，其中用於產生所述激發含氫物種的峰對峰電壓值為約130 V或大於130 V。
    [11] 如申請專利範圍第10項所述之半導體處理的方法，其中所述峰對峰電壓值為約160 V或大於160 V。
    [12] 如申請專利範圍第7項所述之半導體處理的方法，其中使所述第一層暴露於所述含氫氣體包括藉由電漿加強原子層沈積法沈積薄膜。
    [13] 如申請專利範圍第12項所述之半導體處理的方法，其中藉由電漿加強原子層沈積法沈積的所述薄膜為含鉭薄膜。
    [14] 如申請專利範圍第1項所述之半導體處理的方法，其中藉由原子層沈積法沈積所述第一層。
    [15] 如申請專利範圍第14項所述之半導體處理的方法，其中藉由電漿加強原子層沈積法沈積所述第二層。
    [16] 如申請專利範圍第1項所述之半導體處理的方法，其中藉由原子層沈積法沈積所述第二層。
    [17] 如申請專利範圍第1項所述之半導體處理的方法，更包括在沈積所述第一層與暴露所述第一層之間、或是在暴露所述第一層與沈積所述第二層之間使所述基板暴露於含氧氣體。
    [18] 如申請專利範圍第17項所述之半導體處理的方法，其中使所述基板暴露於含氧氣體包括從所述反應腔室中卸載所述基板，並使所述基板暴露於乾淨的室內空氣。
    [19] 如申請專利範圍第1項所述之半導體處理的方法，更包括在沈積所述第一層與暴露所述第一層之間、以及在暴露所述第一層與沈積所述第二層之間使所述基板暴露於含氧氣體。
    [20] 如申請專利範圍第1項所述之半導體處理的方法，其中形成所述閘電極包括使所述第一層及所述第二層沈積到由介電材料所定義的溝渠內。
    [21] 如申請專利範圍第20項所述之半導體處理的方法，其中形成所述閘電極包括形成PMOS電晶體的閘電極。
    [22] 如申請專利範圍第20項所述之半導體處理的方法，其中形成所述閘電極定義所述溝渠的一開口，且所述半導體處理的方法更包括以金屬填充所述開口。
    [23] 如申請專利範圍第22項所述之半導體處理的方法，其中在沈積所述第一層與填充所述開口之間，使所述基板維持在小於約420℃的溫度。
    [24] 如申請專利範圍第1項所述之半導體處理的方法，其中所述第一層及所述第二層中的一者或兩者為包括多個材料子層的疊層。
    [25] 一種半導體處理的方法，包括：沈積金屬電極，其中沈積所述金屬電極包括：在介電層上沈積金屬材料，其中用於沈積所述金屬材料的前驅物不是以電漿來活化；使所述金屬材料暴露於激發含氫物種；以及在暴露所述金屬材料之後，接著使額外的金屬材料沈積在所述金屬材料上。
    [26] 如申請專利範圍第25項所述之半導體處理的方法，其中用於沈積所述額外的金屬材料的前驅物不是以電漿來活化。
    [27] 如申請專利範圍第25項所述之半導體處理的方法，其中在小於約420℃下進行沈積所述金屬電極。
    [28] 如申請專利範圍第25項所述之半導體處理的方法，其中所述金屬材料為過渡金屬化合物。
    [29] 如申請專利範圍第28項所述之半導體處理的方法，其中所述過渡金屬化合物為金屬氮化物、金屬碳化物或金屬氮碳化物。
    [30] 如申請專利範圍第29項所述之半導體處理的方法，其中所述過渡金屬化合物由以下組成的族群中選出：碳化鉭、氮碳化鉭、氮化鉭、碳化鈦、碳氮化鈦以及氮化鈦。
    [31] 如申請專利範圍第25項所述之半導體處理的方法，其中沈積所述金屬材料形成實質上均勻的材料層。
    [32] 如申請專利範圍第25項所述之半導體處理的方法，其中沈積所述金屬材料形成包括不同材料之子層的疊層。
    [33] 如申請專利範圍第25項所述之半導體處理的方法，其中沈積所述金屬材料及沈積所述額外的金屬材料包括沈積相同材料。
    [34] 如申請專利範圍第25項所述之半導體處理的方法，其中沈積所述金屬材料形成具有厚度為約1 nm到3 nm的層。
    [35] 如申請專利範圍第34項所述之半導體處理的方法，其中所述金屬電極構成閘極堆疊的一部分，且其中與在沒有所述電漿處理下進行相同製程時的功函數相比，所述閘極堆疊中之所述金屬電極的功函數增加至大於約0.15 eV。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US201161492207P| true| 2011-06-01|2011-06-01||
    US13/359,385|US9136180B2|2011-06-01|2012-01-26|Process for depositing electrode with high effective work function|
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