• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    提出一種具有新穎結構的記憶體元件以及一種包括記憶體元件的信號處理電路。包括一具有一第一電晶體與一第二電晶體的第一電路，以及一具有一第三電晶體與一第四電晶體的第二電路。各對應一輸入信號的一第一信號電位與一第二信號電位係分別經由在導通狀態中的第一電晶體輸入到第二電晶體的閘極以及經由在導通狀態中的第三電晶體輸入到第四電晶體的閘極。之後，關閉第一電晶體與第三電晶體。使用第二電晶體與第四電晶體的狀態來讀出輸入信號。可對第一電晶體與第三電晶體使用一包括在內部形成通道之氧化半導體的電晶體。
    公开号:TW201303886A
    申请号:TW101106752
    申请日:2012-03-01
    公开日:2013-01-16
    发明作者:Masami Endo
    申请人:Semiconductor Energy Lab；
    IPC主号:G11C7-00
    专利说明:
    記憶體元件及信號處理電路
    本發明係關於一種記憶體元件，以及一種記憶體裝置與一種包括此記憶體元件的信號處理電路。此外，本發明係關於一種包括此信號處理電路的電子裝置。
    如中央處理單元(CPU)的信號處理電路依據其應用而具有各種配置，但通常都配置有某幾種記憶體裝置，如暫存器和快取記憶體以及主記憶體，用來儲存資料或程式。暫存器具有暫時持有用來實現算術處理的資料、保持程式執行狀態等功能。另外，快取記憶體係置於算術電路與主記憶體之間，以減少低速存取主記憶體並加速算術處理。
    在如暫存器或快取記憶體的儲存裝置中，需要以比在主記憶體中更高的速度來進行資料的寫入。因此，一般來說，係使用正反器或之類作為暫存器，且使用靜態隨機存取記憶體(SRAM)作為快取記憶體。也就是說，關於上述的暫存器、快取記憶體等，當停止供應電壓時，揮發性記憶體裝置中的資料會被抹除。
    為了減少功率耗損，已提出一種方法，即在未輸入和輸出資料期間暫時停止供應電源電壓給信號處理電路。在此方法中，非揮發性記憶體裝置係位於如暫存器或快取記憶體之揮發性記憶體裝置的周圍，以便暫時將資料存在非揮發性記憶體裝置中。因此，甚至當在信號處理電路中停止供應電壓電位時，暫存器或快取記憶體等仍能保持資料(例如，見專利文件1)。
    此外，在信號處理電路中長時間停止供應電源電壓的情況下，在揮發性記憶體裝置中的資料會在停止供應電源電壓之前被轉移到如硬碟或快取記憶體的外部記憶體裝置，使能防止資料被抹除。 [參考] [專利文件]
    [專利文件1]日本專利申請公開案第H10-078836號
    在專利文件1所揭露之上述信號處理電路中，鐵電物質係使用於包括於非揮發性記憶體裝置的記憶元件。在包括鐵電物質的記憶體元件中，重複的資料寫入會使鐵電材料疲乏，而導致如寫入錯誤的問題。所以，會限制複寫的次數。
    在使用快取記憶體作為非揮發性記體裝置的情況下，會施加高電壓以產生隧道電流，藉此注入或釋放電子。因此，會有重複進行資料複寫而使記憶體元件劇烈惡化的問題，使得限制了複寫的次數。
    在信號處理電路中停止供應電源電壓期間而將揮發性記憶體裝置的資料存在外部記憶體裝置的情況下，將資料從外部記憶體裝置送回揮發性記憶體裝置須耗費很長的時間。因此，上述信號處理電路並不適用於為了降低功率耗損的短時間停止供應電源。
    鑒於上述問題，本發明之實施例之一目的在於提出一種具有新穎結構的記憶體元件。本發明之實施例之一目的在於提出一種包括記憶體元件的信號處理電路。
    本發明之一實施例的記憶體元件包括一第一電路和一第二電路。第一電路包括一第一電晶體與一第二電晶體。第二電路包括一第三電晶體與一第四電晶體。對應一第一信號的信號電位係經由在導通狀態中的第一電晶體輸入到第二電晶體的閘極。對應一第二信號的信號電位係經由在導通狀態中的第三電晶體輸入到第四電晶體的閘極。之後，關閉第一電晶體，以便第一電路保持在第二電晶體的閘極中對應於第一信號的信號電位；關閉第三電晶體，以便第二電路保持在第四電晶體的閘極中對應於第二信號的信號電位(以下，上述操作被稱為資料寫入記憶體元件)。接著，使用第二電晶體的狀態與第四電晶體的狀態來讀出第一信號或第二信號(以下，上述操作被稱為資料從記憶體元件中讀出)。這裡，電晶體的狀態表示電晶體是在導通狀態或在斷開狀態。請注意第二信號可以是第一信號的反向信號或是與第一信號相同的信號。此外，第二電晶體的極性可與第四電晶體的極性不同或相同。這裡，電晶體的極性表示電晶體是n型通道電晶體或是p型通道電晶體。「一電晶體之極性與另一電晶體之極性相同」表示兩電晶體都是n型通道電晶體或p型通道電晶體；「一電晶體之極性與另一電晶體之極性不同」表示其中一個電晶體是n型通道電晶體而另一個是p型通道電晶體。
    使用具有極小開路電流之電晶體作為第一電晶體和第三電晶體使得長時間保持第二電晶體和第四電晶體之閘極的電位(信號電位)為可能。因此，記憶體元件有可能長時間保持第一信號和第二信號。以此方式，有可能大大減少不必要的週期性資料複寫操作(以下稱為再新操作)或再新操作的頻率，藉此記憶體元件實質上能當作非揮發性記憶體元件。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬的能帶隙之半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為第一電晶體和第三電晶體。 (使用感測放大器的結構)
    能使用感測放大器來讀取使用第二電晶體之狀態與第四電晶體之狀態的第一信號或第二信號。讀取結構可依據第二電晶體之極性與第四電晶體之極性之間的關係、第一信號與第二信號之間的關係、及施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位之間的關係來變化。具體的結構實例會在下面描述。 (具體實例1)
    描述一讀取結構的實例，其中第二信號係第一信號的反向信號，第二電晶體的極性與第四電晶體的極性不同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位相同。
    本文中，「施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位相同」表示例如施加低電源電位到第二電晶體之源極和汲極之其一者與第四電晶體之源極和汲極之其一者，或施加高電源電位到第二電晶體之源極和汲極之其一者與第四電晶體之源極和汲極之其一者。這裡，低電源電位可以是接地電位。
    記憶體元件可更包括一感測放大器及一預充電電路。預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的佈線(或端點)。第二電晶體之源極和汲極之另一者與第四電晶體之源極和汲極之另一者係彼此電性連接並經由第一開關電性連接感測放大器的輸入端。此外，被施加預充電電位的佈線係經由第二開關電性連接感測放大器的輸入端。接著，感測放大器放大並輸出所輸入到輸入端的電位。請注意感測放大器可輸出一參考電位與輸入到輸入端的電位之間的比較結果。利用感測放大器的輸出可讀出第一信號或第二信號。例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器。當設置預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，使得能將感測放大器之輸入端的電位設為對應於所儲存資料的預定電位。於是，能縮短將感測放大器之輸入端的電位設為對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例2)
    描述一讀取結構的實例，其中第二信號與第一信號相同，第二電晶體的極性與第四電晶體的極性不同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位相同。
    記憶體元件可更包括一感測放大器、一第一預充電電路、及一第二預充電電路。第一預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的第一佈線(或端點)。第二預充電電路可包括一第三開關、一第四開關、及一被施加一預充電電位的第二佈線(或端點)。第二電晶體之源極和汲極之另一者經由第一開關電性連接感測放大器的第一輸入端。第四電晶體之源極和汲極之另一者經由第三開關電性連接感測放大器的第二輸入端。被施加預充電電位的第一佈線係經由第二開關電性連接感測放大器的第一輸入端，且被施加預充電電位的第二佈線係經由第四開關電性連接感測放大器的第二輸入端。感測放大器輸出輸入到第一輸入端的電位與輸入到第二輸入端的電位之間的比較結果。利用輸出可讀出第一信號或第二信號。例如能使用閂鎖電路、運算放大器或之類作為感測放大器。當設置第一預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之第一輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之第一輸入端的電位設為對應於所存資料的預定電位。此外，當設置第二預充電電路時，關閉第三開關並打開第四開關，使得感測放大器之第二輸入端能具有預充電電位，再接著打開第三開關並關閉第四開關，以能將感測放大器之第二輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之第一輸入端與第二輸入端的電位各變成對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例3)
    描述一讀取結構的實例，其中第二信號係第一信號的反向信號，第二電晶體的極性與第四電晶體的極性相同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位相同。
    記憶體元件可更包括一感測放大器、一第一預充電電路、及一第二預充電電路。第一預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的第一佈線(或端點)。第二預充電電路可包括一第三開關、一第四開關、及一被施加一預充電電位的第二佈線(或端點)。第二電晶體之源極和汲極之另一者經由第一開關電性連接感測放大器的第一輸入端。第四電晶體之源極和汲極之另一者經由第三開關電性連接感測放大器的第二輸入端。被施加預充電電位的第一佈線係經由第二開關電性連接感測放大器的第一輸入端，且被施加預充電電位的第二佈線係經由第四開關電性連接感測放大器的第二輸入端。感測放大器輸出輸入到第一輸入端的電位與輸入到第二輸入端的電位之間的比較結果。利用輸出可讀出第一信號或第二信號。例如能使用閂鎖電路、運算放大器或之類作為感測放大器。當設置第一預充電電路時，關閉第一開關並打開第二開關，如此感測放大器之第一輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之第一輸入端的電位設為對應於所存資料的預定電位。此外，當設置第二預充電電路時，關閉第三開關並打開第四開關，使得感測放大器之第二輸入端能具有預充電電位，再接著打開第三開關並關閉第四開關，以能將感測放大器之第二輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之第一輸入端與第二輸入端的電位各變成對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例4)
    描述一讀取結構的實例，其中第二信號與第一信號相同，第二電晶體的極性與第四電晶體的極性相同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位相同。
    記憶體元件可更包括一感測放大器及一預充電電路。預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的佈線(或端點)。第二電晶體之源極和汲極之另一者與第四電晶體之源極和汲極之另一者係彼此電性連接並經由第一開關電性連接感測放大器的輸入端。此外，被施加預充電電位的佈線係經由第二開關電性連接感測放大器的輸入端。接著，感測放大器放大並輸出所輸入到輸入端的電位。請注意感測放大器可輸出一參考電位與輸入到輸入端的電位之間的比較結果。利用感測放大器的輸出可讀出第一信號或第二信號。例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器。當設置預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之輸入端的電位設為對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例5)
    描述一讀取結構的實例，其中第二信號係第一信號的反向信號，第二電晶體的極性與第四電晶體的極性不同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位不同。
    本文中，「施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位不同」表示例如施加低電源電位到第二電晶體之源極和汲極之其一者並施加高電源電位到第四電晶體之源極和汲極之其一者，或施加高電源電位到第二電晶體之源極和汲極之其一者並施加低電源電位到第四電晶體之源極和汲極之其一者。
    記憶體元件可更包括一感測放大器、一第一預充電電路、及一第二預充電電路。第一預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的第一佈線(或端點)。第二預充電電路可包括一第三開關、一第四開關、及一被施加一預充電電位的第二佈線(或端點)。第二電晶體之源極和汲極之另一者經由第一開關電性連接感測放大器的第一輸入端。第四電晶體之源極和汲極之另一者經由第三開關電性連接感測放大器的第二輸入端。被施加預充電電位的第一佈線係經由第二開關電性連接感測放大器的第一輸入端，且被施加預充電電位的第二佈線係經由第四開關電性連接感測放大器的第二輸入端。感測放大器輸出輸入到第一輸入端的電位與輸入到第二輸入端的電位之間的比較結果。利用輸出可讀出第一信號或第二信號。例如能使用閂鎖電路、運算放大器或之類作為感測放大器。當設置第一預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之第一輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之第一輸入端的電位設為對應於所存資料的預定電位。另外，當設置第二預充電電路時，關閉第三開關並打開第四開關，使得感測放大器之第二輸入端能具有預充電電位，再接著打開第三開關並關閉第四開關，以能將感測放大器之第二輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之第一輸入端與第二輸入端的電位各變成對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例6)
    描述一讀取結構的實例，其中第二信號與第一信號相同，第二電晶體的極性與第四電晶體的極性不同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位不同。
    記憶體元件可更包括一感測放大器及一預充電電路。預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的佈線(或端點)。第二電晶體之源極和汲極之另一者與第四電晶體之源極和汲極之另一者係彼此電性連接並經由第一開關電性連接感測放大器的輸入端。此外，被施加預充電電位的佈線係經由第二開關電性連接感測放大器的輸入端。接著，感測放大器放大並輸出所輸入到輸入端的電位。請注意感測放大器可輸出一參考電位與輸入到輸入端的電位之間的比較結果。利用感測放大器的輸出可讀出第一信號或第二信號。例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器。當設置預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之輸入端的電位設為對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例7)
    描述一讀取結構的實例，其中第二信號係第一信號的反向信號，第二電晶體的極性與第四電晶體的極性相同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位不同。
    記憶體元件可更包括一感測放大器及一預充電電路。預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的佈線(或端點)。第二電晶體之源極和汲極之另一者與第四電晶體之源極和汲極之另一者係彼此電性連接並經由第一開關電性連接感測放大器的輸入端。另外，被施加預充電電位的佈線係經由第二開關電性連接感測放大器的輸入端。接著，感測放大器放大並輸出所輸入到輸入端的電位。請注意感測放大器可輸出一參考電位與輸入到輸入端的電位之間的比較結果。利用感測放大器的輸出可讀出第一信號或第二信號。例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器。當設置預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之輸入端的電位設為對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。 (具體實例8)
    描述一讀取結構的實例，其中第二信號與第一信號相同，第二電晶體的極性與第四電晶體的極性相同，且施加到第二電晶體之源極和汲極之其一者的電位與施加到第四電晶體之源極和汲極之其一者的電位不同。
    記憶體元件可更包括一感測放大器、一第一預充電電路、及一第二預充電電路。第一預充電電路可包括一第一開關、一第二開關、及一被施加一預充電電位的第一佈線(或端點)。第二預充電電路可包括一第三開關、一第四開關、及一被施加一預充電電位的第二佈線(或端點)。第二電晶體之源極和汲極之另一者經由第一開關電性連接感測放大器的第一輸入端。第四電晶體之源極和汲極之另一者經由第三開關電性連接感測放大器的第二輸入端。被施加預充電電位的第一佈線係經由第二開關電性連接感測放大器的第一輸入端，且被施加預充電電位的第二佈線係經由第四開關電性連接感測放大器的第二輸入端。感測放大器輸出輸入到第一輸入端的電位與輸入到第二輸入端的電位之間的比較結果。利用輸出可讀出第一信號或第二信號。例如能使用閂鎖電路、運算放大器或之類作為感測放大器。當設置第一預充電電路時，關閉第一開關並打開第二開關，使得感測放大器之第一輸入端能具有預充電電位，再接著打開第一開關並關閉第二開關，以能將感測放大器之第一輸入端的電位設為對應於所存資料的預定電位。另外，當設置第二預充電電路時，關閉第三開關並打開第四開關，使得感測放大器之第二輸入端能具有預充電電位，再接著打開第三開關並關閉第四開關，以能將感測放大器之第二輸入端的電位設為對應於所存資料的預定電位。於是，能縮短將感測放大器之第一輸入端與第二輸入端的電位各變成對應於所存資料之預定電位的時間。所以，能迅速讀出存在記憶體元件中的資料。
    上述為使用第二電晶體之狀態與第四電晶體之狀態來讀出第一信號或第二信號之結構的具體實例。 (預充電電路的變化)
    預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。請注意在(具體實例2)、(具體實例3)、(具體實例5)、及(具體實例8)中，施加到第一佈線的預充電電位可能與施加到第二佈線的預充電電位相同或不同。在施加到第一佈線的預充電電位與施加到第二佈線的預充電電位相同之情形下，可使用單一佈線作為第一佈線與第二佈線。此外，可提供單一開關作為第二開關和第四開關。
    另外，在(具體實例1)、(具體實例4)、(具體實例6)、及(具體實例7)中，感測放大器的輸入端可經由負載來電性連接被施加預充電電位的佈線，而非設置預充電電路的第二開關。以此方式，當第二電晶體和第四電晶體皆在斷開狀態時，能以對應於第一信號的信號電位與對應於第二信號的信號電位將預充電電位輸入到感測放大器的輸入端。此外，在(具體實例2)、(具體實例3)、(具體實例5)、及(具體實例8)中，感測放大器的第一輸入端可經由負載來電性連接被施加預充電電位的第一佈線，而非設置第一預充電電路的第二開關；且感測放大器的第二輸入端可經由負載來電性連接被施加預充電電位的第二佈線，而非設置第二預充電電路的第四開關。以此方式，當第二電晶體和第四電晶體皆在斷開狀態時，能以對應於第一信號的信號電位與對應於第二信號的信號電位將預充電電位輸入到感測放大器的第一輸入端和第二輸入端。請注意如上所述，在沒有預充電電路之第二開關(或第二開關與第四開關)下，而被施加預充電電位的佈線(或第一佈線與第二佈線)係經由負載來電性連接感測放大器的輸入端之情形下，可省略第一開關(或第一開關與第三開關)。 (記憶體元件的變化)
    本發明之一實施例之記憶體元件可更包括一具有一對電極的電容器，其中一個電極係電性連接感測放大器的輸入端。替代地，在感測放大器包括第一輸入端與第二輸入端的情形下，記憶體元件可更包括一具有一對電極的電容器，其中一個電極係電性連接感測放大器的第一輸入端，及包括另一個具有一對電極的電容器，其中一個電極係電性連接感測放大器的第二輸入端。也就是說，記憶體元件可更包括一保持感測放大器之輸入端之電位的儲存電容器(或保持感測放大器之第一輸入端與第二輸入端之電位的儲存電容器)。請注意當然可使用包括在佈線或感測放大器或之類中的元件之寄生電容，藉此可使用寄生電容來代替儲存電容器。本發明之一實施例之記憶體元件可更包括一具有一對電極的電容器，其中一個電極係電性連接第二電晶體的閘極、及包括一具有一對電極的電容器，其中一個電極係電性連接第四電晶體的閘極。也就是說，記憶體元件可更包括保持第二電晶體的閘極之電位的儲存電容器與保持第四電晶體的閘極之電位的儲存電容器。請注意當然可使用電晶體、佈線或之類的寄生電容，藉此可使用寄生電容來代替儲存電容器。
    第一電晶體和第三電晶體各可以是包括兩個閘極的電晶體，其中這兩個閘極之間設置了一氧化物半導體層。上述電晶體的臨界電壓可透過使用輸入到其中一個閘極的信號來控制，且也可減少電晶體的開路電流。另外，也可增加電晶體的導通電流。當增加每個第一電晶體與第三電晶體的導通電流時，可更迅速地寫入資料到記憶體元件。
    本發明之一實施例之記憶體元件可具有更包括揮發性記憶體電路的結構，其中對應於存在揮發性記憶體電路中的資料的信號是第一信號或第二信號，且感測放大器之輸出信號或輸出信號的反向信號會輸入到揮發性記憶體電路。這個結構允許記憶體元件包括第一電路和第二電路，以在停止供應電源電壓給記憶體元件之前保持存在揮發性記憶體電路中的資料。之後，當停止供應電源電壓時，便失去存在揮發性記憶體電路中的資料。然而，存在包括第一電路和第二電路之記憶體元件中的資料並不會消失。因此，在停止供應電源電壓期間仍可保持資料。接著，在重新開始供應電源電壓之後，在包括第一電路和第二電路之記憶體元件中保持的資料會被送回揮發性記憶體電路。以此方式，能夠備份存在揮發性記憶體電路中的資料。
    本發明之一實施例可以是一種包括記憶體元件的信號處理電路。
    能夠提出能大大減少不必要的週期性資料複寫操作(以下稱為再新操作)或再新操作之頻率的記憶體元件。本文中，記憶體元件是以將信號電位輸入到預定節點(第二電晶體之閘極和第四電晶體之閘極)、關閉具有極小開路電流的電晶體(第一電晶體與第三電晶體)、及使節點在浮置狀態中的方式來儲存資料。因此，有可能減少由於重複寫入資料而導致的元件退化並增加資料的可複寫次數。
    此外，一個資料會被寫到記憶體元件中作為兩個信號，即第一信號和第二信號。換言之，在記憶體元件中，對應於第一信號的信號電位被輸入並保持在第一電路中的第二電晶體之閘極上，且對應於第二信號的信號電位被輸入並保持在第二電路中的第四電晶體之閘極上。接著，使用由第一信號決定之第二電晶體之狀態與由第二信號決定之第四電晶體之狀態來從記憶體元件中讀出資料。因此，即使第二電晶體與第四電晶體之閘極電位之其一者不是預定信號電位，當第二電晶體與第四電晶體之閘極電位之另一者變成預定信號電位時，仍有可能寫入、保持、並讀出預定資料。如此，可降低資料的寫入錯誤或讀取錯誤。此外，資料寫到記憶體元件所須的週期可設得很短，如此可提供寫入速度高的記憶體元件。
    在信號處理電路中使用記憶體元件，使得信號處理電路甚至在停止供應電源電壓之後還能長時間保持資料。因此，當重新開始供應電源電壓時，信號處理電路可使用所儲存的資料來立即啟動預定的處理。所以，在信號處理電路中可頻緊地進行短時間的停止電源，如此更可降低功率耗損。此外，如上所述，有可能增加資料的可複寫次數，且當在信號處理電路中使用幾乎不會發生資料的寫入錯誤和讀取錯誤之記憶體元件時，就能增進信號處理電路的可靠度。此外，如上所述，在信號處理電路中使用寫入速度高的記憶體元件也有可能增進信號處理電路的操作速度。
    以下將參考附圖來說明本發明之實施例和實例。然而，本發明並不受限於下列說明，且那些本領域之熟知技藝者能輕易了解在不背離本發明之範圍與精神下可變化各種模式與細節。因此，本發明不應解釋為受限於下面實施例與實例的說明。
    請注意例如在使用不同極性的電晶體之情形下或在電路操作中改變電流流向之情形下，可調換「源極」和「汲極」的功能。因此，在本說明書中，「源極」和「汲極」之名稱也可用來分別表示汲極和源極。
    另外，甚至當在電路圖中的獨立元件互相電性連接時，也會有導電膜具有複數個元件的功能之情形，如部分的佈線可當作端點或電極。本說明書中的「電性連接」在其範疇中包括一個導電膜具有複數個元件的功能之情形。
    在本說明書中，在元件之間的實體關係之描述上，「在上方」和「在下方」並不一定分別表示「直接在上面」和「直接在下面」。例如，「在閘極絕緣層上方的閘極」之敘述可表示在閘極絕緣層與閘極之間會有一額外元件。
    請注意為了容易理解，在有些例子中並不會精確地表現每個在圖中所示之元件的位置、大小、範圍等。因此，所揭露之發明並不必受限於如圖中揭露的位置、大小、範圍等。
    使用如「第一」、「第二」、「第三」之序數是為了避免元件之間的混淆。 (實施例1) (記憶體元件之結構1)
    第1圖顯示本發明之一實施例之記憶體元件。在第1圖中，記憶體元件100包括一電路1000a、一電路1000b、一反向器電路400、一感測放大器1451、一開關1450a、一開關1450b、及一電容器104。資料輸入到端點D，記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、及電容器104。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬的能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第1圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第1圖所示之記憶體元件100中，輸入到電路1000b之端點D2的信號是輸入到電路1000a之端點D1的信號的反向信號，其藉由反向器電路400反向而得到。例如可使用反向器440來作為反向器電路400。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性彼此不同。雖然第1圖顯示之實例中，電晶體102a是n型通道電晶體且電晶體102b是p型通道電晶體，但本實施例並不以此為限。電晶體102a可以是p型通道電晶體且電晶體102b可以是n型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是相同電位，即電位V1。
    端點B1和端點B2係彼此電性連接以經由開關1450b電性連接感測放大器1451的輸入端IN。換言之，開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B1和B2。這裡，可視為端點B1和端點B2係電性連接端點B且開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B。電容器104的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN，而電容器104的成對電極之另一個電極係電性連接端點C3。此外，端點VR經由開關1450a電性連接感測放大器1451的輸入端IN。意即，開關1450a會選擇性地電性連接感測放大器1451的輸入端IN及端點VR。這裡，開關1450a、開關1450b、及端點VR全體可稱為一預充電電路。預充電電位可施加到端點VR(或電性連接端點VR的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。接著，感測放大器1451放大並從輸出端OUT輸出輸入到輸入端IN的電位。
    這裡，可輸入相同或不同的電位到端點C1、C2、及C3。例如，可輸入電位V1到端點C1、C2、及C3。
    例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器1451。第2A圖顯示使用緩衝器1441作為感測放大器1451的實例。如第2B圖所示，感測放大器1451可輸出一參考電位ref與輸入到輸入端IN的電位之間的比較結果。具有上述結構的感測放大器1451可稱作比較器1442。例如可使用運算放大器或閂鎖電路來產生比較器1442。替代地，如第2C和2D圖所示，可使用閂鎖電路1443作為感測放大器1451。例如可使用反向器1444和反向器1445來產生閂鎖電路1443。請注意可選擇性地施加電源電壓到閂鎖電路1443中的元件(例如，反向器1444和反向器1445)。例如，其中一個或兩個反向器1444和反向器1445可以是時控反向器。
    可使用電晶體來形成開關1450a和開關1450b。例如，如第3A圖所示，可使用包括輸入一控制信號PSWB之閘極的電晶體來做為開關1450a。替代地，可使用如第3B圖所示之結構，其中用於開關1450a的電晶體之極性與用於開關1450b的電晶體之極性不同，且輸入相同的控制信號PSWB到這些電晶體的閘極。因此，當以這個控制信號PSWB打開其中一個開關1450a和開關1450b時，便可關閉另一個開關。可使用負載1450c來代替開關1450a。可使用第3C圖所示之電阻器1453或第3D圖所示之二極體接法電晶體來作為負載1450c。在使用負載1450c來代替開關1450a的情形下，當電晶體102a和電晶體102b皆在關閉狀態時，端點VR的電位可輸入到感測放大器1451的輸入端IN。請注意在使用負載1450c來代替開關1450a的情形下，可省略開關1450b。也就是說，端點B無須開關就可連接感測放大器1451的輸入端IN。 (記憶體元件的變化)
    在上述之(記憶體元件之結構1)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。例如可使用時控反向器作為上述感測放大器1451。 (記憶體元件100的驅動方法)
    描述一種具有第4圖之結構之記憶體元件100的驅動方法。第4圖顯示的實例中，係使用第3B圖所示之結構作為第1圖之開關1450a和開關1450b；施加到端點VR的預充電電位是電位V2；使用輸出與時脈信號CLK同步之信號的時控反向器來作為感測放大器1451；端點S1、S2、C1、C2、和C3係彼此電性連接且被施加電位V1。這裡，輸入控制信號SG1到電晶體101a和電晶體101b的閘極。資料(Data)係輸入到端點D。輸入控制信號SG2到用於開關1450a之p型電晶體的閘極和用於開關1450b之n型電晶體的閘極。電晶體102a的閘極被稱為節點M1且電晶體102b的閘極被稱為節點M2。此外，感測放大器1451的輸入端IN被稱為節點M。具有第4圖之結構之記憶體元件100的驅動方法係使用第5圖所示之時序圖來說明。請注意在第5圖之時序圖的陰影部分中，資料、控制信號、時脈信號、節點的電位、及輸出信號各可具有任意值。
    第5圖之時序圖顯示驅動方法的實例，其中電晶體101a和電晶體101b是n型電晶體。當控制信號SG1在高準位時，電晶體101a和電晶體101b在導通狀態，而當控制信號SG1在低準位時，電晶體101a和電晶體101b在斷開狀態。另外，第5圖顯示之實例中，當控制信號SG2在高準位時，開關1450b在導通狀態且開關1450a在斷開狀態，而當控制信號SG2在低準位時，開關1450b在斷開狀態且開關1450a在導通狀態。請注意每個電晶體(用於電晶體101a、電晶體101b、開關1450a及開關1450b的電晶體)的極性可被改變。在此例中，可改變控制信號(SG1和SG2)的準位以使各電晶體的狀態(導通狀態或斷開狀態)符合下列描述。
    第5圖之時序圖顯示預充電電位是電位V2的實例。請注意預充電電位可以是電位V1或介於電位V1與電位V2之間的中間電位。
    這裡，可供應相當於電位V1與電位V2之間之差的電壓來作為給記憶體元件100的電源電壓。在此時，停止供應電源電壓之情形相當於電位V1與電位V2間之差實質上消失的情形，或相當於不供應電位V1與電位V2之其一者的情形。雖然第5圖顯示之實例中，當將電位V1設在低電源電位且將電位V2從高電源電位改到低電源電位時，會停止供應電源電壓，但本實施例並不以此為限。例如，可採用將電位V2設在低電源電位且將電位V1從高電源電位改到低電源電位的方式來停止供應電源電壓。
    以下說明第5圖之時序圖中的週期1至6之各別運作。
    在週期1中，輸入資料X當成Data。這裡，電位V1是低電源電位VSS且電位V2是高電源電位VDD。在週期1中，控制信號SG1是在低準位，因而電晶體101a和電晶體101b在斷開狀態，且節點M1和節點M2的電位與對應於資料X的信號電位無關。
    在週期2中，當在輸入資料X作為Data之狀態下將控制信號SG1改到高準位時，會打開電晶體101a和電晶體101b。以此方式，節點M1的電位會設成對應於資料X之信號的信號電位VX’，而節點M2的電位會變成對應於信號之反向信號的信號電位VX’b。請注意實際上，在打開電晶體101a和電晶體101b之後，要花費很長的時間才能將節點M1的電位設成信號電位VX’及將節點M2的電位設成信號電位VX’b。之後，將控制信號SG1設成低準位並關閉電晶體101a和電晶體101b。以此方式，將資料X寫到記憶體元件100中。
    在週期3中，將電位V2設成低電源電位VSS。以此方式，電位V1與電位V2之間的差會消失並停止供應電源電壓給記憶體元件100。這裡，控制信號SG1會保持在低準位。因為電晶體101a和電晶體101b是具有極小開路電流的電晶體，所以甚至在停止供應電源電壓之後，仍能長時間保持節點M1和節點M2的電位。以此方式，甚至在停止供應電源電壓之後，記憶體元件100還能保持資料。
    在週期4中，當將電位V2設成高電源電位VDD時，會重新開始供應電源電壓給記憶體元件100，且控制信號SG2會在低準位，並打開開關1450a與關閉開關1450b。因此，節點M的電位被預充電至電位V2。請注意雖然第5圖之時序圖顯示之實例中，節點M的電位係逐漸從低電源電位VSS增加到高電源電位VDD(或接近高電源電位VDD的電位)，但本實施例並不以此為限。在週期4之前週期中的節點M之電位可以是比低電源電位VSS高的電位，並可逐漸從週期4中的電位增加到高電源電位VDD(或接近高電源電位VDD的電位)。
    在週期5中，將控制信號SG2改到高準位，以便打開開關1450b並關閉開關1450a。這裡，節點M的電位被設為電位VX”b，其反映出電晶體102a和電晶體102b的狀態。
    例如，在資料X是相當於「1」的信號且相當於高準位信號電位之情形下，會將節點M1的電位VX’設為高準位電位並打開電晶體102a。此外，在此時，會將節點M2的電位VX’b設為低準位電位並打開電晶體102b。以此方式，電位VX”b會設為電位V1，即為低準位電位的低電源電位VSS(或接近低電源電位VSS的電位)。也就是說，電位VX”b會是相當於對應資料X之信號的反向信號之信號電位。請注意實際上，在打開開關1450b之後，要花費很長的時間才能將節點M的電位降到電位VX”b。
    另外，在資料X是相當於「0」的信號且相當於低準位信號電位之情形下，會將節點M1的電位VX’設為低準位電位並關閉電晶體102a。又，在此時，會將節點M2的電位VX’b設為高準位電位並關閉電晶體102b。以此方式，在週期4中的預充電之後，電位VX”b會保持在節點M的電位，並變成高準位電位的高電源電位VDD(或接近高電源電位VDD的電位)。也就是說，電位VX”b會是相當於對應資料X之信號的反向信號之信號電位。
    預充電係在週期4中進行，如此在週期5中可縮短將節點M之電位設為對應於所存資料之預定電位(電位VX”b)的時間。以此方式，能迅速讀出存在記憶體元件100中的資料。
    在週期5中，輸入到當作感測放大器1451之時控反向器的時脈信號是在低準位，因此感測放大器1451不會放大信號，而是當在週期6中時脈信號變成高準位時，感測放大器1451放大節點M的電位VX”b並輸出對應於此電位之信號的反向信號。以此方式，在週期6中，端點OUT具有對應於資料X之信號的信號電位VX，如此可從記憶體元件100中讀出輸入資料。
    請注意在第4和5圖所述之記憶體元件100之結構與驅動方法的例子中，係與時脈信號同步進行來讀出資料，但本實施例並不以此為限。例如，在使用反向器作為感測放大器1451之情形下，節點M之電位被設為電位VX”b，且感測放大器1451放大節點M的電位VX”b並輸出對應於此電位之信號的反向信號。以此方式，端點OUT具有對應於資料X之信號的信號電位VX，如此可從記憶體元件100中讀出輸入資料。
    這是具有第4圖之結構的記憶體元件100之驅動方法。
    在第1圖和第4圖所示之記憶體元件100中，信號電位VX’會輸入到並保持在電路1000a之電晶體102a的閘極上，且信號電位VX’b會輸入到並保持在電路1000b之電晶體102b的閘極上。接著，使用由電位VX’決定之電晶體102a之狀態與由電位VX’b決定之電晶體102b之狀態來從記憶體元件100中讀出一個資料。因此，即使電晶體102a與電晶體102b之閘極電位之其一者不是預定信號電位，當電晶體102a與電晶體102b之閘極電位之另一者變成預定信號電位時，仍有可能寫入、保持、並讀出預定資料。如此，可降低資料的寫入錯誤或讀取錯誤。此外，資料寫到記憶體元件100所須的週期可設得很短，如此可提供寫入速度高的記憶體元件100。
    本實施例可適當地與其他實施例合併來實作。 (實施例2) (記憶體元件之結構2)
    第8圖顯示本發明之另一實施例之記憶體元件。在第8圖中，記憶體元件100包括一電路1000a、一電路1000b、一感測放大器1451、一開關8450a、一開關8450b、一電容器104a、一開關9450a、一開關9450b、及一電容器104b。資料輸入到端點D，記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、電容器104a及電容器104b。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第8圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第8圖所示之記憶體元件100中，輸入到電路1000a之端點D1的信號與輸入到電路1000b之端點D2的信號相同。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性彼此不同。雖然第8圖顯示之實例中，電晶體102a是n型通道電晶體且電晶體102b是p型通道電晶體，但本實施例並不以此為限。電晶體102a可以是p型通道電晶體且電晶體102b可以是n型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是相同電位，即電位V1。
    端點B1係經由開關8450b電性連接感測放大器1451的輸入端IN1。換言之，開關8450b會選擇性地電性連接感測放大器1451的輸入端IN1與端點B1。端點B2係經由開關9450b電性連接感測放大器1451的輸入端IN2。換言之，開關9450b會選擇性地電性連接感測放大器1451的輸入端IN2與端點B2。電容器104a的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN1，而電容器104a的成對電極之另一個電極係電性連接端點C3。電容器104b的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN2，而電容器104b的成對電極之另一個電極係電性連接端點C4。此外，端點VR1經由開關8450a電性連接感測放大器1451的輸入端IN1。意即，開關8450a會選擇性地電性連接感測放大器1451的輸入端IN1及端點VR1。此外，端點VR2經由開關9450a電性連接感測放大器1451的輸入端IN2。意即，開關9450a會選擇性地電性連接感測放大器1451的輸入端IN2及端點VR2。這裡，開關8450a、開關8450b、及端點VR1全體可稱為第一預充電電路，而開關9450a、開關9450b、及端點VR2全體可稱為第二預充電電路。預充電電位可施加到端點VR1和端點VR2(或電性連接端點VR1的佈線和電性連接端點VR2的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。可施加不同的預充電電位到端點VR1和端點VR2。接著，感測放大器1451比較輸入到輸入端IN1的電位和輸入到輸入端IN2的電位並從輸出端OUT輸出比較結果。
    這裡，可輸入相同或不同的電位到端點C1、C2、C3及C4。例如，可輸入電位V1到端點C1、C2、C3及C4。
    例如能使用閂鎖電路、運算放大器或之類作為感測放大器1451。第9A圖顯示之實例中，使用比較器1442作為感測放大器1451，並使用運算放大器作為比較器1442。第9B和9C圖各顯示使用閂鎖電路1443作為感測放大器1451之實例。例如可使用反向器1444和反向器1445來產生閂鎖電路1443。請注意可選擇性地施加電源電壓到閂鎖電路1443中的元件(例如，反向器1444和反向器1445)。例如，反向器1444和反向器1445之其一者或兩者可以是時控反向器。
    可使用電晶體來形成開關8450a和8450b以及開關9450a和9450b。開關8450a和8450b以及開關9450a和9450b可具有類似於任何第3A至3D圖所示之開關1450a和開關1450b的結構。例如，可採用之結構為，作為開關8450a之電晶體的極性與作為開關8450b之電晶體的極性不同，且輸入相同的控制信號PSWB到這些電晶體的閘極。以此方式，當以這個控制信號PSWB打開其中一個開關8450a和開關8450b時，便可關閉另一個開關。可採用之結構為，作為開關9450a之電晶體的極性與作為開關9450b之電晶體的極性不同，且輸入相同的控制信號PSWB到這些電晶體的閘極。以此方式，當以這個控制信號PSWB打開其中一個開關9450a和開關9450b時，便可關閉另一個開關。此外，可使用負載來代替開關8450a和開關9450a。在此例中，有可能省略開關8450b和開關9450b。再者，雖然第8圖所示之記憶體元件100中的感測放大器1451、開關8450a和開關8450b及開關9450a和開關9450b的結構是第10A圖所示之結構，但也可使用第10B圖所示之結構。在第10B圖中，使用端點VR作為第10A圖中的端點VR1和端點VR2，並使用開關7450a作為第10A圖中的開關8450a和開關9450a。 (記憶體元件的變化)
    在上述之(記憶體元件之結構2)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。 (記憶體元件100的驅動方法)
    描述一種具有第11圖之結構之記憶體元件100的驅動方法。第11圖顯示第8圖之結構的實例，其中對開關8450a使用p型電晶體；對開關8450b使用n型電晶體；對開關9450a使用p型電晶體；對開關9450b使用n型電晶體；施加到端點VR1和端點VR2的預充電電位各是電位V2；使用閂鎖電路1443來作為感測放大器1451；端點S1、S2、C1、C2、C3和C4係彼此電性連接且被施加電位V1。這裡，輸入控制信號SG1到電晶體101a和電晶體101b的閘極。輸入資料(Data)到端點D。輸入控制信號SG2到開關8450a中的p型電晶體之閘極、開關8450b中的n型電晶體之閘極、開關9450a中的p型電晶體之閘極和開關9450b中的n型電晶體之閘極。電晶體102a的閘極被稱為節點M1且電晶體102b的閘極被稱為節點M2。此外，感測放大器1451的輸入端IN1被稱為節點Ma且感測放大器1451的輸入端IN2被稱為節點Mb。具有第11圖之結構之記憶體元件100的驅動方法係使用第12圖所示之時序圖來說明。請注意在第12圖之時序圖的陰影部分中，資料、控制信號、時脈信號、節點的電位、及輸出信號各可具有任意值。
    第12圖之時序圖顯示驅動方法的實例，其中電晶體101a和電晶體101b是n型電晶體。當控制信號SG1在高準位時，電晶體101a和電晶體101b在導通狀態，而當控制信號SG1在低準位時，電晶體101a和電晶體101b在斷開狀態。另外，第12圖顯示之實例中，當控制信號SG2在高準位時，開關8450b和開關9450b在導通狀態且開關8450a和開關9450a在斷開狀態，而當控制信號SG2在低準位時，開關8450b和開關9450b在斷開狀態且開關8450a和開關9450a在導通狀態。請注意每個電晶體(用於電晶體101a、電晶體101b、開關8450a、開關8450b、開關9450a和開關9450b的電晶體)的極性可被改變。在此例中，可改變控制信號(SG1和SG2)的準位以使各電晶體的狀態(導通狀態或斷開狀態)符合下列描述。
    第12圖之時序圖顯示預充電電位是電位V2的實例。請注意預充電電位可以是電位V1或介於電位V1與電位V2之間的中間電位。
    這裡，可供應相當於電位V1與電位V2間之差的電壓來作為給記憶體元件100的電源電壓。在此時，停止供應電源電壓之情形相當於電位V1與電位V2間之差實質上消失的情形，或相當於不供應電位V1與電位V2之其一者的情形。雖然第12圖顯示之實例中，係當將電位V1設在低電源電位且將電位V2從高電源電位改到低電源電位時，會停止供應電源電壓，但本實施例並不以此為限。例如，可採用將電位V2設在低電源電位且將電位V1從高電源電位改到低電源電位的方式來停止供應電源電壓。
    以下說明第12圖之時序圖中的週期1至5之各別運作。
    在週期1中，輸入資料X當成Data。這裡，電位V1是低電源電位VSS且電位V2是高電源電位VDD。在週期1中，控制信號SG1是在低準位，因而電晶體101a和電晶體101b在斷開狀態，且節點M1和節點M2的電位與對應於資料X的信號電位無關。
    在週期2中，當在輸入資料X作為Data之狀態下將控制信號SG1改到高準位時，會打開電晶體101a和電晶體101b。以此方式，節點M1的電位和節點M2的電位會設成對應於資料X之信號的信號電位VX’。請注意實際上，在打開電晶體101a和電晶體101b之後，要花費很長的時間才能將節點M1的電位和節點M2的電位設成信號電位VX’。之後，將控制信號SG1設成低準位並關閉電晶體101a和電晶體101b。以此方式，將資料X寫到記憶體元件100中。
    在週期3中，將電位V2設成低電源電位VSS。以此方式，電位V1與電位V2之間之差會消失並停止供應電源電壓給記憶體元件100。這裡，控制信號SG1會保持在低準位。因為電晶體101a和電晶體101b是具有極小開路電流的電晶體，所以甚至在停止供應電源電壓之後，仍能長時間保持節點M1和節點M2的電位。以此方式，甚至在停止供應電源電壓之後，記憶體元件100還能保持資料。
    在週期4中，當將電位V2設成高電源電位VDD時，會重新開始供應電源電壓給記憶體元件100，且控制信號SG2會在低準位，並打開開關8450a和開關9450a與關閉開關8450b和開關9450b。因此，節點Ma的電位和節點Mb的電位被預充電至電位V2。請注意雖然第12圖之時序圖顯示之實例中，節點Ma和節點Mb的電位係逐漸從低電源電位VSS增加到高電源電位VDD(或接近高電源電位VDD的電位)，但本實施例並不以此為限。在週期4之前週期中的節點M之電位可以是比低電源電位VSS高的電位，並可逐漸從週期4中的電位增加到高電源電位VDD(或接近高電源電位VDD的電位)。
    在週期5中，將控制信號SG2改到高準位，以打開開關8450b和開關9450b並關閉開關8450a和開關9450a。這裡，節點Ma的電位被設為電位VX”b，其反映出電晶體102a的狀態，且節點Mb的電位被設為電位VX”，其反映出電晶體102b的狀態。
    例如，在資料X是相當於「1」的信號且相當於高準位信號電位之情形下，會將節點M1的電位VX’設為高準位電位並打開電晶體102a。此外，在此時，節點M2的電位VX’也被設為高準位電位並關閉電晶體102b。因此，節點Ma的電位VX”b會設為電位V1，即為低準位電位的低電源電位VSS(或接近低電源電位VSS的電位)。也就是說，電位VX”b會是相當於對應資料X之信號的反向信號之信號電位。請注意實際上，在打開開關8450b之後，要花費很長的時間才能將節點Ma的電位降到電位VX”b。另外，在週期4中的預充電之後，節點Mb的電位VX”會保持在節點Mb的電位，並被設為高準位電位的高電源電位VDD(或接近高電源電位VDD的電位)。簡言之，電位VX”會是相當於對應資料X之信號的信號電位。
    另外，例如在資料X是相當於「0」的信號且相當於低準位信號電位之情形下，會將節點M1的電位VX’設為低準位電位並關閉電晶體102a。又，在此時，會將節點M2的電位VX’b也設為低準位電位並打開電晶體102b。於是，在週期4中的預充電之後，節點Ma的電位VX”b會保持在節點M1的電位，並設成高準位電位的高電源電位VDD(或接近高電源電位VDD的電位)。也就是說，電位VX”b會是相當於對應資料X之信號的反向信號之信號電位。又，節點Mb的電位VX”被設成電位V1，即為低準位電位的低電源電位VSS(或接近低電源電位VSS的電位)。簡言之，電位VX”會是相當於對應資料X之信號的信號電位。請注意實際上，在打開開關9450b之後，要花費很長的時間才能將節點Mb的電位降到電位VX”。
    預充電係在週期4中進行，如此在週期5中可縮短將節點Ma之電位設為對應於所存資料之預定電位(電位VX”b)以及將節點Mb之電位設為對應於所存資料之預定電位(電位VX”)的時間。以此方式，能迅速讀出存在記憶體元件100中的資料。
    再者，在週期5中，節點Ma之電位係輸入到感測放大器1451的輸入端IN1，節點Mb之電位係輸入到感測放大器1451的輸入端IN2，且感測放大器1451比較節點Ma之電位VX”b與節點Mb之電位VX”，並輸出對應於節點Ma之電位VX”b之信號的反向信號。於是，在週期5中，端點OUT具有對應於資料X之信號的信號電位VX，如此可從記憶體元件100中讀出輸入資料。請注意實際上，在輸入節點Ma之電位到感測放大器1451的輸入端IN1，以及輸入節點Mb之電位到感測放大器1451的輸入端IN2之後，要花費很長的時間才能將感測放大器1451之輸出端OUT的電位設信號電位VX。
    這是具有第11圖之結構的記憶體元件100之驅動方法。
    在第8圖和第11圖所示之記憶體元件100中，信號電位VX’會輸入到並保持在電路1000a之電晶體102a的閘極上，且信號電位VX’會輸入到並保持在電路1000b之電晶體102b的閘極上。接著，使用由電位VX’決定之電晶體102a之狀態與由電位VX’決定之電晶體102b之狀態來從記憶體元件100中讀出一個資料。因此，即使電晶體102a與電晶體102b之閘極電位之其一者不是預定信號電位，當電晶體102a與電晶體102b之閘極電位之另一者變成預定信號電位時，仍有可能寫入、保持、並讀出預定資料。如此，可降低資料的寫入錯誤或讀取錯誤。此外，資料寫到記憶體元件100所須的週期可設得很短，如此可提供寫入速度高的記憶體元件100。
    本實施例可適當地與其他實施例合併來實作。 (實施例3) (記憶體元件之結構3)
    第13圖顯示本發明之另一實施例之記憶體元件。在第13圖中，記憶體元件100包括一電路1000a、一電路1000b、一反向器電路400、一感測放大器1451、一開關8450a、一開關8450b、一電容器104a、一開關9450a、及一電容器104b。資料輸入到端點D，且記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、電容器104a及電容器104b。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第13圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第13圖所示之記憶體元件100中，輸入到電路1000b之端點D2的信號係輸入到電路1000a之端點D1的信號的反向信號，其藉由反向器電路400反向而得到。例如可使用反向器440來作為反向器電路400。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性相同。雖然第13圖顯示之實例中，電晶體102a和電晶體102b是n型通道電晶體，但本實施例並不以此為限。電晶體102a和電晶體102b可以是p型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是相同電位，即電位V1。
    端點B1係經由開關8450b電性連接感測放大器1451的輸入端IN1。換言之，開關8450b會選擇性地電性連接感測放大器1451的輸入端IN1與端點B1。端點B2係經由開關9450b電性連接感測放大器1451的輸入端IN2。換言之，開關9450b會選擇性地電性連接感測放大器1451的輸入端IN2與端點B2。電容器104a的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN1，而電容器104a的成對電極之另一個電極係電性連接端點C3。電容器104b的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN2，而電容器104b的成對電極之另一個電極係電性連接端點C4。此外，端點VR1經由開關8450a電性連接感測放大器1451的輸入端IN1。意即，開關8450a會選擇性地電性連接感測放大器1451的輸入端IN1及端點VR1。此外，端點VR2經由開關9450a電性連接感測放大器1451的輸入端IN2。意即，開關9450a會選擇性地電性連接感測放大器1451的輸入端IN2及端點VR2。這裡，開關8450a、開關8450b、及端點VR1全體可稱為第一預充電電路，而開關9450a、開關9450b、及端點VR2全體可稱為第二預充電電路。預充電電位可施加到端點VR1和端點VR2(或電性連接端點VR1的佈線和電性連接端點VR2的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。可施加不同的預充電電位到端點VR1和端點VR2。接著，感測放大器1451比較輸入到輸入端IN1的電位和輸入到輸入端IN2的電位，並從輸出端OUT輸出比較結果。
    這裡，可輸入相同或不同的電位到端點C1、C2、C3及C4。例如，可輸入電位V1到端點C1、C2、C3及C4。
    例如能使用閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似實施例2所述之使用第9A至9C圖的任何結構。
    可使用電晶體來形成開關8450a和8450b以及開關9450a和9450b。開關8450a和8450b以及開關9450a和9450b可具有類似於實施例2所述之使用第10A和10B圖的任何結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構3)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。
    這裡不再詳述(記憶體元件之結構3)的驅動方法，但可類似於實施例2所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關8450a、開關8450b、開關9450a和開關9450b的開關時序、施加到端點VR1和端點VR2的電位等都可類似於實施例2所述的驅動方法。
    本實施例可適當地與其他實施例合併來實作。 (實施例4) (記憶體元件之結構4)
    第14圖顯示本發明之另一實施例之記憶體元件。在第14圖中，記憶體元件100包括一電路1000a、一電路1000b、一感測放大器1451、一開關1450a、一開關1450b、及一電容器104。資料輸入到端點D，且記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、及電容器104。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第14圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第14圖所示之記憶體元件100中，輸入到電路1000a之端點D1的信號與輸入到電路1000b之端點D2的信號相同。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性相同。雖然第14圖顯示之實例中，電晶體102a和電晶體102b是n型通道電晶體，但本實施例並不以此為限。電晶體102a和電晶體102b可以是p型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是相同電位，即電位V1。
    端點B1和端點B2係彼此電性連接以經由開關1450b電性連接感測放大器1451的輸入端IN。換言之，開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B1和B2。這裡，可視為端點B1和端點B2係電性連接端點B且開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B。電容器104的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN，而電容器104的成對電極之另一個電極係電性連接端點C3。此外，端點VR經由開關1450a電性連接感測放大器1451的輸入端IN。意即，開關1450a會選擇性地電性連接感測放大器1451的輸入端IN及端點VR。這裡，開關1450a、開關1450b、及端點VR全體可稱為一預充電電路。預充電電位可施加到端點VR(或電性連接端點VR的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。接著，感測放大器1451放大並從輸出端OUT輸出輸入到輸入端IN的電位。
    這裡，可輸入相同或不同的電位到端點C1、C2、及C3。例如，可輸入電位V1到端點C1、C2、及C3。
    例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似於實施例1所述之使用第2A至2D圖的任何結構。
    可使用電晶體來形成開關1450a和開關1450b。開關1450a和開關1450b的結構可類似於實施例1所述之使用第3A至3D圖的結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構4)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。例如可使用時控反向器作為上述感測放大器1451。
    這裡不再詳述(記憶體元件之結構4)的驅動方法，但可類似於實施例1所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關1450a和開關1450b的開關時序、施加到端點VR的電位等都可類似於實施例1所述的驅動方法。
    本實施例可適當地與其他實施例合併來實作。 (實施例5) (記憶體元件之結構5)
    第15圖顯示本發明之另一實施例之記憶體元件。在第15圖中，記憶體元件100包括一電路1000a、一電路1000b、一反向器電路400、一感測放大器1451、一開關8450a、一開關8450b、一電容器104a、一開關9450a、一開關9450b、及一電容器104b。資料輸入到端點D，且記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、電容器104a及電容器104b。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第15圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第15圖所示之記憶體元件100中，輸入到電路1000b之端點D2的信號是輸入到電路1000a之端點D1的信號的反向信號，其藉由反向器電路400反向而得到。例如可使用反向器440來作為反向器電路400。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性彼此不同。雖然第15圖顯示之實例中，電晶體102a是n型通道電晶體且電晶體102b是p型通道電晶體，但本實施例並不以此為限。電晶體102a可以是p型通道電晶體且電晶體102b可以是n型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是不同電位，即分別是電位V1和電位V2。
    端點B1係經由開關8450b電性連接感測放大器1451的輸入端IN1。換言之，開關8450b會選擇性地電性連接感測放大器1451的輸入端IN1與端點B1。端點B2係經由開關9450b電性連接感測放大器1451的輸入端IN2。換言之，開關9450b會選擇性地電性連接感測放大器1451的輸入端IN2與端點B2。電容器104a的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN1，而電容器104a的成對電極之另一個電極係電性連接端點C3。電容器104b的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN2，而電容器104b的成對電極之另一個電極係電性連接端點C4。此外，端點VR1經由開關8450a電性連接感測放大器1451的輸入端IN1。意即，開關8450a會選擇性地電性連接感測放大器1451的輸入端IN1及端點VR1。此外，端點VR2經由開關9450a電性連接感測放大器1451的輸入端IN2。意即，開關9450a會選擇性地電性連接感測放大器1451的輸入端IN2及端點VR2。這裡，開關8450a、開關8450b、及端點VR1全體可稱為第一預充電電路，而開關9450a、開關9450b、及端點VR2全體可稱為第二預充電電路。預充電電位可施加到端點VR1和端點VR2(或電性連接端點VR1的佈線和電性連接端點VR2的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。可施加不同的預充電電位到端點VR1和端點VR2。接著，感測放大器1451比較輸入到輸入端IN1的電位和輸入到輸入端IN2的電位並從輸出端OUT輸出比較結果。
    這裡，可輸入相同或不同的電位到端點C1、C2、C3及C4。例如，可輸入電位V1到端點C1、C2、C3及C4。
    例如能使用閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似實施例2所述之使用第9A至9C圖的任何結構。
    可使用電晶體來形成開關8450a和8450b以及開關9450a和9450b。開關8450a和8450b以及開關9450a和9450b可具有類似於實施例2所述之使用第10A和10B圖的任何結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構5)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。
    這裡不再詳述(記憶體元件之結構5)的驅動方法，但可類似於實施例2所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關8450a、開關8450b、開關9450a和開關9450b的開關時序、施加到端點VR1和端點VR2的電位、電位V1和V2等都可類似於實施例2所述的驅動方法。例如，在(記憶體元件之結構5)中，施加到端點VR1的電位可以是電位V2且施加到端點VR2的電位可以是電位V1。
    本實施例可適當地與其他實施例合併來實作。 (實施例6) (記憶體元件之結構6)
    第16圖顯示本發明之另一實施例之記憶體元件。在第16圖中，記憶體元件100包括一電路1000a、一電路1000b、一感測放大器1451、一開關1450a、一開關1450b、及一電容器104。資料輸入到端點D，且記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、及電容器104。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第16圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第16圖所示之記憶體元件100中，輸入到電路1000a之端點D1的信號與輸入到電路1000b之端點D2的信號相同。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性彼此不同。雖然第16圖顯示之實例中，電晶體102a是n型通道電晶體且電晶體102b是p型通道電晶體，但本實施例並不以此為限。電晶體102a可以是p型通道電晶體且電晶體102b可以是n型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是不同電位，即分別是電位V1和電位V2。
    端點B1和端點B2係彼此電性連接以經由開關1450b電性連接感測放大器1451的輸入端IN。換言之，開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B1和B2。這裡，可視為端點B1和端點B2係電性連接端點B且開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B。電容器104的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN，而電容器104的成對電極之另一個電極係電性連接端點C3。此外，端點VR經由開關1450a電性連接感測放大器1451的輸入端IN。意即，開關1450a會選擇性地電性連接感測放大器1451的輸入端IN及端點VR。這裡，開關1450a、開關1450b、及端點VR全體可稱為預充電電路。預充電電位可施加到端點VR(或電性連接端點VR的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。接著，感測放大器1451放大並從輸出端OUT輸出輸入到輸入端IN的電位。
    這裡，可輸入相同或不同的電位到端點C1、C2、及C3。例如，可輸入電位V1到端點C1、C2、及C3。
    例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似於實施例1所述之使用第2A至2D圖的任何結構。
    可使用電晶體來形成開關1450a和開關1450b。開關1450a和開關1450b的結構可類似於實施例1所述之使用第3A至3D圖的結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構6)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。例如可使用時控反向器作為上述感測放大器1451。
    這裡不再詳述(記憶體元件之結構6)的驅動方法，但可類似於實施例1所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關1450a和開關1450b的開關時序、施加到端點VR的電位等都可類似於實施例1所述的驅動方法。
    本實施例可適當地與其他實施例合併來實作。 (實施例7) (記憶體元件之結構7)
    第17圖顯示本發明之另一實施例之記憶體元件。在第17圖中，記憶體元件100包括一電路1000a、一電路1000b、一反向器電路400、一感測放大器1451、一開關1450a、一開關1450b、及一電容器104。資料輸入到端點D，記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、及電容器104。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第17圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第17圖所示之記憶體元件100中，輸入到電路1000b之端點D2的信號是輸入到電路1000a之端點D1的信號的反向信號，其藉由反向器電路400反向而得到。例如可使用反向器440來作為反向器電路400。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性相同。雖然第17圖顯示之實例中，電晶體102a和電晶體102b是n型通道電晶體，但本實施例並不以此為限。電晶體102a和電晶體102b可以是p型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是不同電位，即分別是電位V1和電位V2。
    端點B1和端點B2係彼此電性連接以經由開關1450b電性連接感測放大器1451的輸入端IN。換言之，開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B1和B2。這裡，可視為端點B1和端點B2係電性連接端點B且開關1450b會選擇性地電性連接感測放大器1451的輸入端IN及端點B。電容器104的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN，而電容器104的成對電極之另一個電極係電性連接端點C3。此外，端點VR經由開關1450a電性連接感測放大器1451的輸入端IN。意即，開關1450a會選擇性地電性連接感測放大器1451的輸入端IN及端點VR。這裡，開關1450a、開關1450b、及端點VR全體可稱為一預充電電路。預充電電位可施加到端點VR(或電性連接端點VR的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。接著，感測放大器1451放大並從輸出端OUT輸出輸入到輸入端IN的電位。
    這裡，可輸入相同或不同的電位到端點C1、C2、及C3。例如，可輸入電位V1到端點C1、C2、及C3。
    例如能使用反向器、時控反向器、緩衝器、閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似於實施例1所述之使用第2A至2D圖的任何結構。
    可使用電晶體來形成開關1450a和開關1450b。開關1450a和開關1450b的結構可類似於實施例1所述之使用第3A至3D圖的結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構7)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。例如可使用時控反向器作為上述感測放大器1451。
    這裡不再詳述(記憶體元件之結構7)的驅動方法，但可類似於實施例1所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關1450a和開關1450b的開關時序、施加到端點VR的電位等都可類似於實施例1所述的驅動方法。
    本實施例可適當地與其他實施例合併來實作。 (實施例8) (記憶體元件之結構8)
    第18圖顯示本發明之另一實施例之記憶體元件。在第18圖中，記憶體元件100包括一電路1000a、一電路1000b、一感測放大器1451、一開關8450a、一開關8450b、一電容器104a、一開關9450a、一開關9450b、及一電容器104b。資料輸入到端點D，且記憶體元件100持有對應於資料的信號並從端點OUT輸出對應於資料的信號。電路1000a包括一電晶體101a、一電晶體102a、及一電容器103a。電路1000b包括一電晶體101b、一電晶體102b、及一電容器103b。請注意當然可使用一寄生電容來省略其中一個或所有的電容器103a、電容器103b、電容器104a及電容器104b。
    在電路1000a中，電晶體101a的閘極係電性連接端點W1，電晶體101a的源極和汲極之其一者係電性連接端點D1，且電晶體101a的源極和汲極之另一者係電性連接電晶體102a的閘極。電晶體102a的源極和汲極之其一者係電性連接端點B1，且電晶體102a的源極和汲極之另一者係電性連接端點S1。電容器103a的一對電極之其中一個電極係電性連接電晶體102a的閘極，且電容器103a的成對電極之另一個電極係電性連接端點C1。在電路1000b中，電晶體101b的閘極係電性連接端點W2，電晶體101b的源極和汲極之其一者係電性連接端點D2，且電晶體101b的源極和汲極之另一者係電性連接電晶體102b的閘極。電晶體102b的源極和汲極之其一者係電性連接端點B2，且電晶體102b的源極和汲極之另一者係電性連接端點S2。電容器103b的一對電極之其中一個電極係電性連接電晶體102b的閘極，且電容器103b的成對電極之另一個電極係電性連接端點C2。
    使用具有極小開路電流的電晶體作為電晶體101a和電晶體101b。可使用在一層中或在包括具有比矽寬的能帶隙之半導體的基板中形成通道的電晶體，來作為具有極小開路電流之電晶體。可提出如氧化物半導體和氮化物半導體的複合半導體來作為具有比矽寬之能帶隙的半導體。例如，可使用包括在內部形成通道之氧化物半導體的電晶體作為電晶體101a和電晶體101b。在第18圖中，在每個電晶體101a和電晶體101b旁邊寫了「OS」以指出電晶體101a和電晶體101b各包括在內部形成通道的氧化物半導體層。
    在第18圖所示之記憶體元件100中，輸入到電路1000a之端點D1的信號與輸入到電路1000b之端點D2的信號相同。此外，電路1000a中的電晶體102a之極性與電路1000b中的電晶體102b之極性相同。雖然第18圖顯示之實例中，電晶體102a和電晶體102b是n型通道電晶體，但本實施例並不以此為限。電晶體102a和電晶體102b可以是p型通道電晶體。施加到端點S1的電位與施加到端點S2的電位是不同電位，即分別是電位V1和電位V2。
    端點B1係經由開關8450b電性連接感測放大器1451的輸入端IN1。換言之，開關8450b會選擇性地電性連接感測放大器1451的輸入端IN1與端點B1。端點B2係經由開關9450b電性連接感測放大器1451的輸入端IN2。換言之，開關9450b會選擇性地電性連接感測放大器1451的輸入端IN2與端點B2。電容器104a的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN1，而電容器104a的成對電極之另一個電極係電性連接端點C3。電容器104b的一對電極之其中一個電極係電性連接感測放大器1451的輸入端IN2，而電容器104b的成對電極之另一個電極係電性連接端點C4。此外，端點VRI經由開關8450a電性連接感測放大器1451的輸入端IN1。意即，開關8450a會選擇性地電性連接感測放大器1451的輸入端IN1及端點VR1。此外，端點VR2經由開關9450a電性連接感測放大器1451的輸入端IN2。意即，開關9450a會選擇性地電性連接感測放大器1451的輸入端IN2及端點VR2。這裡，開關8450a、開關8450b、及端點VR1全體可稱為第一預充電電路，而開關9450a、開關9450b、及端點VR2全體可稱為第二預充電電路。預充電電位可施加到端點VR1和端點VR2(或電性連接端點VR1的佈線和電性連接端點VR2的佈線)。預充電電位可以是高電源電位、低電源電位、或介於高電源電位與低電源電位之間的中間電位。可施加不同的預充電電位到端點VR1和端點VR2。接著，感測放大器1451比較輸入到輸入端IN1的電位和輸入到輸入端IN2的電位並從輸出端OUT輸出比較結果。
    這裡，可輸入相同或不同的電位到端點C1、C2、C3及C4。例如，可輸入電位V1到端點C1、C2、C3及C4。
    例如能使用閂鎖電路、運算放大器或之類作為感測放大器1451。感測放大器1451的結構可類似實施例2所述之使用第9A至9C圖的任何結構。
    可使用電晶體來形成開關8450a和8450b以及開關9450a和9450b。開關8450a和8450b以及開關9450a和9450b可具有類似於實施例2所述之使用第10A和10B圖的任何結構。 (記憶體元件的變化)
    在上述之(記憶體元件之結構8)中，記憶體元件可更包括一二極體、一電阻器、一反向器、一緩衝器、及一開關。例如可使用類比開關、電晶體或之類作為開關。例如，可包括用來選擇感測放大器1451的輸出端OUT之電位是否從記憶體元件100輸出的開關。請注意可使用也當作開關的感測放大器1451。意即，感測放大器1451可與如時脈信號之控制信號同步地從輸出端OUT輸出被放大的信號。
    這裡不再詳述(記憶體元件之結構8)的驅動方法，但可類似於實施例2所述之驅動方法。例如，根據控制信號SG1的每個電晶體101a和電晶體101b之開關時序、每個開關8450a、開關8450b、開關9450a和開關9450b的開關時序、施加到端點VR1和端點VR2的電位、電位V1和V2等都可類似於實施例2所述的驅動方法。例如，在(記憶體元件之結構8)中，施加到端點VR1的電位可以是電位V2且施加到端點VR2的電位可以是電位V1。
    本實施例可適當地與其他實施例合併來實作。 (實施例9)
    第6A圖顯示本發明之另一實施例之記憶體元件。在第6A圖中，除了以上實施例所述之記憶體元件100之外，記憶體元件600更包括一揮發性記憶體電路1111。例如可使用正反器電路來作為揮發性記憶體電路1111。
    在第6A圖所述之記憶體元件600中，資料(Data 0)輸入到揮發性記憶體電路1111且揮發性記憶體電路1111保持資料。此外，對應於揮發性記憶體電路1111所持有之資料的信號會輸入到記憶體元件100的端點D。請注意對應於揮發性記憶體電路1111中持有資料之信號的反向信號可輸入到記憶體元件100的端點D。接著，從記憶體元件100的輸出端OUT輸出之信號會經由開關1010輸入到揮發性記憶體電路1111。請注意從記憶體元件100的輸出端OUT輸出之信號的反向信號可經由開關1010輸入到揮發性記憶體電路1111。本實施例並不受限於從記憶體元件100的輸出端OUT輸出之信號(或其反向信號)會輸入到揮發性記憶體電路1111之輸入端IN的結構。替代地，可採用從記憶體元件100的輸出端OUT輸出之信號(或其反向信號)可輸入到揮發性記憶體電路1111之內部節點的結構。
    開關1010根據控制信號SG3選擇性地從輸出端OUT輸出輸入到輸入端IN的信號(或其對應信號)。可使用電晶體、類比開關、反向器、NAND電路或之類作為開關1010。
    這個結構在停止供應電源電壓到記憶體元件600之前，仍可能保持在揮發性記憶體電路1111和記憶體元件100中所持有的資料。之後，當停止供應電源電壓時，揮發性記憶體電路1111中所持有的資料會遺失，但記憶體元件100中所持有的資料不會遺失。因此，在停止供應電源電壓期間仍可保持資料。接著，在重新開始供應電源電壓之後，記憶體元件100中持有的資料會被送回揮發性記憶體電路1111。以此方式，有可能備份存在揮發性記憶體電路1111和記憶體元件100中的資料。
    第6B圖顯示第6A圖之結構的實例，其中使用具有實施例1所述之第1圖之結構的記憶體元件100作為記憶體元件100。描述就第6B圖所示之結構而言的驅動方法，其中施加於開關1450a、開關1450b、感測放大器1451、及端點VR的電位都與第4圖所述之相同，且當控制信號SG3在高準位時，開關1010從輸出端OUT輸出輸入到輸入端IN的信號。使用第7圖的時序圖來作說明。
    在第7圖中，省略了類似於第4圖相關部分的說明。在第7圖中，「D」表示輸入到記憶體元件100之端點D的資料。在週期1至6中，制信號SG3在低準位，因而開關1010在斷開狀態。揮發性記憶體電路1111保持輸入資料(資料X)，直到在週期3時停止供應電源電壓為止。當停止供應電源電壓時，存在揮發性記憶體電路1111中的資料會遺失。然而，記憶體元件100會保持對應於資料的信號。因此，在週期7中，在從記憶體元件100之輸出端OUT輸出信號電位VX之後，將控制信號SG3設成高準位，以打開開關1010且從記憶體元件100之輸出端OUT輸出的信號電位VX可經由開關1010輸入到揮發性記憶體電路1111。以此方式，在週期7中，揮發性記憶體電路1111可再次保持原本資料(資料X)。
    雖然在第6B圖中，係對具有第6A圖之結構的記憶體元件100應用實施例1所述之(記憶體元件之結構1)，但本實施例並不以此為限。替代地，可應用實施例2至實施例8所述之(記憶體元件之結構2)至(記憶體元件之結構8)之任一者作為具有第6A圖之結構的記憶體元件100。此例中的驅動方法可類似於第7圖之時序圖的情形。
    此外，第6A和6B圖所示之結構各顯示包括開關1010的實例，但本實施例並不以此為限。例如，在感測放大器1451依照控制信號選擇性地輸出信號之情形下，可省略開關1010。另外，第6A和6B圖各顯示揮發性記憶體電路1111之輸出會輸入到記憶體元件100的結構，但本實施例並不以此為限。輸入到揮發性記憶體電路1111的資料(Data 0)也可輸入到記憶體元件100的端點D。
    本實施例可適當地與其他實施例合併來實作。 (實施例10)
    將說明記憶體元件100的製造方法。本實例係敘述對電晶體102a和電晶體102b使用在矽中形成通道的電晶體。以下，電晶體102a或電晶體102b被稱為電晶體102。此外，電晶體101a或電晶體101b被稱為電晶體101。電容器103a或電容器103b被稱為電容器103。本實施例係使用例如電晶體102、在氧化物半導體層中形成通道的電晶體101、與電容器103來說明製造記憶體電路100的方法。
    請注意能以相同的方式來製造其他電晶體和其他電容器。
    首先，如第19A圖所示，在基板700上形成絕緣膜701和已由單晶半導體基板隔開的半導體膜702。
    雖然沒有特別限定可用來作為基板700的材料，但材料必須至少具有夠高的耐熱性以禁得起之後進行的加熱處理。例如，可使用以熔化製程或浮式製程所形成的玻璃基板、石英基板、半導體基板、陶製基板等作為基板700。在之後進行之加熱處理的溫度很高的情形下，最好使用應變點大於或等於730℃的玻璃基板來作為玻璃基板。
    在本實施例中，以下說明形成電晶體102的方法，其中的半導體膜702係使用單晶矽來形成。請注意將簡短地說明一種用來形成單晶半導體膜702的方法之具體實例。首先，包括被電場加速之離子的離子束會進入為單晶半導體基板的接合基板，並在距接合基板表面一定程度之深度的區域中形成由於晶體結構的局部失序所產生之易脆的脆弱層。脆弱層所形成的深度能藉由離子束的加速能量及離子束進入的角度來調整。接著，互相附著接合基板及裝有絕緣膜701的基板700，以至於絕緣膜701會夾在接合基板及基板700之間。在接合基板及基板700彼此重疊之後，將約為1 N/cm2到500 N/cm2，最好是11 N/cm2到20 N/cm2的壓力施加到部分的接合基板及部分的基板700。當施加壓力時，接合基板及絕緣膜701之間便從這兩部分開始結合，以結合接合基板與絕緣膜701彼此緊密接觸的整個表面。之後，進行加熱處理，以合併存在於脆弱層中的微孔隙，並增加微孔隙的體積。因此，能沿著脆弱層隔開為部分之接合基板的單晶半導體膜與接合基板。加熱處理是在不超過基板700之應變點的溫度下進行。接著，藉由蝕刻等方法，將單晶半導體膜處理成所欲之形狀，以形成半導體膜702。
    為了控制臨界電壓，可將如硼、鋁、或鎵之給予p型導電性之雜質元素，或如磷或砷之給予n型導電性的雜質元素加到半導體膜702中。可將用來控制臨界電壓的雜質元素加到未經蝕刻成預定形狀的半導體膜中或加到已被蝕刻成預定形狀的半導體膜702中。替代地，可將用來控制臨界電壓的雜質元素加到接合基板中。替代地，可將雜質元素加到接合基板中以粗略地控制臨界電壓，並接著將雜質元素加到未經蝕刻成預定形狀的半導體膜中或已被蝕刻成預定形狀的半導體膜702中以精細地控制臨界電壓。
    雖然在本實施例中說明使用單晶半導體膜的情況，但本發明並不以此為限。例如，可使用藉由蒸氣沉積法在絕緣膜701上形成的多晶體、微晶體、或非晶半導體膜。替代地，半導體膜可藉由已知的技術來結晶化。已知的結晶化技術之例子包括使用雷射光的雷射結晶作用和採用觸媒元素的結晶作用。替代地，可結合採用觸媒元素的結晶作用及雷射結晶作用。當使用如石英基板的耐熱基板時，可使用結合了利用電子加熱爐之熱結晶作用、使用紅外線的燈加熱結晶作用、使用觸媒元素的結晶作用、或以約950℃的高溫加熱之結晶作用。
    接著，如第19B所示，將半導體膜702處理成預定形狀，以形成半導體層704。之後，在半導體層704上形成閘絕緣膜703。
    閘絕緣膜703可例如透過電漿CVD法或濺射法形成單層或一疊包括氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、鉿矽酸鹽(HfSixOy，(x>0，y>0))、加入氮的鉿矽酸鹽(HfSixOyNz，(x>0，y>0，z>0))、加入氮的鉿鋁酸鹽(HfAlxOyNz，(x>0，y>0，z>0))之類的層。
    請注意在本說明書中，氧氮化物係指氧含量多於氮含量的物質，而氧化氮係指氮含量多於氧含量的物質。
    閘絕緣膜703的厚度可以是例如大於或等於1 nm且小於或等於100 nm，最好是大於或等於10 nm且小於或等於50 nm。在本實施例中，係透過電漿CVD法使用包含氧化矽的單層絕緣膜來作為閘絕緣膜703。
    接著，如第19C圖所示，形成閘極707。
    為了形成閘極707，會形成導電膜並接著處理成預定形狀。導電膜可藉由CVD法、濺射法、蒸氣沉積法、旋轉塗膜等方法來形成。導電膜係使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)或之類來形成。替代地，可使用主要包含這些金屬之任一者的合金或包含這些金屬之任一者的化合物。替代地，導電膜可使用如摻有雜質元素(如給予導電性給半導體膜的磷)之多晶矽的半導體來形成。
    雖然在本實施例中，閘極707係使用單層導電膜來形成，但本實施例並不受限於此結構。閘極707可以複數個堆疊的導電膜構成。
    組合兩個導電膜之例子為一疊氮化鉭或以一鎢層疊在一鉭層上。其他組合實例包括：氮化鎢及鎢之組合、氮化鉬及鉬之組合、鋁及鉭之組合、及鋁及鈦之組合。由於鎢及氮化鉭具有高耐熱性，因此在形成兩個導電膜之後可在接著步驟中，進行熱活化作用的加熱處理。兩個導電膜之其他組合實例包括：矽化鎳及摻有給予n型導電性之雜質元素的矽之組合、和矽化鎢及摻有給予n型導電性之雜質元素的矽之組合。
    在使用一疊三層導電膜的例子中，堆疊最好是由一鉬膜、一鋁膜、及一鉬膜組成。
    閘極707可以是氧化銦、氧化銦-氧化錫、氧化銦-氧化鋅、氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鎵鋅之類的透光氧化物導電膜。
    替代地，可選擇性地藉由微滴放泄法而非遮罩來形成閘極707。微滴放泄法係為一種藉由從孔洞射出或噴出包含預定成份的微滴來形成預定圖案的方法，且在其種類中還包括噴墨法。
    此外，閘極707可透過下列程序來形成：形成導電膜並接著在適當控制的條件下(例如，施加到盤繞電極層的電力量、施加到基板側上之電極層的電力量和基板側上之電極溫度等)，藉由電感耦合等離子體(ICP)蝕刻法來蝕刻以形成所欲之錐形形狀。錐形角度也可由遮罩的形狀調整。請注意可適當地使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體；如四氟化碳、氟化硫、或氟化氮的氟基氣體；或氧作為蝕刻氣體。
    接著，如第19D圖所示，藉由將給予一種導電性類型的雜質元素加入以閘極707作為遮罩之半導體層704中，在半導體層704中形成與閘極707重疊的通道形成區710、和通道形成區710設置於其間的一對雜質區709。
    本實施例係以將給予p型導電性(例如，硼)的雜質元素加入半導體層704中為例。
    接著，如第20A圖所示，形成絕緣膜712及713以覆蓋閘絕緣膜703和閘極707。具體來說，可使用氧化矽、氮化矽、氧化氮矽、氧氮化矽、氮化鋁、氧化氮鋁之類的無機絕緣膜作為絕緣膜712及713。最好使用低介電常數(低k)材料來形成絕緣膜712及713以充分降低由於重疊電極或佈線而產生的電容量。請注意可使用包括上述材料之多孔質絕緣膜來作為絕緣膜712及713。由於多孔質絕緣膜具有比稠密絕緣層還低的介電常數，因此能更為降低由於電極或佈線造成的寄生電容。
    本實施例說明對絕緣膜712使用氧氮化矽且對絕緣膜713使用氧化氮矽的實例。雖然本實施例說明絕緣膜712及713係形成在閘極707上的情況，但在本發明之一實施例中，可在閘極707上形成單一絕緣膜，或一疊三個或更多層的絕緣膜。
    接著，如第20B圖所示，絕緣膜712及713會受到化學機械研磨(CMP)處理或蝕刻，以便暴露閘極707的表面。請注意為了增進之後形成的電晶體101之特性，絕緣膜712及713的表面最好愈平坦愈好。
    經過上述步驟，能形成電晶體102。
    接著，說明一種用來形成電晶體101的方法。首先，如第20C圖所示，在絕緣膜712或絕緣膜713上形成氧化物半導體層716。
    氧化物半導體層716可藉由將形成在絕緣膜712及713上的氧化物半導體膜處理成所欲之形狀來形成。氧化物半導體膜的厚度係大於或等於2 nm且小於或等於200 nm，最好大於或等於3 nm且小於或等於50 nm，更好是大於或等於3 nm且小於或等於20 nm。氧化物半導體膜係藉由使用氧化物半導體作為靶材的濺射法來沉積。氧化物半導體膜可藉由在稀有氣體(例如，氬)氣圍、氧氣圍、或混合稀有氣體(例如，氬)及氧的氣圍中之濺射法來形成。
    請注意在藉由濺射法來沉積氧化物半導體膜之前，最好藉由引入氬氣且產生電漿的反向濺射法來去除絕緣膜712及713之表面上的灰塵。反向濺射法係為一種在氬氣圍中使用RF電源來將電壓施於基板，而非將電壓施於靶材，以在基板附近產生電漿以修改表面的方法。請注意可使用氮氣圍、氦氣圍等來取代氬氣圍。替代地，可使用加入氧、笑氣等的氬氣圍。或著，可使用加入氯、四氟化碳等的氬氣圍。
    氧化物半導體層最好至少包含銦(In)或鋅(Zn)。尤其是，最好包含In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以減少電晶體的導電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
    可包含一或多種鑭系元素，如鑭(LA)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
    作為氧化物半導體，例如能使用：氧化銦、氧化錫、氧化鋅；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物；或如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。此外，任何上面之氧化物半導體可包含除了In、Ga、Sn及Zn之外的元素，例如SiO2。
    請注意這裡，例如，In-Ga-Zn基氧化物係表示以包含In、Ga及Zn的氧化物作為其主要成分，且沒有特別限定In：Ga：Zn的比例。In-Ga-Zn基氧化物可包含除了In、Ga及Zn之外的金屬元素。
    替代地，可使用以InMO3(ZnO)m(滿足m>0，且m不是整數)表示的材料作為氧化物半導體。請注意M代表選自Ga、Fe、Mn、或Co之一或更多的金屬元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等。替代地，可使用以化學式In3SnO5(ZnO)n(n>0，n是整數)所表示之材料來作為氧化物半導體。
    例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成份的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或任何接近上面成份的氧化物。
    然而，沒有限定上述之材料，可根據所需之半導體特性(例如，移動性、臨界電壓、和變化)來使用具有適當成份之材料。為了得到所需之半導體特性，最好適當地設定載子密度、雜質濃度、缺陷密度、金屬材料與氧之間的原子比、原子間的距離、密度等之數值。
    氧化物半導體可以是單晶或非單晶的。
    在氧化物半導體是非單晶之情況下，氧化物半導體層可以是非晶或多晶的。再者，氧化物半導體層可具有一包括結晶部分的非晶結構或不是非晶結構。
    在使用In-Zn-O基材料作為氧化物半導體的例子中，所使用之靶材的原子比具有In：Zn=50：1到1：2之成分比(莫耳比為In2O3：ZnO=25：1到1：4)，最好是In：Zn=20：1到1：1之原子比(莫耳比為In2O3：ZnO=1：2到10：1)，更好是In：Zn=1.5：1到15：1之原子比(莫耳比為In2O3：ZnO=3：4到15：2)。例如，在用於形成具有In：Zn：O=X：Y：Z之原子比的In-Zn-O基氧化物半導體之靶材中，會滿足Z>1.5X+Y。
    在本實施例中，係使用藉由使用包括銦(In)、鎵(Ga)、及鋅(Zn)之濺射法所得到之厚度為30 nm的In-Ga-Zn-O基氧化物半導體薄膜來作為氧化物半導體膜。靶材具有例如In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2的成分比。包括In、Ga、及Zn的靶材之填充率係高於或等於90%且小於或等於100%，最好是高於或等於95%且小於100%。具有高填充率的靶材能使所沉積的氧化物半導體膜變稠密。
    在本實施例中，形成氧化物半導體膜的方法為：保持基板在維持在減壓狀態中的處理室中、去除餘留在處理室中的濕氣，同時將去除掉氫和濕氣的濺射氣體引進處理室中、並使用上述靶材。用於沉積之基板溫度可大於或等於100℃且小於或等於600℃，最好大於或等於200℃且小於或等於400℃。藉由在加熱基板期間沉積氧化物半導體膜，能降低所沉積之氧化物半導體膜中的雜質濃度。此外，能降低濺射法所造成的損害。為了去除在處理室中的殘留濕氣，最好使用捕集真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。排空單元可以是加入冷阱的渦輪泵。在使用低溫泵排空的處理室中，例如，可移除氫原子、如水(H2O)之內含氫原子的化合物(最好也是內含碳原子的化合物)等，如此能降低沉積在處理室中的氧化物半導體膜中所含的雜質濃度。
    作為沉積條件之一實例，基板與靶材之間的距離為100mm、壓力為0.6Pa、直流(DC)功率為0.5kW、且氣圍為氧氣圍(氧流量的比率為100%)。請注意最好使用脈衝式直流(DC)電源，因其能減少在沉積期間所產生的灰塵並能使膜厚度均勻。
    此外，當濺射設備的處理室之滲漏率係設為低於或等於1×10-10Pa×m3/s時，能減少如鹼金屬或氫化物之雜質進入藉由濺射法形成的氧化物半導體膜中。再者，藉由使用吸附真空泵作為排空系統，能減少如鹼金屬、氫原子、氫分子、水、氫氧化物、或氫化物之雜質從排空系統中逆流。
    當靶材的純度被設為99.99%以上時，能減少混入氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、氫氧化物、氫化物等。此外，當使用靶材時，能降低氧化物半導體膜中的如鋰、鈉、或鉀之鹼金屬的濃度。
    請注意為了使氧化物半導體膜中所含的氫、氫氧化物、及水應盡可能地少，最好藉由預熱基板700來排除並排空基板700上所吸附之如氫或濕氣的雜質，來作為沉積之預處理，其中在基板700上的絕緣膜712及713係在濺射設備的預熱室中形成。預熱的溫度係為大於或等於100℃且小於或等於400℃，最好大於或等於150℃且小於或等於300℃。最好是使用低溫泵來作為用於預熱室中的排空手段。請注意可省略預熱處理。此預熱處理可同樣在基板700上進行，其中在基板700上的導電膜719及720係在沉積閘絕緣膜721之前形成。
    請注意用來形成氧化物半導體層716的蝕刻可以是乾式蝕刻、濕式蝕刻、或其兩者。最好使用包含氯(如氯(Cl2)的氯基氣體、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氣體來作為用於乾式蝕刻的蝕刻氣體。替代地，可使用包含氟(如四氟化碳(CF4)的氟基氣體、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3))之氣體、溴化氫(HBr)、氧(O2)、添加如氦(He)或氬(Ar)之稀有氣體之這些氣體之任一者等。
    可使用平行板RIE(反應性離子蝕刻)法或ICP(電感耦合電漿)蝕刻法作為乾式蝕刻。為了蝕刻薄膜以具有希望的形狀，會適當調整蝕刻條件(例如，施加到盤繞電極的電力量、施加到基板端上電極的電力量和基板端上的電極溫度等)。
    可使用磷酸、醋酸、及硝酸的混合溶劑、如檸檬酸或草酸之類的有機酸來作為用於濕性蝕刻的蝕刻劑。在本實施例中，係使用ITO-07N(由日本關東化學株式會社所製造)。
    用來形成氧化物半導體層716的抗蝕遮罩可藉由噴墨法來形成。以噴墨法形成抗蝕遮罩不必使用光罩；因此，能降低製造成本。
    請注意反向濺射法最好在隨後步驟之形成導電膜之前進行，以便能去除附著在氧化物半導體層716及絕緣膜712與713之表面上的光阻殘留物。
    請注意在一些例子中，藉由濺射法沉積的氧化物半導體膜包含大量的濕氣或氫(包括氫氧化物)作為雜質。濕氣或氫容易形成施體能階，因而作為氧化物半導體中的雜質。在本發明之一實施例中，為了減少氧化物半導體膜中如濕氣或氫之雜質(脫水作用或除氫作用)，氧化物半導體層716最好在減壓氣圍、氮、稀有氣體、或之類的惰性氣體氣圍、氧氣氣圍、或超乾氣圍中(在藉由孔腔內共振衰減雷射光譜(CRDS)法中的露點計來進行測量之情況下，濕氣量為20ppm(轉換成露點溫度的-55℃)以下，最好是1ppm以下，更好是10ppb以下)受到加熱處理。
    藉由對島形的氧化物半導體層716進行加熱處理，能排除氧化物半導體層716中的濕氣或氫。具體來說，能以高於或等於250℃且低於或等於750℃的溫度，最好是高於或等於400℃且低於基板之應變點的溫度來進行加熱處理。例如能以500℃的溫度來進行大約3分鐘到6分鐘加熱處理。當RTA係用於加熱處理時，可在短時間內進行脫水或除氫作用；因此，甚至以高於玻璃基板之應變點的溫度都能進行處理。
    在本實施例中，係使用為其中一種加熱處理設備的電爐。
    請注意加熱處理設備並不受限於電爐，且可裝有用來藉由來自如電阻加熱器的加熱器之熱傳導或熱輻射來加熱物體的裝置。例如，可使用如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備的RTA(快速熱退火)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射來加熱物件的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。係使用如氮或稀有氣體(例如，氬)這類不與加熱處理欲待處理的物體起反應的惰性氣體來作為氣體。
    在加熱處理中，在氮或如氦、氖、或氬的稀有氣體中最好不含濕氣、氫等。替代地，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好是6N(99.9999%)以上，更好是7N(99.99999%)以上(即，雜質濃度在1ppm以下，最好在0.1ppm以下)。
    請注意已指出氧化物半導體對雜質係不敏感的，當膜中含有相當多的金屬雜質時係沒問題的，因此也可使用包含大量如鈉之鹼金屬且便宜的鈉鈣玻璃(Kamiya、Nomura及Hosono的「Engineering application of solid state physisc：Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status」，KOTAI BUTSURI(SOLID STATE PHYSICS)，2009，第44卷，第621-633頁)。但上述考量是不適當地。鹼金屬並不是包括在氧化物半導體中的元素，而是一種雜質。在氧化物半導體中不含鹼土金屬之情況下，鹼土金屬也是一種雜質。鹼土金屬，尤其是，當與氧化物半導體層接觸的絕緣膜是一氧化物且Na擴散到絕緣膜中時，則Na變成Na+。此外，在氧化物半導體層中，Na切斷或加入包括在氧化物半導體中的金屬與氧之間的接合。所以，例如，會發生電晶體特性之退化，如由於臨界電壓往反方向偏移而影響電晶體之正常導通狀態，或減少移動率。此外，也會發生特性之變化。上述由於雜質而產生的電晶體之特性退化及特性變化會明顯出現在當氧化物半導體層中的氫濃度極低時。於是，當氧化物半導體層中的氫濃度小於或等於1×1018/cm3時，最好小於或等於1×1017/cm3時，最好能降低雜質濃度。具體來說，藉由二次離子質譜儀所測出的Na濃度之測量值最好小於或等於5×1016/cm3，更好是小於或等於1×1016/cm3，再更好是小於或等於1×1015/cm3。同樣地，Li濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。同樣地，K濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。
    經過以上步驟，可降低氧化物半導體層716中的氫濃度並能高度淨化氧化物半導體層。於是，可穩定氧化物半導體層。此外，以低於或等於玻璃轉變溫度的溫度進行加熱處理便可能形成具有寬能帶隙及由於氫所產生之極低載子密度的氧化物半導體層。因此，可使用大型基板來製造電晶體，以便能夠增加生產率。此外，藉由降低氫濃度之淨化氧化物半導體層，可製造出具有抗高壓和極低開路電流的電晶體。上述加熱處理能在形成氧化物半導體層之後的任何時間下進行。
    請注意氧化物半導體層可以是非晶或結晶的。氧化物半導體膜最好是c軸對準結晶氧化物半導體(CAAC-OS)膜。
    CAAC-OS膜不全然是單晶也不全然是非晶。CAAC-OS膜是一種具有結晶-非晶之混相結構的氧化物半導體膜，其中在非晶相中包括結晶部分。請注意在多數情況中，結晶部分符合在每邊小於100nm的立方體中。從以透射電子顯微鏡(TEM)得到的觀察影像中，在CAAC-OS膜中的非晶部分與結晶部分之間的邊緣是不明顯的。此外，藉由TEM，無法發現在CAAC-OS膜中的晶粒邊界。因此，在CAAC-OS膜中，由於晶粒邊界能抑制電子移動率降低。
    在每個包括在CAAC-OS膜中的結晶部分中，c軸是對準平行於CAAC-OS膜所形成之表面之法線向量的方向或CAAC-OS膜之表面之法線向量的方向，從垂直於a-b平面的方向看係形成三角形或六角形的排列，且金屬原子係以疊層方式來排列，或當從垂直於c軸方向的方向看時，金屬原子和氧原子係以疊層方式來排列。請注意在結晶部分之間，一個結晶部分的a軸和b軸方向可不同於另一結晶部分的a軸和b軸方向。在本說明書中，單字「垂直」包括從85°到95°的範圍。此外，單字「平行」包括從-5°到5°的範圍。
    在CAAC-OS膜中，結晶部分的分佈不必是均勻的。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜之表面端開始增長結晶之情形下，在某些例子中，在氧化物半導體膜之表面附近的結晶部分比例會高於形成氧化物半導體膜之表面附近的結晶部分。再者，當添加雜質到CAAC-OS膜中時，在一些例子中，雜質所添加的區域中之結晶部分會變成非晶的。
    由於包括在CAAC-OS膜中之結晶部分之c軸會對準平行於CAAC-OS膜所形成之表面之法線向量的方向或CAAC-OS膜之表面之法線向量的方向，因此c軸方向可能會依據CAAC-OS膜之形狀(CAAC-OS膜所形成之表面的剖面形狀或CAAC-OS膜之表面的剖面形狀)而彼此不同。請注意當形成CAAC-OS膜時，結晶部分之c軸方向是平行於CAAC-OS膜所形成之表面之法線方向(向量)的方向或CAAC-OS膜之表面之法線方向(向量)的方向。藉由膜形成或在膜形成之後進行如加熱處理之用來結晶化之處理來形成結晶部分。
    藉由在電晶體中使用CAAC-OS膜，可降低由於可見光或紫外光輻射所造成的電特性改變。因此，電晶體具有高可靠性。
    將參考第26A至26E圖、第27A至27C圖、及第28A至28C圖來詳細說明CAAC-OS膜之結晶結構的實例。在第26A至26E圖、第27A至27C圖、及第28A至28C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於a-b平面。當只使用「上半部」和「下半部」之措辭時，是指a-b平面上方的上半部和a-b平面下方的下半部(有關a-b平面的上半部和下半部)。
    第26A圖顯示包括一個六配位體In原子和接近In原子之六個四配位體氧(以下稱為四配位體O)原子的結構。這裡，包括一個金屬原子及其接近之氧原子的結構係稱為小群組。第26A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位體O原子各存在於第26A圖中的上半部和下半部。在第26A圖所示之小群組中，電荷是0。
    第26B圖顯示包括一個五配位體Ga原子、接近Ga原子之三個三配位體氧(以下稱為三配位體O)原子和接近Ga原子之兩個四配位體O原子的結構。所有的三配位體O原子都存在於a-b平面上。一個四配位體O原子各存在於第26B圖中的上半部和下半部。In原子也可具有第26B圖所示之結構，因為In原子可具有五個配位體。在第26B圖所示之小群組中，電荷是0。
    第26C圖顯示包括一個四配位體Zn原子和接近Zn原子之四個四配位體O原子的結構。在第26C圖中，一個四配位體O原子存在上半部且三個四配位體O原子存在下半部。在第26C圖所示之小群組中，電荷是0。
    第26D圖顯示包括一個六配位體Sn原子和接近Sn原子之六個四配位體O原子的結構。在第26D圖中，三個四配位體O原子各存在上半部和下半部。在第26D圖所示之小群組中，電荷是+1。
    第26E圖顯示包括兩個Zn原子的小群組。在第26E圖中，一個四配位體O原子各存在上半部和下半部。在第26E圖所示之小群組中，電荷是-1。
    這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
    現在，說明一種小群組之間之結合的規則。關於六配位體In原子之上半部的三個O原子在向下方向上各具有三個接近的In原子，且在下半部的三個O原子在向上方向上各具有三個接近的In原子。關於五配位體Ga原子之上半部的一個O原子在向下方向上具有一個接近的Ga原子，且在下半部的一個O原子在向上方向上具有一個接近的Ga原子。關於四配位體Zn原子之上半部的一個O原子在向下方向上具有一個接近的Zn原子，且在下半部的三個O原子各在向上方向上具有三個接近的Zn原子。同樣地，在金屬原子下方的四配位體O原子數量等於接近並在各四配位體O原子上方之金屬原子數量。由於四配位體O原子的配位體數量是4，因此接近並在O原子下方之金屬原子數量與接近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位體O原子數量與在另一金屬原子下方之四配位體O原子數量之總和為4時，可結合兩種包括金屬原子的小群組。原因會描述在後。例如，在六配位體金屬(In或Sn)原子透過下半部的三個四配位體O原子來結合之情形下，會結合五配位體金屬(Ga或In)原子或四配位體金屬(Zn)原子。
    配位體數為4、5或6的金屬原子係透過在c軸方向上的四配位體O原子來結合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來形成中群組，以使疊層結構的總電荷是0。
    第27A圖顯示包括在In-Sn-Zn-O基材料之疊層結構中的中群組之模型。第27B圖顯示包括三個中群組的大群組。請注意第27C圖顯示在從c軸方向觀看第27B圖之疊層結構之情形下的原子排列。
    在第27A圖中，為了簡單明瞭，省略了三配位體O原子並以圓圈顯示四配位體O原子；圓圈中的數字表示四配位體O原子的數量。例如，圓圈中的3代表各存在Sn原子之上半部和下半部的三個四配位體O原子。同樣地，在第27A圖中，圓圈中的1代表各存在In原子之上半部和下半部的一個四配位體O原子。以類似的方式，第27A圖也顯示在下半部接近一個四配位體O原子並在上半部接近三個四配位體O原子的Zn原子、以及在上半部接近一個四配位體O原子並在下半部接近三個四配位體O原子的Zn原子。
    在包括在第27A圖之In-Sn-Zn-O基材料之疊層結構中的中群組中，從頂端開始的順序中，在上半部與下半部各接近三個四配位體O原子的Sn原子會結合在上半部與下半部各接近一個四配位體O原子的In原子，In原子會結合在上半部接近三個四配位體O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位體O原子來結合在上半部與下半部各接近三個四配位體O原子的In原子，In原子會結合包括兩個Zn原子並在上半部接近一個四配位體O原子的小群組，且小群組會透過小群組之下半部的一個四配位體O原子來結合在上半部與下半部各接近三個四配位體O原子的Sn原子。結合複數個上述之中群組，便形成了大群組。
    這裡，三配位體O原子之鍵結的電荷和四配位體O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位體或五配位體)In原子的電荷、(四配位體)Zn原子的電荷、及(五配位體或六配位體)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可指定如第26E所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，藉由包括兩個Zn原子的小群組，可消去包括Sn原子之小群組的電荷，以至於疊層結構的總電荷是0。
    當重複第27B圖所示的大群組時，可得到In-Sn-Zn-O基結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn-O基結晶的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。當m較大時更好，能增進In-Sn-Zn-O基結晶的結晶性。
    上述規則也適用於下列氧化物：如In-Sn-Ga-Zn基氧化物的四成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物；等等。
    例如，第28A圖顯示包括在In-Ga-Zn-O基材料之疊層結構中的中群組之模型。
    在包括在第28A圖之In-Ga-Zn-O基材料之疊層結構中的中群組中，從頂端開始的順序中，在上半部與下半部各接近三個四配位體O原子的In原子會結合在上半部接近一個四配位體O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位體O原子來結合在上半部與下半部各接近一個四配位體O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位體O原子來結合在上半部與下半部各接近三個四配位體O原子的In原子。結合複數個上述之中群組，便形成了大群組。
    第28B圖顯示包括三個中群組的大群組。請注意第28C圖顯示在從c軸方向觀看第28B圖之疊層結構之情形下的原子排列。
    這裡，由於(六配位體或五配位體)In原子的電荷、(四配位體)Zn原子的電荷、及(五配位體)Ga原子的電荷分別是+3、+2、+3，因此，在包括In原子、Zn原子及Ga原子之任一者之小群組的電荷是0。所以，結合了上述小群組之中群體的總電荷永遠是0。
    為了形成In-Ga-Zn-O基材料之疊層結構，不只可使用第28A圖所示之中群組也可使用不同於第28A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
    在CAAC-OS膜中，相較於非晶氧化物半導體，金屬原子和氧原子係以整齊有序的方式結合。那就是說，當氧化物半導體膜是非晶時，與各金屬原子配位的氧原子數量可改變，但在CAAC-OS膜中，與各金屬配位的氧原子數量幾乎不會改變。因此，能減少氧的微小缺陷並能降低由於氫原子(包括氫離子)或鹼金屬原子的接合與脫離所造成之的不穩定性及電荷移動。
    基於此原因，便使用CAAC-OS膜來形成電晶體，如此能減少在對電晶體進行光照射與偏置溫度(BT)的壓力測試之後而發生的電晶體之臨界電壓的偏移量。藉此，能形成具有穩定電特性的電晶體。
    接著，如第21A圖所示，形成與閘極707和氧化物半導體層716接觸的導電膜719以及與氧化物半導體層716接觸的導電膜720。導電膜719與720係當作源極與汲極。
    具體來說，導電膜719與720能以導電膜係藉由濺射法或真空蒸氣沉積法來形成以覆蓋閘極707並接著被處理成預定形狀之方式來形成。
    可使用下列任何材料來作為導電膜719與720的導電膜：從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選出的元素；包括任何這些元素的合金；包括上述元素組合的合金膜等。替代地，可使用如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜疊在鋁或銅之金屬膜上方或下方的結構。鋁或銅最好被用來與耐火金屬材料結合以避免耐熱性及腐蝕的問題。可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等作為耐火金屬材料。
    再者，作為導電膜719與720的導電膜可具有單層結構或兩個或更多層的疊層結構。例如，可給定含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等等。銅-鎂-鋁合金、鉬-鈦合金、鈦及鉬能高度附著於氧化膜。因此，對導電膜719與720會使用疊層結構，即用於下層之含銅-鎂-鋁合金、鉬-鈦合金、鈦或鉬的導電膜以及用於上層之含銅的導電膜；因此，可增加為氧化膜之絕緣膜以及導電膜719與720之間的附著。
    可對作為導電膜719與720的導電膜使用導電金屬氧化物。可使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、氧化銦氧化鋅、或含矽或氧化矽的導電金屬氧化物材料作為導電金屬氧化物。
    在加熱處理係進行在形成導電膜之後的情況下，導電膜最好具有夠高的耐熱性以禁得起加熱處理。
    請注意會適當地調整各材料及蝕刻條件，以致在蝕刻導電膜期間盡可能地不移除氧化物半導體層716。依據蝕刻條件，會部分地蝕刻氧化物半導體層716的暴露部分，因此在一些情況中會形成溝槽(凹下部)。
    在本實施例中，係使用鈦膜作為導電膜。於是，可藉由使用含氨和過氧化氫水之溶液(過氧氫氨混合物)的濕蝕刻來選擇性蝕刻導電膜。具體來說，係使用以5：2：2的體積比來混合31wt%的過氧化氫水、28wt%的氨水及水之溶液。替代地，可藉由使用含氯(Cl2)、氯化硼(BCl2)之類的氣體在導電膜上進行乾式蝕刻。
    為了減少光致微影步驟中之光遮罩和步驟的數目，可藉由使用多色調遮罩所形成之抗蝕遮罩來執行蝕刻，多色調遮罩為透射光以便具有複數個強度之曝光遮罩。多色調遮罩所形成之抗蝕遮罩具有複數個厚度，並可藉由蝕刻改變形狀；因此，可在複數個蝕刻程序中使用抗蝕遮罩，以將膜處理成不同圖案。因此，對應於至少兩種或更多不同圖案之抗蝕遮罩可藉由一多色調遮罩來形成。如此，可減少曝光遮罩的數目，亦可減少對應的光致微影步驟數目，藉以可實現製程的簡化。
    再者，當作源極區與汲極區的氧化物導電膜可置於氧化物半導體層716以及當作源極與汲極的導電膜719與720之間。氧化物導電膜的材料最好包含氧化鋅作為成份且最好不含氧化銦。關於上述氧化物導電膜，可使用氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鋅鎵或之類。
    例如，在形成氧化物導電膜的情況下，可同時進行用來形成氧化物導電膜的蝕刻及用來形成導電膜719與720的蝕刻。
    藉由提供當作源極區與汲極區的氧化物導電膜，能降低氧化物半導體層716以及導電膜719與720之間的阻抗，如此電晶體能在高速下運作。此外，藉由提供當作源極區與汲極區的氧化物導電膜，能增加電晶體的耐受電壓。
    接著，使用諸如N2O、N2、或Ar等氣體來執行電漿處理。藉由此電漿處理，去除黏附於氧化物半導體層的露出表面之水等等。電漿處理同樣亦可使用氧和氬的混合氣體來執行。
    在電漿處理之後，如第21B圖所示，形成閘絕緣膜721以覆蓋導電膜719與720以及氧化物半導體層716。接著，在閘絕緣膜721上形成閘極722以與氧化物半導體層716重疊，並在導電膜719上形成導電膜723以與導電膜716重疊。
    閘絕緣膜721可使用與閘絕緣膜703類似之材料及疊層結構來形成。請注意閘絕緣膜721最好包括盡可能少量如濕氣或氫的雜質，且閘絕緣膜721可使用單層絕緣膜或疊了複數個的絕緣膜構成。當閘絕緣膜721中含有氫時，氫會進入氧化物半導體層716或氧化物半導體層716中的氧會被氫排出，以致氧化物半導體層716具有較低阻抗(n型導電性)；因此，可能會形成寄生通道。於是，為了形成含有盡可能少的氫之閘絕緣膜721，採用未使用氫之膜形成法是重要的。最好對閘絕緣膜721使用具有高屏障特性之材料。例如，可使用氮化矽膜、氧氮化矽膜、氮化鋁膜、氧氮化鋁膜等等作為具有高屏障特性的絕緣膜。當使用堆疊的複數個絕緣膜時，諸如氧化矽膜或氮氧化矽膜等具有較低氮比例之絕緣膜係形成在比具有高屏障特性的絕緣膜較接近氧化物半導體層716之側邊上。然後，形成具有高屏障特性之絕緣膜以便與導電膜719和720及氧化物半導體層716重疊，其中具有低比例氮的絕緣膜會夾於其間。當使用具有高屏障特性之絕緣膜時，可防止諸如濕氣或氫等雜質進入氧化物半導體層716、閘極絕緣膜721、或氧化物半導體層716和另一絕緣膜之間的介面及其附近。此外，形成如氧化矽膜或氧氮化矽膜之具有低比例氮的絕緣膜以與氧化物半導體層716接觸，如此能防止具有高屏障特性的絕緣膜與氧化物半導體層716直接接觸。
    在本實施例中，閘絕緣膜721被形成具有藉由濺射法所形成之厚度100 nm的氮化矽膜堆疊在藉由濺射法所形成之具有厚度200 nm的氧化矽膜之上的結構。沉積時的基板溫度可高於或等於室溫且低於或等於300℃，而本實施例為100℃。
    在形成閘絕緣膜721之後，可進行加熱處理。加熱處理最好是以高於或等於200℃且低於或等於400℃，例如高於或等於250℃且低於或等於350℃，在氮氣圍、超乾空氣、或稀有氣體(例如，氬或氦)氣圍中進行。氣體中的水含量最好是20ppm以下，更好是1ppm以下，又更好是10ppb以下。在本實施例中，例如，係在氮氣圍中以250℃來進行一小時加熱處理。替代地，以類似於在氧化物半導體膜上進行的加熱處理之方法，可在形成導電膜719與720之前進行在高溫下短時間的RTA處理，以減少濕氣或氫。甚至當在藉由提供含氧的閘絕緣膜721之後執行加熱處理，在氧化物半導體層716上所執行的加熱處理所導致之氧缺陷產生在氧化物半導體層716中時，氧仍可從閘絕緣膜721供應到氧化物半導體層716。藉由供應氧到氧化物半導體層716，可在氧化物半導體層716降低充作施體之氧缺陷，並可滿足化學計量比。氧化物半導體層716中之氧的比例最好超過化學計量組成中的比例。結果，可使氧化物半導體層716成為實質上i型，及可降低由於氧缺陷所導致之電晶體的電特性變化；如此，可提高電特性。並不特別限制此加熱處理的時序，只要在形成閘絕緣膜721之後即可。當此加熱處理作為另一步驟中的加熱處理時(例如，形成樹脂膜期間的加熱處理或用來減少透明導電膜之阻抗的加熱處理)，不須增加步驟數，就可使氧化物半導體層716成為實質上i型。
    而且，藉由將氧化物半導體層716經過氧氣圍中的加熱處理，以便將氧添加到氧化物半導體，可減少在氧化物半導體層716中充作施體之氧缺陷。加熱處理係以例如高於或等於100℃且低於350℃，最好是高於或等於150℃且低於250℃的溫度來進行。用於在氧氣圍下之加熱處理的氧氣最好不包括水、氫等。替代地，引進加熱處理設備的氧氣之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，氧中的雜質濃度小於或等於1ppm，最好小於或等於0.1ppm)。
    另一選擇是，可藉由離子植入法、離子摻雜法等等將氧添加到氧化物半導體層716，以降低充作施體之氧缺陷。例如，可將以2.45GHz微波之電漿製造的氧加入氧化物半導體層716中。
    閘極722與導電膜723能以在閘絕緣膜721上形成導電膜並接著被蝕刻的方式來形成。閘極722與導電膜723可使用與閘極707以及導電膜719與720類似的材料及疊層結構形成。
    閘極722與導電膜723的厚度各是10 nm到400 nm，最好是100 nm到200 nm。在本實施例中，在藉由使用鎢靶材的濺射法來形成閘極之厚度為150nm的導電膜之後，會藉由蝕刻將導電膜處理成所欲之形狀，如此形成閘極722與導電膜723。請注意藉由噴墨法可形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；因此，能降低製造成本。
    經過上述步驟，形成電晶體101。
    請注意電晶體101並不受限於在氧化物半導體層中形成通道之電晶體，也可使用在通道形成區中包括比矽的能帶隙還寬之能帶隙，且比矽之本質載子密度還低的電晶體。除了氧化物半導體，可使用碳化矽、氮化鎵等來作為半導體材料。藉由包括上述半導體材料的通道形成區，可達到具有極低開路電流的電晶體。
    請注意以閘絕緣膜721置於之間的導電膜719與導電膜723之彼此重疊的部分相當於電晶體103。
    雖然係以單閘極電晶體來說明電晶體101，但當必要包括複數個電性連接的閘極時，可形成包括複數個通道形成區的多閘極電晶體。
    請注意與氧化物半導體層716接觸的絕緣膜(在本實施例中，對應於閘絕緣膜721)可使用包含屬於第13族之元素的絕緣材料及氧來形成。許多氧化物半導體材料含有屬於第13族的元素、且含有屬於第13族之元素的絕緣材料都與氧化物半導體運作良好。藉由將所述之含有屬於第13族之元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，與氧化物半導體層的介面便能維持良好的狀態。
    含有屬於第13族之元素的絕緣材料係為含有一或更多屬於第13族之元素的絕緣材料。給定氧化鎵、氧化鋁、氧化鎵鋁、及氧化鋁鎵等作為含有屬於第13族之元素的絕緣材料。這裡，氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的材料，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的材料。
    例如，在形成絕緣膜與內含鎵的氧化物半導體層接觸的情況下，可使用含有氧化鎵的材料來做為絕緣膜，以能在氧化物半導體層與絕緣膜之間的介面上維持良好的特性。例如，當氧化物半導體層與內含氧化鎵的絕緣膜係設置以彼此接觸時，能減少氫在氧化物半導體層與絕緣膜之間的介面上堆積。請注意在對絕緣膜使用屬於同一群組之元素作為氧化物半導體之組成元素的情況下，能得到類似的效果。例如，藉由使用內含氧化鋁的材料，能有效地形成絕緣膜。請注意氧化鋁不易於傳遞水。由此，最好是使用包括氧化鋁的材料以防止水進入氧化物半導體層中。
    藉由氧氣圍或氧摻雜中的加熱處理，與氧化物半導體層716接觸的絕緣膜最好包含比化學計量成分中的氧更高比例的氧。「氧摻雜」意指添加氧到塊狀物內。需注意的是，使用「塊狀物」一詞，以便釐清氧不僅添加到薄膜的表面而且亦添加到薄膜的內部。此外，「氧摻雜」包括將氧電漿添加到塊狀物的氧電漿摻雜。可藉由離子植入法或離子摻雜法來執行氧摻雜。
    例如，在與氧化物半導體層716接觸的絕緣膜係使用氧化鎵形成的情況下，藉由氧氣圍或氧摻雜中的加熱處理，氧化鎵的組成可設為Ga2Ox(X=3+α，0<α<1)。
    在與氧化物半導體層716接觸的絕緣膜係使用氧化鋁形成的情況下，藉由氧氣圍或氧摻雜中的加熱處理，氧化鋁的組成可設為Al2Ox(X=3+α，0<α<1)。
    在與氧化物半導體層716接觸的絕緣膜係使用氧化鋁鎵(氧化鎵鋁)形成的情況下，藉由氧氣圍或氧摻雜中的加熱處理，氧化鋁鎵(氧化鎵鋁)的組成可設為GaxAl2-xO3+α(0<X<2，0<α<1)。
    藉由氧摻雜，可形成包括氧的比例高於化學計量組成中之比例的區域之絕緣膜。當包括上述區域之絕緣膜與氧化物半導體層相接觸時，絕緣膜中之過量的氧供應到氧化物半導體層，及減少氧化物半導體層或氧化物半導體層和絕緣膜之間的介面中的氧缺陷。如此，可使氧化物半導體層成為i型或實質上i型氧化物半導體。
    包括氧的比例高於化學計量組成中之比例的區域之絕緣膜可應用到與氧化物半導體層716相接觸之絕緣膜的位在氧化物半導體層的上側上之絕緣膜或者位在氧化物半導體層的下側上之絕緣膜；然而，應用上述絕緣膜到與氧化物半導體層716相接觸之絕緣膜的二者較佳。可以氧化物半導體層716夾置在各包括氧的比例高於化學計量組成的比例之區域的絕緣膜之間的結構(其被使用作為與氧化物半導體層716相接觸並且位在氧化物半導體層716的上側和下側上之絕緣膜)來加強上述效果。
    在氧化物半導體層716上側或下側的絕緣膜可包含相同的組成元素或不同的組成元素。例如，在上側和下側的絕緣膜可二者都使用組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵來形成。替代地，在上側和下側的絕緣膜之其一者可使用Ga2Ox(X=3+α，0<α<1)來形成，而在上側和下側的絕緣膜之另一者可使用成份為Al2Ox(X=3+α，0<α<1)之氧化鋁來形成。
    藉由堆疊各包括氧的比例高於化學計量組成的比例之區域的絕緣膜來形成與氧化物半導體層716接觸之絕緣膜。例如，在氧化物半導體層716上側的絕緣膜可形成如下：形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵並可在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鋁鎵(氧化鋁鎵)。需注意的是，在氧化物半導體層716的下側上之絕緣膜係可藉由堆疊其各包括氧的比例高於化學計量組成中之比例的區域之絕緣膜來形成。另外，在氧化物半導體層716的上側和下側上之絕緣膜二者係可藉由堆疊其各包括氧的比例高於化學計量組成中之比例的區域之絕緣膜來形成。
    接著，如第21C圖所示，形成絕緣膜724以覆蓋閘絕緣膜721、導電膜723、及閘極722。絕緣膜724可藉由PVD、CVD之類的方法形成。絕緣膜724可使用包括如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁的無機絕緣材料之材料來形成。請注意最好對絕緣膜724使用具有低介電常數的材料或具有低介電常數的結構(例如，多孔結構)。當降低絕緣膜724的介電常數時，能降低產生於佈線或電極之間的寄生電容，而造成更高速的運作。請注意雖然在本實施例中，絕緣膜724具有單層結構，但本發明之一實施例不會受限於此結構。絕緣膜724可具有兩個或更多層的疊層結構。
    接著，在閘絕緣膜721及絕緣膜724中形成開口725，如此露出部分的導電膜720。之後，穿過開口725在絕緣膜724上形成與導電膜720接觸的佈線726。
    導電膜係藉由PVD法或CVD法來形成並接著被蝕刻，以便形成佈線726。可使用從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選出的元素；包含任何這些元素作為成份的合金或之類來作為導電膜的材料。可使用包括錳、鎂、鋯、鈹、釹、及鈧中之其一者或任何這些元素之組合的材料。
    具體來說，例如，可能採用藉由PVD法在包括絕緣膜724之開口之區域中形成薄鈦膜(具有約為5nm的厚度)，並接著形成鋁膜以被嵌入開口725中的方法。這裡，藉由PVD法形成的鈦膜具有減少在鈦膜所形成之表面上形成的氧化物膜(例如，自然氧化物膜)，以減少與較下方電極等(這裡係指導電膜720)的接觸阻抗的功能。此外，能防止鋁膜凸起。在形成鈦、氮化鈦等的阻擋膜之後，可藉由電鍍法來形成銅膜。
    接下來，形成絕緣膜727以覆蓋佈線726。經過這一連串的步驟，能製造儲存元件100。
    請注意在製造方法中，作為源極與汲極的導電膜719與720係在形成氧化物半導體層716之後形成。於是，如第21B圖所示，在藉由製造方法所得到的電晶體101中，導電膜719與720係形成在氧化物半導體層716上。然而，在電晶體101中，作為源極與汲極的導電膜可形成在氧化物半導體層716下方，也就是，在氧化物半導體層716以及絕緣膜712與713之間。
    第22圖顯示當作為源極與汲極的導電膜719與720置於氧化物半導體層716以及絕緣膜712與713之間時的電晶體101之剖面圖。第22圖所示之電晶體101能以在形成絕緣膜713之後形成導電膜719與720，並接著形成氧化物半導體層716的方式來得到。
    本實施例可適當地與其他實施例合併來實作。 (實施例11)
    本實施例說明一種包括氧化物半導體層並具有不同於實施例10之電晶體之結構的電晶體。
    第23A圖所示之電晶體901包括充當主動層且在絕緣膜902上形成的氧化物半導體層903；在氧化物半導體層903上形成的源極904與汲極905；在氧化物半導體層903、源極904、與汲極905上形成的閘絕緣膜906；以及在閘絕緣膜906上並與氧化物半導體層903重疊的閘極907。
    第23A圖所示之電晶體901具有頂部閘極結構，其中閘極907係形成在氧化物半導體層903上，並具有頂部接觸結構，其中源極904與汲極905係形成在氧化物半導體層903上。在電晶體901中，源極904與汲極905不會與閘極907重疊。換言之，大於閘絕緣膜906之厚度的間隙會置於源極904與閘極907之間以及在汲極905與閘極907之間。因此，電晶體901在源極904與閘極907之間以及在汲極905與閘極907之間具有低寄生電容，藉此達到高速運作。
    氧化物半導體層903包括一對高摻雜區域908，其可藉由在形成閘極907之後，將給予n型導電性的摻雜物加入氧化物半導體層903來得到。氧化物半導體層903之與閘極907重疊的區域係為通道形成區909，其中有絕緣膜906置於閘極907與通道形成區909之間。在氧化物半導體層903中，通道形成區909係形成在成對高摻雜區域908之間。藉由離子植入法來添加摻雜物到高摻雜區域908。摻雜物例如是如氦、氬或氙的稀有氣體、或如氮、磷、砷、或銻的第15族元素。
    例如，在使用氮作為摻雜物的情況下，高濃度區域908中的氮原子濃度最好是高於或等於5×1019/cm3且低於或等於1×1022/cm3。
    添加給予n型導電性之摻雜物之高濃度區域908的導電性會比氧化物半導體層903中的其他區域之導電性高。因此，經由在氧化物半導體層903中設置高濃度區域908，能降低源極904與汲極905之間的阻抗。
    在對氧化物半導體層903使用In-Ga-Zn-O基氧化物半導體的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行一小時的加熱處理。結果，高濃度區域908中的氧化物半導體具有纖鋅礦晶體結構。由於高濃度區域908中的氧化物半導體具有纖鋅礦晶體結構，因此能更增加高濃度區域908的導電性且能更減少源極904與汲極905之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極904與汲極905之間的阻抗，在使用氮作為摻雜物的情況下，高濃度區域908中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，甚至在氮原子濃度低於上述範圍的情況下，在一些例子中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
    氧化物半導體層903可使用CAAC-OS膜來形成。使用CAAC-OS膜形成的氧化物半導體層903具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極904與汲極905之間的阻抗。
    透過減少源極904與汲極905之間的阻抗，即便縮小電晶體901，仍可確保高導通電流及高速運作。藉由縮小電晶體901，能減少包括電晶體之記憶體元件所佔用的面積，並能增加每單位面積的儲存容量。
    第23B圖所示之電晶體911包括在絕緣膜912上形成的源極914與汲極915；在源極914與汲極915上形成並作為主動層的氧化物半導體層913；在氧化物半導體層913、源極914、與汲極915上形成的閘絕緣膜916；以及在閘絕緣膜916上以與氧化物半導體層913重疊的閘極917。
    第23B圖所示之電晶體911係為頂部閘極型的，其中閘極917會形成在氧化物半導體層913上，且也是底部接觸型的，其中源極914與汲極915會形成在氧化物半導體層913下。如同在電晶體901中，在電晶體911中，源極914與汲極915不會與閘極917重疊；因此，能縮小在源極914與閘極917之間以及在汲極915與閘極917之間產生的寄生電容，如此能達到高速運作。
    氧化物半導體層913包括一對高濃度區域918，其可藉由在形成閘極917之後，將給予n型導電性的摻雜物加入氧化物半導體層913來得到。此外，氧化物半導體層913包括與閘極917重疊的通道形成區919，其中有閘絕緣膜916置於閘極917與通道形成區919之間。在氧化物半導體層913中，通道形成區919係設置在成對高濃度區域918之間。
    如同上述之在電晶體901中的高濃度區域908，成對高濃度區域918能藉由離子植入法來形成。用來形成高濃度區域908的摻雜物種類之實例與用來形成高濃度區域918的摻雜物種類相同。
    例如，在使用氮作為摻雜物的情況下，高濃度區域918中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。
    添加給予n型導電性之摻雜物之高濃度區域918的導電性會比氧化物半導體層913中的其他區域之導電性高。因此，經由在氧化物半導體層913中設置高濃度區域918，能減少源極914與汲極915之間的阻抗。
    在對氧化物半導體層913使用In-Ga-Zn-O基氧化物半導體的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域918中的氧化物半導體具有纖鋅礦晶體結構。由於高濃度區域918中的氧化物半導體具有纖鋅礦晶體結構，因此能更增加高濃度區域918的導電性且能更減少源極914與汲極915之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極914與汲極915之間的阻抗，在使用氮作為摻雜物的情況下，高濃度區域918中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，甚至在氮原子濃度低於上述範圍的情況下，在一些例子中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
    氧化物半導體層913可使用CAAC-OS膜來形成。使用CAAC-OS膜形成的氧化物半導體層913具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極914與汲極915之間的阻抗。
    透過減少源極914與汲極915之間的阻抗，即便縮小電晶體911，仍可確保高導通電流及高速運作。藉由縮小電晶體911，能減少包括電晶體之記憶體元件所佔用的面積，並能增加每單位面積的儲存容量。
    第23C圖所示之電晶體921包括在絕緣膜922上形成並作為主動層的氧化物半導體層923；在氧化物半導體層923上形成的源極924與汲極925；在氧化物半導體層923、源極924、與汲極925上形成的閘絕緣膜926；以及設置在閘絕緣膜926上以與氧化物半導體層923重疊的閘極927。此外，電晶體921包括側壁930，其使用絕緣膜來形成並置於閘極927的側表面上。
    第23C圖所示之電晶體921係為頂部閘極型的，其中閘極927會形成在氧化物半導體層923上，且也是頂部接觸型的，其中源極924與汲極925會形成在氧化物半導體層923上。如同在電晶體901中，在電晶體921中，源極924與汲極925不會與閘極927重疊；因此，能縮小在源極924與閘極927之間以及在汲極925與閘極927之間產生的寄生電容，以致能達到高速運作。
    氧化物半導體層923包括一對高濃度區域928及一對低濃度區域929，其可藉由在形成閘極927之後，將給予n型導電性的摻雜物加入氧化物半導體層923來得到。此外，氧化物半導體層923包括與閘極927重疊的通道形成區931，其中有閘絕緣膜926置於閘極927與通道形成區931之間。在氧化物半導體層923中，通道形成區931係設置在於成對高濃度區域928之間的成對低濃度區域929之間。成對低濃度區域929係置於氧化物半導體層923之與側壁930重疊的區域中，其中有閘絕緣膜926置於低濃度區域929與側壁930之間。
    如同上述之在電晶體901中的高濃度區域908，成對高濃度區域928與成對低濃度區域929能藉由離子植入法來形成。用來形成高濃度區域908的摻雜物種類之實例與用來形成高濃度區域928的摻雜物種類相同。
    例如，在使用氮作為摻雜物的情況下，高濃度區域928中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。又，例如，在使用氮作為摻雜物的情況下，低濃度區域929中的氮原子濃度最好高於或等於5×1018/cm3且低於5×1019/cm3。
    添加給予n型導電性之摻雜物之高濃度區域928的導電性會比氧化物半導體層923中的其他區域之導電性高。因此，經由在氧化物半導體層923中設置高濃度區域928，能減少源極924與汲極925之間的阻抗。低濃度區域929係設置在通道形成區931與高濃度區域928之間，以致能減少由於短通道效應而造成的臨界電壓之反向偏移。
    在對氧化物半導體層923使用In-Ga-Zn-O基氧化物半導體的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域928中的氧化物半導體具有纖鋅礦晶體結構。又，低濃度區域929會取決於氮濃度而也具有由於加熱處理而產生的纖鋅礦晶體結構。由於高濃度區域928中的氧化物半導體具有纖鋅礦晶體結構，因此能更增加高濃度區域928的導電性且能更減少源極924與汲極925之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極924與汲極925之間的阻抗，在使用氮作為摻雜物的情況下，高濃度區域928中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，甚至當氮原子濃度低於上述範圍時，在一些例子中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
    氧化物半導體層923可使用CAAC-OS膜來形成。使用CAAC-OS膜形成的氧化物半導體層923具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極924與汲極925之間的阻抗。
    透過減少源極924與汲極925之間的阻抗，即便縮小電晶體921，仍可確保高導通電流及高速運作。藉由縮小電晶體921，能減少包括電晶體之記憶體元件所佔用的面積，並能增加格陣列之每單位面積的儲存容量。
    第23D圖所示之電晶體941包括在絕緣膜942上形成的源極944與汲極945；在源極944與汲極945上形成並作為主動層的氧化物半導體層943；在氧化物半導體層943、源極944、與汲極945上的閘絕緣膜946；以及設置在閘絕緣膜946上以與氧化物半導體層943重疊的閘極947。此外，電晶體941包括側壁950，其使用絕緣膜來形成並置於閘極947的側表面上。
    第23D圖所示之電晶體941係為頂部閘極型的，其中閘極947會形成在氧化物半導體層943上，且也是底部接觸型的，其中源極944與汲極945會形成在氧化物半導體層943下。如同在電晶體901中，在電晶體941中，源極944與汲極945不會與閘極947重疊；因此，能縮小在源極944與閘極947之間以及在汲極945與閘極947之間產生的寄生電容，以致能達到高速運作。
    氧化物半導體層943包括一對高濃度區域948及一對低濃度區域949，其可藉由在形成閘極947之後，將給予n型導電性的摻雜物加入氧化物半導體層943來得到。此外，氧化物半導體層943包括與閘極947重疊的通道形成區951，其中有閘絕緣膜946置於閘極947與通道形成區951之間。在氧化物半導體層943中，通道形成區951係設置在於成對高濃度區域948之間的成對低濃度區域949之間。成對低濃度區域949係置於氧化物半導體層943中並與側壁950重疊的區域中，其中有閘絕緣膜946置於低濃度區域949與側壁950之間。
    如同上述之在電晶體901中的高濃度區域908，成對高濃度區域948與成對低濃度區域949能藉由離子植入法來形成。用來形成高濃度區域908的摻雜物種類之實例與用來形成高濃度區域948的摻雜物種類相同。
    例如，在使用氮作為摻雜物的情況下，高濃度區域948中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。又，例如，在使用氮作為摻雜物的情況下，低濃度區域949中的氮原子濃度最好高於或等於5×1018/cm3且低於5×1019/cm3。
    添加給予n型導電性之摻雜物之高濃度區域948的導電性會比氧化物半導體層943中的其他區域之導電性高。因此，經由在氧化物半導體層943中設置高濃度區域948，能減少源極944與汲極945之間的阻抗。低濃度區域949係設置在通道形成區951與高濃度區域948之間，以致能減少由於短通道效應而造成的臨界電壓之反向偏移。
    在對氧化物半導體層943使用In-Ga-Zn-O基氧化物半導體的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域948中的氧化物半導體具有纖鋅礦晶體結構。又，低濃度區域949會取決於氮濃度而也具有由於加熱處理而產生的纖鋅礦晶體結構。由於高濃度區域948中的氧化物半導體具有纖鋅礦晶體結構，因此能更增加高濃度區域948的導電性且能更減少源極944與汲極945之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極944與汲極945之間的阻抗，在使用氮作為摻雜物的情況下，高濃度區域948中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，甚至當氮原子濃度低於上述範圍時，在一些例子中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
    氧化物半導體層943可使用CAAC-OS膜來形成。使用CAAC-OS膜形成的氧化物半導體層943具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極944與汲極945之間的阻抗。
    透過減少源極944與汲極945之間的阻抗，即便縮小電晶體941，仍可確保高導通電流及高速運作。藉由縮小電晶體941，能減少包括電晶體之記憶體元件所佔用的面積，並能增加每單位面積的儲存容量。
    請注意已揭露一種方法來作為其中一種透過自動對準程序來形成作為在包括氧化物半導體之電晶體中的源極區或汲極區之高濃度區域的方法，即暴露出氧化物半導體層的表面並進行氬電漿處理，以致降低在暴露於電漿之氧化物半導體層中之區域的阻抗(s.Jeon et al.，的「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」，IEDM Tech.Dig.，第504-507頁，2010)。
    然而，在上面製造方法中，在形成閘絕緣膜之後，必須部分地移除閘絕緣膜，以至於暴露出當作源極區或汲極區的部分。於是，當移除閘絕緣膜時，下層的氧化物半導體層會被部分地過度蝕刻；於是，作為源極區或汲極區之區域的厚度會變小。因此，會增加源極區或汲極區之阻抗，且容易發生由於過度蝕刻而造成之電晶體特性的缺陷。
    為了促進縮小電晶體，必須採用具有高度處理準確度的乾式蝕刻。然而，過度蝕刻特別容易發生於乾式蝕刻之情況中，其不能充份地確保有關閘絕緣膜之氧化物半導體層的選擇性。
    例如，只要氧化物半導體層具有足夠的厚度，過度蝕刻就不成問題；然而，當通道長度為200 nm以下時，在作為通道形成區之區域中的氧化物半導體層之厚度必須是20 nm以下，最好是10 nm以下以防止短通道效應。當使用上述薄氧化物半導體層時，如上所述，因為會增加源極區或汲極區的阻抗以及發生電晶體特性的缺陷，因此過度蝕刻氧化物半導體層是不利的。
    然而，如本發明之一實施例中，係在留下閘絕緣膜以便不露出氧化物半導體之狀態下添加摻雜物到氧化物半導體層中；因此，能防止過度蝕刻氧化物半導體層，並能降低對氧化物半導體層之過度損害。此外，能保持氧化物半導體層與閘絕緣膜之間的介面乾淨。藉此，能增進電晶體的特性及可靠度。
    本實施例可適當地與其他實施例合併來實作。 (實施例12)
    因為種種原因，絕緣的閘電晶體之實際測得的場效移動率可低於其原本的移動率；此現象不只在使用氧化物半導體的情形下發生。
    降低移動率的其中一個原因是半導體內部的缺陷或半導體與絕緣膜間之介面的缺陷。當使用Levinson模型時，在假設內部不存在缺陷下的場效移動率可理論地計算出。
    假設半導體之原本移動率和測得之移動率分別是μ0和μ，且電位障(如晶粒邊界)存在於半導體中，移動率μ可以第29A圖之公式A來表示。
    E表示電位障的高度，k表示Boltzmann常數，及T表示絕對溫度。
    當假設電位障是由缺陷造成時，可根據Levinson模型得到第29B圖的公式B。
    e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。
    在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。
    在直線區的汲極電流Id可以第29C圖之公式C來表示。
    L表示通道長度且W表示通道寬度，而在本例中的L與W各是10μm。
    另外，Vd表示汲極電壓。
    當公式C的兩邊除以Vg並於兩邊取對數時，可得到第29D圖之公式D。
    公式C的右邊是Vg的函數。
    公式D顯示從以ln(Id/Vg)作為縱座標且以l/Vg作為橫座標之線的斜率可得到缺陷密度N。
    換言之，可從電晶體之Id-Vg特性來評估缺陷密度。
    具有銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體之缺陷密度N大約為1×1012/cm2。
    基於以此方式得到的缺陷密度，可計算出μ0為120 cm2/Vs。
    包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是35 cm2/Vs。
    然而，假設半導體內部以及半導體與絕緣膜間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
    請注意甚至當半導體內部不存在缺陷時，通道與閘絕緣膜間的介面之散射會影響電晶體之傳送性質。換言之，在遠離通道與閘絕緣膜間之介面的距離x位置上的移動率μ1可以第29E圖之公式E來表示。
    D表示在閘極方向上的電場，而B和G是常數。B和G可從實際測量結果獲得；根據上述測量結果，B是4.75×107 cm/s且G是10 nm(介面散射影響所達深度)。
    當增加D時(即，當增加閘極電壓時)，便增加公式E的第二項並相應地增加移動率μ1。
    第30圖顯示電晶體之移動率μ的計算結果，其中此電晶體的通道包括理想的氧化物半導體且半導體內部沒有缺陷。
    關於計算，係使用了由Synopsys所製造的裝置模擬軟體Sentaurus Device。
    關於計算，係假設能帶隙、電子親和性、介電常數和氧化物半導體的厚度分別為2.8 eV、4.7 eV、15、和15 nm。
    這些數值係由測量以濺射法形成之薄膜來得到。
    此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。
    閘絕緣膜之厚度係假設為100 nm，且其介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
    如計算結果E所示，在稍微超過1V之閘極電壓上，移動率具有大於或等於100 cm2/Vs的峰值，且當閘極電壓便更高時會下降，因為介面散射的影響增加了。
    請注意為了降低介面散射，半導體層的表面最好在原子層是平坦的(原子層平坦)。
    計算出使用具有上述移動率之氧化物半導體所製造的電晶體之特性。
    用於計算的電晶體包括在氧化物半導體層中的置於一對n型半導體區之間的通道形成區。
    在成對n型半導體區的電阻率為2×10-3 Ω cm的條件下來執行計算。
    在通道長度為33 nm且通道寬度為40 nm的條件下來執行計算。
    此外，側壁係置於閘極的側邊壁上。
    在部分與側壁重疊之半導體區為偏移區的條件下來執行計算。
    關於計算，係使用了由Synopsys所製造的Sentaurus Device。
    第31A至31C圖係倚賴電晶體的汲極電流(Id，實線)和移動率(μ，虛線)的閘極電壓(Vg：閘極和源極間的電位差)之計算結果。
    汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之條件下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之條件下的計算來得到。
    第31A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
    第31B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
    第31C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
    當閘絕緣膜較薄時，特別在關閉狀態中會明顯減少汲極電流Id(開路電流)。
    對照下，在打開狀態中的移動率μ之峰值與汲極電流Id(導通電流)並無顯著的變化。
    第32A至32C圖係在偏移長度(側壁長度)Loff為5 nm之條件下倚賴汲極電流Id(實線)和移動率μ(虛線)的閘極電壓Vg。
    汲極電流Id係由在汲極電壓是+1V之條件下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之條件下的計算來得到。
    第32A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
    第32B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
    第32C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
    第33A至33C圖係在偏移長度(側壁長度)Loff為15 nm之條件下倚賴汲極電流Id(實線)和移動率μ(虛線)的閘極電壓。
    汲極電流Id係由在汲極電壓是+1V之條件下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之條件下的計算來得到。
    第33A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
    第33B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
    第33C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
    在任一結構中，當閘絕緣膜較薄時，會明顯減少開路電流，反之移動率μ之峰值與導通電流不會產生顯著的變化。
    請注意移動率μ之峰值在第31A至31C圖中大約為80 cm2/Vs，在第32A至32C圖中大約為60 cm2/Vs，及在第33A至33C圖中大約為40 cm2/Vs；因此，當增加偏移長度Loff時便會減少移動率μ之峰值。
    此外，也同樣適用於開路電流。
    當增加偏移長度Loff時便會減少導通電流；然而，導通電流的減少程度會比開路電流的減少程度大很多。
    此外，圖中顯示了在任一結構中，在閘極電壓約為1V時的汲極電流會超過記憶體元件中所需的10μA。
    本實例或其部分之內容可與任何其他實施例和實例合併來實作。 [實例1]
    藉由在加熱基板期間沉積氧化物半導體或藉由在沉積氧化物半導體膜之後進行加熱處理，包括含有In、Sn和Zn之氧化物半導體的電晶體可具有良好的特性。
    請注意In、Sn和Zn之每一者最好包括5 at.%或更多的成分。
    藉由在沉積含有In、Sn和Zn之氧化物半導體膜之後刻意地加熱基板，可增進電晶體的場效移動率。
    再者，n通道電晶體的臨界電壓會往正方向偏移。
    n通道電晶體的臨界電壓往正方向偏移，如此可降低用來維持n通道電晶體之關閉狀態的電壓之絕對值；因此，可達到低耗電量。
    另外，當n通道電晶體的臨界電壓往正方向偏移至0V以上時，可得到常閉型電晶體。
    以下說明包括含有In、Sn和Zn之氧化物半導體的電晶體之特性。 (樣本A至樣本C的公同條件)
    氧化物半導體層係形成在基板上以在下列條件下具有15 nm的厚度：使用具有In：Sn：Zn=1：1：1之組成比的靶材；氣體流率為Ar/O2=6/9 sccm；沉積壓力為0.4 Pa；且沉積功率為100W。
    接著，將氧化物半導體層蝕刻成島型。
    隨後，在氧化物半導體層上沉積鎢層以具有50 nm的厚度。蝕刻鎢層，以致形成源極和汲極。
    之後，藉由電漿CVD法使用甲矽烷(SiH4)氣體和一氧化二氮(N2O)氣體來形成氮氧化矽(SiON)膜作為閘絕緣層以具有100 nm的厚度。
    然後，以下列方式形成閘極：形成氮化鉭層以具有15 nm的厚度；形成鎢層以具有135 nm的厚度；並蝕刻這些層。
    之後，藉由電漿CVD法形成厚度為300 nm的氮氧化矽(SiON)膜並形成厚度為1.5μm的聚醯亞胺膜來作為層間絕緣膜。
    接著，以下列方式來形成用來測量的墊片：在層間絕緣膜中形成接洞；形成第一鈦膜以具有50 nm的厚度；形成鋁膜以具有100 nm的厚度；形成第二鈦膜以具有50 nm的厚度；並蝕刻這些層。
    以此方式，便形成了包括電晶體的半導體裝置。 (樣本A)
    在樣本A中，在沉積氧化物半導體層期間，不會刻意對基板進行加熱。
    此外在樣本A中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前的期間不會進行加熱處理。 (樣本B)
    在樣本B中，係在以200℃加熱基板期間沉積氧化物半導體層。
    此外在樣本B中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前的期間不會進行加熱處理。
    為了移除在氧化物半導體層中充作施體的氫，會在加熱基板期間沉積氧化物半導體層。 (樣本C)
    在樣本C中，係在以200℃加熱基板期間沉積氧化物半導體層。
    此外在樣本C中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前，會以650℃在氮氣圍中進行加熱處理達一小時，並接著以650℃在氧氣圍中進行加熱處理達一小時。
    以650℃在氮氣圍中進行加熱處理達一小時是為了移除在氧化物半導體層中充作施體的氫。
    透過用來移除在氧化物半導體層中充作施體的氫之熱處理，也會移除氧而形成在氧化物半導體層中充作載子的氧空缺。
    因此，以650℃在氧氣圍中進行加熱處理達一小時，以降低氧空缺。 (樣本A至樣本C中的電晶體之特性)
    第34A圖顯示樣本A中的電晶體之初始特性。
    第34B圖顯示樣本B中的電晶體之初始特性。
    第34C圖顯示樣本C中的電晶體之初始特性。
    樣本A中的電晶體之場效移動率為18.8 cm2/Vsec。
    樣本B中的電晶體之場效移動率為32.2 cm2/Vsec。
    樣本C中的電晶體之場效移動率為34.5 cm2/Vsec。
    根據透過透射電子顯微鏡(TEM)觀察的氧化物半導體層(係藉由分別與樣本A至樣本C類似的沉積法形成)之剖面，在由分別與樣本B和樣本C類似的沉積法形成之樣本中會看到結晶體，其中樣本B和樣本C的基板已在沉積期間被加熱。
    出乎意料地，在沉積期間已加熱基板的樣本具有非晶部分，且結晶部分係排在c軸方向上。
    在標準的聚醯亞胺中，不會排列結晶部分。因此，在沉積期間已加熱基板的樣本具有新的結晶結構。
    第34A圖至第34C圖的對照便能了解到在沉積期間或之後對基板進行加熱處理可移除充作施體的氫元素，使得n通道電晶體的臨界電壓會往正方向偏移。
    也就是說，在沉積期間對基板加熱之樣本B的臨界電壓會比在沉積期間未對基板加熱之樣本A的臨界電壓更往正方向偏移。
    此外，比較樣本B和樣本C(其都於沉積期間對基板加熱)，會發現到在沉積之後進行加熱處理之樣本C的臨界電壓會比不在沉積之後進行加熱處理之樣本B的臨界電壓更往正方向偏移。
    再者，加熱處理的溫度愈高，就愈容易移除如氫元素之輕元素；因此，當加熱處理的溫度愈高時就更有可能移除氫。
    因而發現到藉由增加加熱處理的溫度，便能將臨界電壓更往正方向偏移。 (樣本B和樣本C之閘極BT壓力測試的結果)
    在樣本B(未在沉積之後進行加熱處理)及樣本C(在沉積之後進行加熱處理)上進行閘極BT壓力測試。
    首先，在基板溫度為25℃且Vds為10V時測量電晶體之Vg-Id特性，以測量在加熱處理與施加高正電壓之前的電晶體之特性。
    接著，將基板溫度設為150℃並將Vds設成0.1V。
    之後，將20V的Vg施加到閘絕緣膜並保持此狀態達一小時。
    接著，將Vg設為0V。
    然後，在基板溫度為25℃且Vds為10V時測量電晶體之Vg-Id特性，以測量在加熱處理與施加高正電壓之後的電晶體之特性。
    以上述方式比較在加熱處理與施加高正電壓之前和之後的電晶體之特性就稱為正向BT測試。
    以類似的方式，在基板溫度為25℃且Vds為10V時測量電晶體之Vg-Id特性，以測量在加熱處理與施加高負電壓之前的電晶體之特性。
    接著，將基板溫度設為150℃並將Vds設成0.1V。
    之後，將-20V的Vg施加到閘絕緣膜並保持此狀態達一小時。
    接著，將Vg設為0V。
    然後，在基板溫度為25℃且Vds為10V時測量電晶體之Vg-Id特性，以測量在加熱處理與施加高負電壓之後的電晶體之特性。
    以上述方式比較在加熱處理與施加高負電壓之前和之後的電晶體之特性就稱為負向BT測試。
    第35A圖顯示樣本B之正向BT測試的結果，而第35B圖顯示樣本B之負向BT測試的結果。
    第36A圖顯示樣本C之正向BT測試的結果，而第36B圖顯示樣本C之負向BT測試的結果。
    雖然正向BT測試與負向BT測試是用來判斷電晶體之退化程度的測試，但參考第35A圖和第36A圖，發現到藉由至少進行正向BT測試可將臨界電壓往正方向偏移。
    在第35A圖顯示電晶體經由受到正向BT測試而變成常閉型電晶體。
    因此，顯示臨界電壓往正方向的偏移量會增加，且除了在製造電晶體時進行加熱處理，還可藉由進行正向BT測試來形成常閉型電晶體。
    第37圖顯示所測量之樣本A中之電晶體的開路電流與相反的基板溫度(絕對溫度)之間的關係。
    這裡，橫座標表示藉由將所測量之相反的基板溫度乘以1000而得到的數值(1000/T)。
    請注意第37圖顯示在通道寬度為1μm之情形下的電流量。
    當基板溫度為125℃(1000/T約為2.51)時，開路電流係低於或等於1×10-19 A。
    又，當基板溫度為85℃(1000/T約為2.79)時，開路電流係低於或等於1×10-20 A。
    即，發現到開路電流相較於包括矽半導體的電晶體是極低的。
    請注意當溫度較低時，會減少開路電流；因此，顯然在室溫下的開路電流會更低。
    本實例或其部分之內容可與任何其他實施例和實例合併來實作。 [實例2]
    根據本發明之一實施例的記憶體元件可使用在信號處理電路中。例如，根據本發明之一實施例的記憶體元件可使用在信號處理電路之暫存器或包括在信號處理電路中的記憶體裝置中。在信號處理電路中使用記憶體元件使信號處理電路能夠長時間保持資料，甚至在停止供應電源電壓之後。因此，當重新開始供應電源電壓時，信號處理電路可使用所持資料來立即啟動預定處理。於是，可頻繁地在信號處理電路中短時間停止電源，使得更能降低耗電量。此外，可增加資料之可複寫次數，且當在信號處理電路中使用幾乎不會發生資料之寫入錯誤或讀取錯誤的記憶體元件時，可增進信號處理電路的可靠度。另外，在信號處理電路中使用具有高寫入速度的記憶體元件也可能增進信號處理電路的操作速度。
    每個包括根據本發明的一實施例所形成之信號處理電路的電子裝置可被用於顯示裝置、筆記型個人電腦、或設置有記錄媒體之影像再生裝置(代表性地，諸如數位多用途碟(DVD)等再生記錄媒體的內容及具有用以顯示所再生的影像之顯示器的裝置)。除了上述，作為利用根據本發明的一實施例所形成之信號處理電路的電子裝置，可給定行動電話、可攜式遊戲機、可攜式資訊端點、電子書閱讀器、如視頻相機和數位靜止相機的相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(如、車用音訊系統和數位音訊播放器)、複印機、傳真機、列印機、多功能列印機、自動提款機(ATM)、自動販賣機等等。特別地，在不易連續接收電力之可攜式電子裝置的例子中，當加入根據本發明之一實施例的信號處理電路作為裝置的構件時，可獲得增加連續作業時間的優點。
    說明將根據本發明之一實施例的信號處理電路應用在如行動電話、智慧型手機、或電子書閱讀器的行動電子裝置上之例子。
    第24圖係一可攜式電子裝置之方塊圖。第24圖所示之可攜式電子裝置包括一RF電路421、一類比基頻電路422、一數位基頻電路423、一電池424、一電源電路425、一應用處理器426、一快閃記憶體430、一顯示控制器431、一記憶體電路432、一顯示器433、一觸控感應器439、一音頻電路437、一鍵盤438等等。顯示器433包括一顯示部434、一源極驅動器435、及一閘極驅動器436。應用處理器426包括一CPU 427、一數位信號處理器(DSP)428、及一介面429。將以上實施例所述之信號處理電路用於CPU 427或DSP428，藉此能降低耗電量。
    接下來，第25圖係一電子書閱讀器之方塊圖。電子書閱讀器包括一電池451、一電源電路452、一微處理器453、一快閃記憶體454、一音頻電路455、一鍵盤456、一記憶體電路457、一觸控面板458、一顯示器459、及一顯示控制器460。微處理器453包括一CPU 461、一DSP 462、即一介面(IF)463。將以上實施例所述之信號處理電路用於CPU 461或DSP462，藉此能降低耗電量。
    本實例可與任何實施例或其他實例合併來實作。
    本申請書係基於2011/3/8向日本專利局申請的日本專利申請書第2011-050025號以及2011/5/14向日本專利局申請的日本專利申請書第2011-108904號，特此須合併參考其全部內容。
    100‧‧‧記憶體元件
    1000a,1000b‧‧‧電路
    400‧‧‧反向器電路
    1451‧‧‧感測放大器
    1450a,1450b‧‧‧開關
    104‧‧‧電容器
    D,W1,D1‧‧‧端點
    101a,101b‧‧‧電晶體
    102a,102b‧‧‧電晶體
    103a,103b‧‧‧電容器
    VR‧‧‧端點
    IN‧‧‧輸入端
    OUT‧‧‧輸出端
    1441‧‧‧緩衝器
    ref‧‧‧參考電位
    1442‧‧‧比較器
    1443‧‧‧閂鎖電路
    1444,1445‧‧‧反向器
    PSWB‧‧‧控制信號
    1450c‧‧‧負載
    V2‧‧‧電位
    CLK‧‧‧時脈信號
    SG1,SG2‧‧‧控制信號
    M1,M2‧‧‧節點
    VDD‧‧‧高電源電位
    VSS‧‧‧低電源電位
    8450a,8450b‧‧‧開關
    104a,104b‧‧‧電容器
    9450a,9450b‧‧‧開關
    IN1,IN2‧‧‧輸入端
    VR1,VR2‧‧‧端點
    440‧‧‧反向器
    600‧‧‧記憶體元件
    1111‧‧‧揮發性記憶體電路
    1010‧‧‧開關
    700‧‧‧基板
    701‧‧‧絕緣膜
    702‧‧‧半導體膜
    703‧‧‧閘絕緣膜
    704‧‧‧半導體層
    707‧‧‧閘極
    709‧‧‧雜質區
    710‧‧‧通道形成區
    712、713‧‧‧絕緣膜
    716‧‧‧氧化物半導體層
    719、720‧‧‧導電膜
    721‧‧‧閘絕緣膜
    722‧‧‧閘極
    723‧‧‧導電膜
    724‧‧‧絕緣膜
    725‧‧‧開口
    726‧‧‧佈線
    727‧‧‧絕緣膜
    901‧‧‧電晶體
    902‧‧‧絕緣膜
    903‧‧‧氧化物半導體層
    904‧‧‧源極
    905‧‧‧汲極
    906‧‧‧閘絕緣膜
    907‧‧‧閘極
    908‧‧‧高濃度區域
    909‧‧‧通道形成區
    911‧‧‧電晶體
    912‧‧‧絕緣膜
    913‧‧‧氧化物半導體層
    914‧‧‧源極
    915‧‧‧汲極
    916‧‧‧閘絕緣膜
    917‧‧‧閘極
    918‧‧‧高濃度區域
    919‧‧‧通道形成區
    921‧‧‧電晶體
    922‧‧‧絕緣膜
    923‧‧‧氧化物半導體層
    924‧‧‧源極
    925‧‧‧汲極
    926‧‧‧閘絕緣膜
    927‧‧‧閘極
    928‧‧‧高濃度區域
    929‧‧‧低濃度區域
    930‧‧‧側壁
    931‧‧‧通道形成區
    941‧‧‧電晶體
    942‧‧‧絕緣膜
    943‧‧‧氧化物半導體層
    944‧‧‧源極
    945‧‧‧汲極
    946‧‧‧閘絕緣膜
    947‧‧‧閘極
    948‧‧‧高濃度區域
    949‧‧‧低濃度區域
    950‧‧‧側壁
    951‧‧‧通道形成區
    421‧‧‧RF電路
    422‧‧‧類比基頻電路
    423‧‧‧數位基頻電路
    424‧‧‧電池
    425‧‧‧電源電路
    426‧‧‧應用處理器
    427‧‧‧CPU
    428‧‧‧DSP
    429‧‧‧介面
    430‧‧‧快閃記憶體
    431‧‧‧顯示控制器
    432‧‧‧記憶體電路
    433‧‧‧顯示器
    434‧‧‧顯示部
    435‧‧‧源極驅動器
    436‧‧‧閘極驅動器
    437‧‧‧音頻電路
    438‧‧‧鍵盤
    439‧‧‧觸控感應器
    451‧‧‧電池
    452‧‧‧電源電路
    453‧‧‧微處理器
    454‧‧‧快閃記憶體
    455‧‧‧音頻電路
    456‧‧‧鍵盤
    457‧‧‧記憶體電路
    458‧‧‧觸控面板
    459‧‧‧顯示器
    460‧‧‧顯示控制器
    461‧‧‧CPU
    462‧‧‧DSP
    463‧‧‧介面
    在附圖中：第1圖顯示一記憶體元件的結構；第2A至2D圖各顯示一感測放大器的結構；第3A至3D圖各顯示一感測放大器的結構與一預充電電路的結構；第4圖顯示一記憶體元件的結構；第5圖係顯示記憶體元件之驅動方法的時序圖；第6A和6B圖各顯示一記憶體元件的結構；第7圖係顯示記憶體元件之驅動方法的時序圖；第8圖顯示一記憶體元件的結構；第9A至9C圖各顯示一感測放大器的結構；第10A和10B圖各顯示一感測放大器的結構與一預充電電路的結構；第11圖顯示一記憶體元件的結構；第12圖係顯示記憶體元件之驅動方法的時序圖；第13圖顯示一記憶體元件的結構；第14圖顯示一記憶體元件的結構；第15圖顯示一記憶體元件的結構；第16圖顯示一記憶體元件的結構；第17圖顯示一記憶體元件的結構；第18圖顯示一記憶體元件的結構；第19A至19D圖顯示一記憶體元件的製造步驟；第20A至20C圖顯示一記憶體元件的製造步驟；第21A至21C圖顯示一記憶體元件的製造步驟；第22圖係顯示一記憶體元件之結構的剖面圖；第23A至23D圖各顯示一包括氧化物半導體層之電晶體的結構，其中在氧化物半導體層中形成一通道；第24圖係一可攜式電子裝置的方塊圖；第25圖係一電子書閱讀器的方塊圖；第26A至26E圖各顯示一氧化物材料的晶體結構；第27A至27C圖顯示一氧化物材料的晶體結構；第28A至28C圖顯示一氧化物材料的晶體結構；第29A至29E圖顯示用來計算移動率的公式；第30圖係顯示倚賴藉由計算所得到之移動率的閘極電壓之曲線圖；第31A至31C圖係各顯示倚賴藉由計算所得到之汲極電流與移動率的閘極電壓之曲線圖；第32A至32C圖係各顯示倚賴藉由計算所得到之汲極電流與移動率的閘極電壓之曲線圖；第33A至33C圖係各顯示倚賴藉由計算所得到之汲極電流與移動率的閘極電壓之曲線圖；第34A至34C圖係各顯示電晶體之特性的曲線圖；第35A和35B圖係各顯示電晶體之特性的曲線圖；第36A和36B圖係各顯示電晶體之特性的曲線圖；及第37圖係顯示在電晶體之測量中的開路電流和基板溫度之間的關係圖。
    100‧‧‧記憶體元件
    1000a,1000b‧‧‧電路
    400‧‧‧反向器電路
    1451‧‧‧感測放大器
    1450a,1450b‧‧‧開關
    104‧‧‧電容器
    440‧‧‧反向器
    101a,101b‧‧‧電晶體
    102a,102b‧‧‧電晶體
    103a,103b‧‧‧電容器
    VR‧‧‧端點
    IN‧‧‧輸入端
    OUT‧‧‧輸出端
    权利要求:
    Claims (24)
    [1] 一種記憶體元件，包含：一資料輸入端；一第一電路，包含一第一電晶體及一第二電晶體，該第二電晶體的閘極係經由該第一電晶體的源極與汲極以功能性地連接該資料輸入端；一第二電路，包含一第三電晶體及一第四電晶體，該第四電晶體的閘極係經由該第三電晶體的源極與汲極以功能性地連接該資料輸入端；及一感測放大器，包含一功能性連接該第二電晶體的源極與汲極之一者並連接該第四電晶體的源極與汲極之一者的輸入端。
    [2] 如申請專利範圍第1項所述之記憶體元件，更包含一開關，其中該感測放大器的該輸入端係經由該開關以功能性地連接該第二電晶體的源極與汲極之一者並連接該第二電晶體的源極與汲極之一者。
    [3] 一種記憶體元件，包含：一資料輸入端；一第一電路，包含一第一電晶體及一第二電晶體，該第二電晶體的閘極係經由該第一電晶體的源極與汲極以功能性地連接該資料輸入端；一第二電路，包含一第三電晶體及一第四電晶體，該第四電晶體的閘極係經由該第三電晶體的源極與汲極以功能性地連接該資料輸入端；一預充電電路；及一感測放大器，包含一經由該預充電電路功能性地連接該第二電晶體的源極與汲極之一者並連接該第四電晶體的源極與汲極之一者的輸入端。
    [4] 一種記憶體元件，包含：一資料輸入端；一第一電路，包含一第一電晶體及一第二電晶體，該第二電晶體的閘極係經由該第一電晶體的源極與汲極以功能性地連接該資料輸入端；一第二電路，包含一第三電晶體及一第四電晶體，該第四電晶體的閘極係經由該第三電晶體的源極與汲極以功能性地連接該資料輸入端；一第一預充電電路；一第二預充電電路；及一感測放大器，包含一經由該第一預充電電路功能性地連接該第二電晶體的源極與汲極之一者並經由該第二預充電電路功能性連接該第四電晶體的源極與汲極之一者的第一輸入端。
    [5] 如申請專利範圍第3項所述之記憶體元件，其中該預充電電路包含一第一開關及一第二開關，且其中該感測放大器係經由該第一開關以功能性地連接該第二電晶體的源極與汲極之一者並連接該第四電晶體的源極與汲極之一者。
    [6] 如申請專利範圍第4項所述之記憶體元件，其中該第一預充電電路包含一第一開關及一第二開關，其中該感測放大器係經由該第一開關以功能性地連接該第二電晶體的源極與汲極之一者；其中該第二預充電電路包含一第三開關及一第四開關，且其中該感測放大器係經由該第三開關以功能性地連接該第四電晶體的源極與汲極之一者。
    [7] 如申請專利範圍第1項所述之記憶體元件，其中該第一電晶體與該第三電晶體各包括待形成一通道於其中的一氧化半導體層。
    [8] 如申請專利範圍第3項所述之記憶體元件，其中該第一電晶體與該第三電晶體各包括待形成一通道於其中的一氧化半導體層。
    [9] 如申請專利範圍第4項所述之記憶體元件，其中該第一電晶體與該第三電晶體各包括待形成一通道於其中的一氧化半導體層。
    [10] 如申請專利範圍第1項所述之記憶體元件，更包含一反向器電路，其中該資料輸入端係經由該反向器電路以功能性地連接該第四電晶體之閘極。
    [11] 如申請專利範圍第3項所述之記憶體元件，更包含一反向器電路，其中該資料輸入端係經由該反向器電路以功能性地連接該第四電晶體之閘極。
    [12] 如申請專利範圍第4項所述之記憶體元件，更包含一反向器電路，其中該資料輸入端係經由該反向器電路以功能性地連接該第四電晶體之閘極。
    [13] 如申請專利範圍第1項所述之記憶體元件，其中該第二電晶體與該第四電晶體是不同極性。
    [14] 如申請專利範圍第3項所述之記憶體元件，其中該第二電晶體與該第四電晶體是不同極性。
    [15] 如申請專利範圍第4項所述之記憶體元件，其中該第二電晶體與該第四電晶體是不同極性。
    [16] 如申請專利範圍第1項所述之記憶體元件，更包含一揮發性記憶體電路及另一開關，其中該揮發性記憶體電路的輸出端係電性連接該資料輸入端，且其中該感測放大器的輸出端係經由該另一開關以電性連接該揮發性記憶體電路的輸入端。
    [17] 如申請專利範圍第3項所述之記憶體元件，更包含一揮發性記憶體電路及另一開關，其中該揮發性記憶體電路的輸出端係電性連接該資料輸入端，且其中該感測放大器的輸出端係經由該另一開關以電性連接該揮發性記憶體電路的輸入端。
    [18] 如申請專利範圍第4項所述之記憶體元件，更包含一揮發性記憶體電路及另一開關，其中該揮發性記憶體電路的輸出端係電性連接該資料輸入端，且其中該感測放大器的輸出端係經由該另一開關以電性連接該揮發性記憶體電路的輸入端。
    [19] 如申請專利範圍第1項所述之記憶體元件，其中該記憶體元件係配置以保持分別在該第二電晶體之閘極與該第四電晶體之閘極上的一第一信號電位與一第二信號電位，且其中該第一信號電位與該第二信號電位相當於同一個資料。
    [20] 如申請專利範圍第3項所述之記憶體元件，其中該記憶體元件係配置以保持分別在該第二電晶體之閘極與該第四電晶體之閘極上的一第一信號電位與一第二信號電位，且其中該第一信號電位與該第二信號電位相當於同一個資料。
    [21] 如申請專利範圍第4項所述之記憶體元件，其中該記憶體元件係配置以保持分別在該第二電晶體之閘極與該第四電晶體之閘極上的一第一信號電位與一第二信號電位，且其中該第一信號電位與該第二信號電位相當於同一個資料。
    [22] 一種信號處理電路，包含如申請專利範圍第1項所述之記憶體元件。
    [23] 一種信號處理電路，包含如申請專利範圍第3項所述之記憶體元件。
    [24] 一種信號處理電路，包含如申請專利範圍第4項所述之記憶體元件。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI564909B|2017-01-01|記憶體元件及信號處理電路
    TWI594398B|2017-08-01|可程式大型積體電路
    US9202567B2|2015-12-01|Memory circuit
    TWI615714B|2018-02-21|信號處理電路、電子裝置和半導體裝置
    TWI540445B|2016-07-01|信號處理電路
    US8929161B2|2015-01-06|Signal processing circuit
    TWI536502B|2016-06-01|記憶體電路及電子裝置
    TWI614747B|2018-02-11|記憶體裝置及半導體裝置
    TWI611557B|2018-01-11|半導體裝置
    TWI543165B|2016-07-21|半導體裝置
    TW201303877A|2013-01-16|可程式化ｌｓｉ
    JP2019091909A|2019-06-13|信号処理回路の作製方法
    同族专利:
    公开号 | 公开日
    JP2012256404A|2012-12-27|
    US20120230138A1|2012-09-13|
    KR101923737B1|2018-11-29|
    KR20120102542A|2012-09-18|
    US20170032825A1|2017-02-02|
    JP5827145B2|2015-12-02|
    US9508448B2|2016-11-29|
    US9767862B2|2017-09-19|
    TWI564909B|2017-01-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS58205226A|1982-05-25|1983-11-30|Fujitsu Ltd|Microcomputer incorporating stand-by function|
    JPS60198861A|1984-03-23|1985-10-08|Fujitsu Ltd|Thin film transistor|
    JPH0244256B2|1987-01-28|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244258B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244260B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244259B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho||
    JPH0244262B2|1987-02-27|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244263B2|1987-04-22|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0327419A|1989-06-23|1991-02-05|Toshiba Corp|Personal computer|
    US5218607A|1989-06-23|1993-06-08|Kabushiki Kaisha Toshiba|Computer having a resume function and operable on an internal power source|
    EP0895162A3|1992-01-22|1999-11-10|Enhanced Memory Systems, Inc.|Enhanced dram with embedded registers|
    JPH05251705A|1992-03-04|1993-09-28|Fuji Xerox Co Ltd|薄膜トランジスタ|
    JPH06119257A|1992-10-07|1994-04-28|Sharp Corp|内部状態退避構造を内蔵した大規模集積回路|
    US5847577A|1995-02-24|1998-12-08|Xilinx, Inc.|DRAM memory cell for programmable logic devices|
    JP3479375B2|1995-03-27|2003-12-15|科学技術振興事業団|亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法|
    KR100394896B1|1995-08-03|2003-11-28|코닌클리케 필립스 일렉트로닉스 엔.브이.|투명스위칭소자를포함하는반도체장치|
    JP3625598B2|1995-12-30|2005-03-02|三星電子株式会社|液晶表示装置の製造方法|
    US6108229A|1996-05-24|2000-08-22|Shau; Jeng-Jye|High performance embedded semiconductor memory device with multiple dimension first-level bit-lines|
    JPH1078836A|1996-09-05|1998-03-24|Hitachi Ltd|データ処理装置|
    JP3291206B2|1996-09-17|2002-06-10|富士通株式会社|半導体記憶装置|
    JPH10223776A|1997-02-06|1998-08-21|Sharp Corp|半導体記憶装置|
    JPH11126491A|1997-08-20|1999-05-11|Fujitsu Ltd|半導体記憶装置|
    JP4170454B2|1998-07-24|2008-10-22|Ｈｏｙａ株式会社|透明導電性酸化物薄膜を有する物品及びその製造方法|
    JP2000150861A|1998-11-16|2000-05-30|Tdk Corp|酸化物薄膜|
    JP3276930B2|1998-11-17|2002-04-22|科学技術振興事業団|トランジスタ及び半導体装置|
    JP2000293989A|1999-04-07|2000-10-20|Nec Corp|強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法|
    JP3781270B2|1999-05-14|2006-05-31|株式会社日立製作所|半導体集積回路装置|
    US6762951B2|2001-11-13|2004-07-13|Hitachi, Ltd.|Semiconductor integrated circuit device|
    JP4754050B2|1999-08-31|2011-08-24|富士通セミコンダクター株式会社|１対のセルにデータを記憶するｄｒａｍ|
    TW460731B|1999-09-03|2001-10-21|Ind Tech Res Inst|Electrode structure and production method of wide viewing angle LCD|
    JP4089858B2|2000-09-01|2008-05-28|国立大学法人東北大学|半導体デバイス|
    KR20020038482A|2000-11-15|2002-05-23|모리시타 요이찌|박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널|
    US6507523B2|2000-12-20|2003-01-14|Micron Technology, Inc.|Non-volatile memory with power standby|
    JP3997731B2|2001-03-19|2007-10-24|富士ゼロックス株式会社|基材上に結晶性半導体薄膜を形成する方法|
    JP2002289859A|2001-03-23|2002-10-04|Minolta Co Ltd|薄膜トランジスタ|
    JP2002368226A|2001-06-11|2002-12-20|Sharp Corp|半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器|
    JP3925839B2|2001-09-10|2007-06-06|シャープ株式会社|半導体記憶装置およびその試験方法|
    JP4090716B2|2001-09-10|2008-05-28|雅司 川崎|薄膜トランジスタおよびマトリクス表示装置|
    KR100434492B1|2001-09-27|2004-06-05|삼성전자주식회사|메모리를 제어하는 클럭 발생 장치를 구비하는 반도체메모리 장치 및 클럭 발생 방법|
    WO2003040441A1|2001-11-05|2003-05-15|Japan Science And Technology Agency|Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film|
    JP4083486B2|2002-02-21|2008-04-30|独立行政法人科学技術振興機構|ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法|
    CN1445821A|2002-03-15|2003-10-01|三洋电机株式会社|ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法|
    JP3933591B2|2002-03-26|2007-06-20|淳二 城戸|有機エレクトロルミネッセント素子|
    US7339187B2|2002-05-21|2008-03-04|State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University|Transistor structures|
    US7189992B2|2002-05-21|2007-03-13|State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University|Transistor structures having a transparent channel|
    JP2004022625A|2002-06-13|2004-01-22|Murata Mfg Co Ltd|半導体デバイス及び該半導体デバイスの製造方法|
    US7105868B2|2002-06-24|2006-09-12|Cermet, Inc.|High-electron mobility transistor with zinc oxide|
    US6885600B2|2002-09-10|2005-04-26|Silicon Storage Technology, Inc.|Differential sense amplifier for multilevel non-volatile memory|
    JP4164562B2|2002-09-11|2008-10-15|独立行政法人科学技術振興機構|ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ|
    US7067843B2|2002-10-11|2006-06-27|E. I. Du Pont De Nemours And Company|Transparent oxide semiconductor thin film transistors|
    US6862207B2|2002-10-15|2005-03-01|Intel Corporation|Static random access memory|
    US7102862B1|2002-10-29|2006-09-05|Integrated Device Technology, Inc.|Electrostatic discharge protection circuit|
    JP4166105B2|2003-03-06|2008-10-15|シャープ株式会社|半導体装置およびその製造方法|
    JP2004273732A|2003-03-07|2004-09-30|Sharp Corp|アクティブマトリクス基板およびその製造方法|
    JP4108633B2|2003-06-20|2008-06-25|シャープ株式会社|薄膜トランジスタおよびその製造方法ならびに電子デバイス|
    US7262463B2|2003-07-25|2007-08-28|Hewlett-Packard Development Company, L.P.|Transistor including a deposited channel region having a doped portion|
    US7282782B2|2004-03-12|2007-10-16|Hewlett-Packard Development Company, L.P.|Combined binary oxide semiconductor device|
    US7297977B2|2004-03-12|2007-11-20|Hewlett-Packard Development Company, L.P.|Semiconductor device|
    US7145174B2|2004-03-12|2006-12-05|Hewlett-Packard Development Company, Lp.|Semiconductor device|
    EP2413366B1|2004-03-12|2017-01-11|Japan Science And Technology Agency|A switching element of LCDs or organic EL displays|
    US7511982B2|2004-05-06|2009-03-31|Sidense Corp.|High speed OTP sensing scheme|
    US8767433B2|2004-05-06|2014-07-01|Sidense Corp.|Methods for testing unprogrammed OTP memory|
    US7211825B2|2004-06-14|2007-05-01|Yi-Chi Shih|Indium oxide-based thin film transistors and circuits|
    JP2006050208A|2004-08-04|2006-02-16|Denso Corp|電源瞬断対応論理回路|
    JP2006100760A|2004-09-02|2006-04-13|Casio Comput Co Ltd|薄膜トランジスタおよびその製造方法|
    US7285501B2|2004-09-17|2007-10-23|Hewlett-Packard Development Company, L.P.|Method of forming a solution processed device|
    US7298084B2|2004-11-02|2007-11-20|3M Innovative Properties Company|Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes|
    US7601984B2|2004-11-10|2009-10-13|Canon Kabushiki Kaisha|Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator|
    US7791072B2|2004-11-10|2010-09-07|Canon Kabushiki Kaisha|Display|
    US7453065B2|2004-11-10|2008-11-18|Canon Kabushiki Kaisha|Sensor and image pickup device|
    AU2005302963B2|2004-11-10|2009-07-02|Cannon Kabushiki Kaisha|Light-emitting device|
    US7829444B2|2004-11-10|2010-11-09|Canon Kabushiki Kaisha|Field effect transistor manufacturing method|
    WO2006051995A1|2004-11-10|2006-05-18|Canon Kabushiki Kaisha|Field effect transistor employing an amorphous oxide|
    US7863611B2|2004-11-10|2011-01-04|Canon Kabushiki Kaisha|Integrated circuits utilizing amorphous oxides|
    US7579224B2|2005-01-21|2009-08-25|Semiconductor Energy Laboratory Co., Ltd.|Method for manufacturing a thin film semiconductor device|
    TWI569441B|2005-01-28|2017-02-01|半導體能源研究所股份有限公司|半導體裝置，電子裝置，和半導體裝置的製造方法|
    TWI505473B|2005-01-28|2015-10-21|Semiconductor Energy Lab|半導體裝置，電子裝置，和半導體裝置的製造方法|
    US7858451B2|2005-02-03|2010-12-28|Semiconductor Energy Laboratory Co., Ltd.|Electronic device, semiconductor device and manufacturing method thereof|
    US7948171B2|2005-02-18|2011-05-24|Semiconductor Energy Laboratory Co., Ltd.|Light emitting device|
    US20060197092A1|2005-03-03|2006-09-07|Randy Hoffman|System and method for forming conductive material on a substrate|
    US8681077B2|2005-03-18|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, and display device, driving method and electronic apparatus thereof|
    US7544967B2|2005-03-28|2009-06-09|Massachusetts Institute Of Technology|Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications|
    US7645478B2|2005-03-31|2010-01-12|3M Innovative Properties Company|Methods of making displays|
    US8300031B2|2005-04-20|2012-10-30|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element|
    JP2006344849A|2005-06-10|2006-12-21|Casio Comput Co Ltd|薄膜トランジスタ|
    US7402506B2|2005-06-16|2008-07-22|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|
    US7691666B2|2005-06-16|2010-04-06|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|
    US7507618B2|2005-06-27|2009-03-24|3M Innovative Properties Company|Method for making electronic devices using metal oxide nanoparticles|
    TWI429327B|2005-06-30|2014-03-01|Semiconductor Energy Lab|半導體裝置、顯示裝置、及電子設備|
    KR100711890B1|2005-07-28|2007-04-25|삼성에스디아이 주식회사|유기 발광표시장치 및 그의 제조방법|
    JP2007059128A|2005-08-23|2007-03-08|Canon Inc|有機ｅｌ表示装置およびその製造方法|
    JP5116225B2|2005-09-06|2013-01-09|キヤノン株式会社|酸化物半導体デバイスの製造方法|
    JP4850457B2|2005-09-06|2012-01-11|キヤノン株式会社|薄膜トランジスタ及び薄膜ダイオード|
    JP4280736B2|2005-09-06|2009-06-17|キヤノン株式会社|半導体素子|
    JP2007073705A|2005-09-06|2007-03-22|Canon Inc|酸化物半導体チャネル薄膜トランジスタおよびその製造方法|
    JP5078246B2|2005-09-29|2012-11-21|株式会社半導体エネルギー研究所|半導体装置、及び半導体装置の作製方法|
    JP5064747B2|2005-09-29|2012-10-31|株式会社半導体エネルギー研究所|半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法|
    EP1995787A3|2005-09-29|2012-01-18|Semiconductor Energy Laboratory Co, Ltd.|Semiconductor device having oxide semiconductor layer and manufacturing method therof|
    JP5037808B2|2005-10-20|2012-10-03|キヤノン株式会社|アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置|
    JP2007125823A|2005-11-04|2007-05-24|Seiko Epson Corp|液体吐出装置及び液体吐出部の駆動方法|
    CN101707212B|2005-11-15|2012-07-11|株式会社半导体能源研究所|半导体器件及其制造方法|
    US8004481B2|2005-12-02|2011-08-23|Semiconductor Energy Laboratory Co., Ltd.|Display device and electronic device|
    TWI292281B|2005-12-29|2008-01-01|Ind Tech Res Inst|Pixel structure of active organic light emitting diode and method of fabricating the same|
    US7867636B2|2006-01-11|2011-01-11|Murata Manufacturing Co., Ltd.|Transparent conductive film and method for manufacturing the same|
    JP4977478B2|2006-01-21|2012-07-18|三星電子株式会社|ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法|
    US7576394B2|2006-02-02|2009-08-18|Kochi Industrial Promotion Center|Thin film transistor including low resistance conductive thin films and manufacturing method thereof|
    US7977169B2|2006-02-15|2011-07-12|Kochi Industrial Promotion Center|Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof|
    JP5181423B2|2006-03-20|2013-04-10|ソニー株式会社|半導体メモリデバイスとその動作方法|
    KR20070101595A|2006-04-11|2007-10-17|삼성전자주식회사|ＺｎＯ ＴＦＴ|
    US20070252928A1|2006-04-28|2007-11-01|Toppan Printing Co., Ltd.|Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof|
    JP5028033B2|2006-06-13|2012-09-19|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|
    JP4999400B2|2006-08-09|2012-08-15|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|
    JP4609797B2|2006-08-09|2011-01-12|Ｎｅｃ液晶テクノロジー株式会社|薄膜デバイス及びその製造方法|
    JP4332545B2|2006-09-15|2009-09-16|キヤノン株式会社|電界効果型トランジスタ及びその製造方法|
    JP5164357B2|2006-09-27|2013-03-21|キヤノン株式会社|半導体装置及び半導体装置の製造方法|
    JP4274219B2|2006-09-27|2009-06-03|セイコーエプソン株式会社|電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置|
    US7622371B2|2006-10-10|2009-11-24|Hewlett-Packard Development Company, L.P.|Fused nanocrystal thin film semiconductor and method|
    US7772021B2|2006-11-29|2010-08-10|Samsung Electronics Co., Ltd.|Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays|
    JP2008140684A|2006-12-04|2008-06-19|Toppan Printing Co Ltd|カラーｅｌディスプレイおよびその製造方法|
    KR101303578B1|2007-01-05|2013-09-09|삼성전자주식회사|박막 식각 방법|
    US8207063B2|2007-01-26|2012-06-26|Eastman Kodak Company|Process for atomic layer deposition|
    KR100851215B1|2007-03-14|2008-08-07|삼성에스디아이 주식회사|박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치|
    US7795613B2|2007-04-17|2010-09-14|Toppan Printing Co., Ltd.|Structure with transistor|
    KR101325053B1|2007-04-18|2013-11-05|삼성디스플레이 주식회사|박막 트랜지스터 기판 및 이의 제조 방법|
    KR20080094300A|2007-04-19|2008-10-23|삼성전자주식회사|박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이|
    KR101334181B1|2007-04-20|2013-11-28|삼성전자주식회사|선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법|
    WO2008133345A1|2007-04-25|2008-11-06|Canon Kabushiki Kaisha|Oxynitride semiconductor|
    KR101345376B1|2007-05-29|2013-12-24|삼성전자주식회사|ＺｎＯ 계 박막 트랜지스터 및 그 제조방법|
    US7675775B2|2007-12-05|2010-03-09|Cypress Semiconductor Corporation|Combined volatile nonvolatile array|
    JP5215158B2|2007-12-17|2013-06-19|富士フイルム株式会社|無機結晶性配向膜及びその製造方法、半導体デバイス|
    JP2010040815A|2008-08-06|2010-02-18|Sony Corp|縦型電界効果トランジスタ及び画像表示装置|
    JP4623179B2|2008-09-18|2011-02-02|ソニー株式会社|薄膜トランジスタおよびその製造方法|
    JP5451280B2|2008-10-09|2014-03-26|キヤノン株式会社|ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置|
    TWI489471B|2009-02-06|2015-06-21|Sidense Corp|高可靠度一次可編程（ｏｔｐ）記憶體|
    EP2256795B1|2009-05-29|2014-11-19|Semiconductor Energy Laboratory Co., Ltd.|Manufacturing method for oxide semiconductor device|
    CN103794612B|2009-10-21|2018-09-07|株式会社半导体能源研究所|半导体装置|
    KR101752348B1|2009-10-30|2017-06-29|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|
    US20110149667A1|2009-12-23|2011-06-23|Fatih Hamzaoglu|Reduced area memory array by using sense amplifier as write driver|
    EP2517355B1|2009-12-25|2019-05-08|Semiconductor Energy Laboratory Co., Ltd.|Memory device, semiconductor device, and electronic device|
    KR101978106B1|2010-01-20|2019-05-13|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|
    WO2011089847A1|2010-01-20|2011-07-28|Semiconductor Energy Laboratory Co., Ltd.|Signal processing circuit and method for driving the same|
    DE112011102644B4|2010-08-06|2019-12-05|Semiconductor Energy Laboratory Co., Ltd.|Integrierte Halbleiterschaltung|
    TWI562142B|2011-01-05|2016-12-11|Semiconductor Energy Lab Co Ltd|Storage element, storage device, and signal processing circuit|
    JP5859839B2|2011-01-14|2016-02-16|株式会社半導体エネルギー研究所|記憶素子の駆動方法、及び、記憶素子|
    US8787083B2|2011-02-10|2014-07-22|Semiconductor Energy Laboratory Co., Ltd.|Memory circuit|
    JP5827145B2|2011-03-08|2015-12-02|株式会社半導体エネルギー研究所|信号処理回路|US6181819B1|1989-08-02|2001-01-30|Canon Kabushiki Kaisha|Image processing apparatus including means for judging a chromatic portion of an image|
    KR101027825B1|2003-09-11|2011-04-07|파나소닉 주식회사|시각 처리 장치, 시각 처리 방법, 시각 처리 프로그램 및반도체 장치|
    KR101030839B1|2003-09-11|2011-04-22|파나소닉 주식회사|시각 처리 장치, 시각 처리 방법, 시각 처리 프로그램,집적 회로, 표시 장치, 촬영 장치 및 휴대 정보 단말|
    US8375565B2|2010-05-28|2013-02-19|Western Digital , Llc|Method for providing an electronic lapping guide corresponding to a near-field transducer of an energy assisted magnetic recording transducer|
    US8343364B1|2010-06-08|2013-01-01|Western Digital , Llc|Double hard-mask mill back method of fabricating a near field transducer for energy assisted magnetic recording|
    TWI562142B|2011-01-05|2016-12-11|Semiconductor Energy Lab Co Ltd|Storage element, storage device, and signal processing circuit|
    JP5827145B2|2011-03-08|2015-12-02|株式会社半導体エネルギー研究所|信号処理回路|
    JP5839474B2|2011-03-24|2016-01-06|株式会社半導体エネルギー研究所|信号処理回路|
    US8854867B2|2011-04-13|2014-10-07|Semiconductor Energy Laboratory Co., Ltd.|Memory device and driving method of the memory device|
    DE112012002077B4|2011-05-13|2019-06-19|Semiconductor Energy Laboratory Co., Ltd.|Halbleitervorrichtung|
    KR102081792B1|2011-05-19|2020-02-26|가부시키가이샤 한도오따이 에네루기 켄큐쇼|연산회로 및 연산회로의 구동방법|
    US8749790B1|2011-12-08|2014-06-10|Western Digital , Llc|Structure and method to measure waveguide power absorption by surface plasmon element|
    US9287370B2|2012-03-02|2016-03-15|Semiconductor Energy Laboratory Co., Ltd.|Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same|
    JP6097101B2|2012-03-13|2017-03-15|株式会社半導体エネルギー研究所|記憶装置、データ処理装置及び記憶装置の駆動方法|
    JP2014003594A|2012-05-25|2014-01-09|Semiconductor Energy Lab Co Ltd|半導体装置及びその駆動方法|
    JP6223198B2|2013-01-24|2017-11-01|株式会社半導体エネルギー研究所|半導体装置|
    KR102125593B1|2013-02-13|2020-06-22|가부시키가이샤 한도오따이 에네루기 켄큐쇼|프로그래머블 로직 디바이스 및 반도체 장치|
    JP6298662B2|2013-03-14|2018-03-20|株式会社半導体エネルギー研究所|半導体装置|
    US9786350B2|2013-03-18|2017-10-10|Semiconductor Energy Laboratory Co., Ltd.|Memory device|
    JP6329843B2|2013-08-19|2018-05-23|株式会社半導体エネルギー研究所|半導体装置|
    US9441938B1|2013-10-08|2016-09-13|Western Digital , Llc|Test structures for measuring near field transducer disc length|
    KR102329066B1|2014-02-28|2021-11-18|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치 및 그 구동 방법, 및 전자 기기|
    WO2016055903A1|2014-10-10|2016-04-14|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, circuit board, and electronic device|
    US10424671B2|2015-07-29|2019-09-24|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, circuit board, and electronic device|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011050025||2011-03-08||
    JP2011108904||2011-05-14||
    [返回顶部]