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    • 专利摘要:
    本發明闡述量測初始化電路。可藉由兩個停止信號中之任一者來停止穿過一可變延遲線之一開始信號之傳播。一個停止信號對應於一參考時脈信號之一上升邊緣。一第二停止信號對應於該參考時脈信號之一下降邊緣。回應於該第一停止信號及該第二停止信號中之最先到達者而停止該開始信號傳播。因此，在某些實例中，可回應於該參考時脈信號之一上升或下降邊緣而停止穿過一可變延遲線之開始信號傳播。
    公开号:TW201303879A
    申请号:TW101111181
    申请日:2012-03-29
    公开日:2013-01-16
    发明作者:Aaron Willey；Yantao Ma
    申请人:Micron Technology Inc；
    IPC主号:G11C7-00
    专利说明:
    量測初始化電路
    本發明之實施例大體而言係關於半導體記憶體，且特定而言係關於可用於(舉例而言)延遲鎖定迴路中之量測初始化電路。
    在同步積體電路中，該積體電路可係藉由一外部時脈信號計時且在相對於所施加時脈信號之上升及下降邊緣之預計時間處執行操作。同步積體電路之實例包含同步記憶體裝置，諸如，同步動態隨機存取記憶體(「SDRAM」)、同步靜態隨機存取記憶體(「SSRAM」)及封包化記憶體(如SLDRAM及RDRAM)，且亦包含其他類型之積體電路，諸如，微處理器。可藉由外部時脈信號判定在一同步記憶體裝置外部之信號之時序，且記憶體裝置內之操作通常與外部操作同步。舉例而言，可與外部時脈信號同步將資料輸出置於記憶體裝置之一資料匯流排上，且記憶體裝置可在適當時間處輸出資料。為在適當時序處輸出資料，可回應於外部時脈信號而開發一內部時脈信號，且通常將該內部時脈信號施加至記憶體裝置中所含有之鎖存器以對資料計時。內部時脈信號及外部時脈必須經同步化以確保該內部時脈信號在適當時間處對該等鎖存器計時以成功地擷取命令。在本說明中，「外部」係指記憶體裝置外側之信號及操作，且「內部」係指記憶體裝置內之信號及操作。此外，雖然本說明中之實例係關於同步記憶體裝置，但本文中所闡述之原理同樣適用於其他類型之同步積體電路。
    為在現代同步記憶體裝置中同步化外部及內部時脈信號，已考量及利用若干不同方法，包含延遲鎖定迴路(「DLL」)，如熟習此項技術者將瞭解。如本文中所使用，術語同步化包含重合之信號及相對於彼此具有一所期望延遲之信號。圖1係用於提供密切匹配輸入時脈信號與輸出時脈信號之間的相位差之一近似延遲之一習用DLL電路100之一示意性圖解說明。DLL電路100使用操作以回饋一與相位差相關之信號之一回饋組態以控制用於提前或延遲一個時脈信號之時序以「鎖定」一第二時脈信號之一或多個延遲線(諸如，一可變延遲線112)。
    一外部時脈信號首先施加至DLL電路100且由將一經緩衝時脈信號DLY_REF提供至DLL電路100之一輸入緩衝器104接收。由於輸入緩衝器104之一傳播延遲而相對於該外部時脈信號延遲DLY_REF信號。然後，將DLY_REF信號施加至可變延遲線112，其包含由一移位暫存器120選擇以應用一經量測延遲來調整DLY_REF信號之相位之若干延遲階段。回應於自一相位偵測器130接收控制信號，移位暫存器120藉由提供移位控制信號134來控制對可變延遲線112之調整。回應於移位控制信號134，可變延遲線112應用一經量測延遲以將DLY_REF信號之相位調整為接近用於達成相位鎖定條件之所期望相位。可變延遲線112產生一輸出信號CLK_OUT，比較該輸出信號CLK_OUT之相位與DLY_REF信號以判定是否已達成鎖定條件。將該CLK_OUT信號提供至一模型延遲電路140，其重複在所施加之外部時脈信號傳播穿過延遲迴路時添加至外部時脈信號之固有延遲，諸如可發生於DLL之後的輸入緩衝器104加輸出路徑延遲。然後，模型延遲電路140將一回饋信號DLY_FB提供至相位偵測器130。相位偵測器130比較DLY_REF信號與DLY_FB信號之相位以產生至移位暫存器120之移位選擇信號132以控制可變延遲線112。當DLY_FB信號領先DLY_REF信號時，該移位選擇信號指示移位暫存器120增加可變延遲線112之延遲，或在相反情形下減少延遲。可藉由添加或減去用於可變延遲線112中之若干階段來增加或減少延遲，其中可變延遲線112包含若干延遲階段。以此方式，DLL 100可同步化一內部時脈信號CLK_OUT與一外部時脈信號。
    如上文所闡述，DLL 100可花費一定量之時間來達成一「鎖定」條件。若首先將可變延遲線112設定至近似所預期之所需延遲之一延遲以同步化內部及外部時脈信號，則可縮短此時間。由於消耗較低功率，因此對於鎖定目的而言最小延遲可係較佳的。為提供此初始延遲，某些DLL電路可包含一量測初始化能力。圖2係包含用於量測初始化之電路之一DLL之一部分之一示意性圖解說明。為突出量測初始化電路，圖2中未展示全部DLL電路(諸如，相位偵測器)。
    將一外部時脈信號提供至一輸入緩衝器201以產生一ref_clk信號。將該ref_clk信號提供至一多工器203之一輸入。多工器203可選擇對應於自一控制器210接收之一控制信號MUX之一輸入。首先，多工器203可經組態以允許將該ref_clk信號提供至可變延遲線205。可變延遲線205可首先經設定以提供一最小延遲，亦即經設定以最小化圖2中所展示之tDLL時間，以使得可使用最小延遲階段。可回應於來自控制器210之一控制信號vdl_cntrl而以此方式設定可變延遲線205。在ref_clk信號通過可變延遲線205之後，將其提供至一模型延遲212。模型延遲212可通常在延遲迴路外側模型延遲，諸如自輸入緩衝器延遲等。然後，模型延遲212將一信號提供至一tAC修整區塊214。tAC修整區塊214可通常補償如由一特定系統指定之存取時間延遲。然後，tAC修整區塊214可將一信號提供至一鎖存器216，從而將所接收信號轉換為信號(例如，一邊緣或脈衝)，亦即一「開始」信號。可將該「開始」信號提供至一緩衝器218，緩衝器218然後可將該信號提供至多工器203之一第二輸入。該多工器可經控制以然後將該「開始」信號提供至可變延遲線205。以此方式，一「開始」信號開始傳播穿過可變延遲線205。
    亦可將ref_clk信號直接提供至tAC修整區塊214。然後，tAC修整區塊214可將經延遲信號提供至一鎖存器220，鎖存器220可將該ref_clk信號轉換成稱為一「停止」信號(例如，邊緣或脈衝)之一信號。可將該「停止」信號提供至一緩衝器222且然後在可變延遲線205之各階段中將其提供至鎖存器。以此方式，在該「開始」信號傳播穿過可變延遲線205時，該「停止」信號可停止(例如，鎖存)該「開始」信號。關於在接收「停止」信號之前該「開始」信號傳播穿過之階段之數目之資訊可以指示其中鎖存該「開始」信號之階段之一vdl_meas信號之形式由可變延遲線205提供。因此，控制器210可設定可變延遲線205以透過vdl_cntl信號使用彼數目之階段。以此方式，可變延遲線205可初始化至特定數目個階段。
    在正常操作期間，多工器203經組態以選擇ref_clk輸入以提供至可變延遲線205。可將可變延遲線205之輸出提供至一輸出緩衝器225以產生一經同步化輸出信號。雖然圖2中未展示，但記得可使用一相位偵測器來比較ref_clk信號與clk_fb信號之相位且在操作期間調整可變延遲線205之延遲。在鎖定之後，外部時脈信號與經同步化輸出信號之間的一延遲可係N＊tCK。
    圖3係包含用於實施圖2中所展示之量測初始化方案之電路之一DLL之另一部分之一示意性圖解說明。一正反器302可在其D輸入處接收一高信號(例如，一邏輯「1」，其可係VCC)及在其時脈輸入處接收一參考時脈信號ref_clk。正反器302可將一信號提供至串聯緩衝器304及緩衝器306，從而模型化延遲，如同圖2之模型延遲212。可將緩衝器306之輸出視為「開始」信號並將其提供至一可變延遲線310。亦可將來自緩衝器306之輸出之「開始」信號提供至一正反器312之D輸入。亦可將ref_clk信號施加至正反器312之時脈輸入。以此方式，在接收「開始」信號之後，正反器312可在ref_clk信號之下一上升邊緣處提供一「停止」信號。可將該「停止」信號提供至延遲線310以鎖存傳播之「開始」信號。
    下文陳述某些細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者應清楚可在不具有各種此等特定細節之情況下實踐本發明之實施例。在某些例項中，未詳細展示眾所周知之電路、控制信號、時序協定及軟體操作以避免使本發明之所闡述實施例不必要地模糊不清。
    如上文參考圖2及圖3所闡述，記得可藉由量測在接收一「停止」信號之前一「開始」信號傳播穿過之階段之數目來設定一可變延遲線之階段之一初始數目。上文所闡述之實例在產生「開始」信號之後基於一參考時脈信號之下一上升邊緣而產生「停止」信號。在產生「開始」信號之後，在其中該時脈信號之一下降邊緣最先到達之情況下，此可在初始化可變延遲線時產生不必要的延遲。
    圖4係圖解說明圖2及圖3中所展示之初始化方案中之量測之操作之一實例性時序圖。圖4圖解說明ref_clk信號410。在該ref_clk信號之一第一上升邊緣之後的一延遲時間D1+D2處，開始信號415轉變為高。在開始信號415之高轉變之後對應於該ref_clk信號之下一上升邊緣之一時間處，停止信號420轉變為高。陰影區塊430表示超過在開始信號415之轉變之後該ref_clk信號之下一下降邊緣之時間之不必要的經添加延遲。亦即，若可使用該ref_clk信號之下降邊緣來起始停止信號420之一轉變，則可減小透過一DLL之可變延遲線量測一初始化延遲所需之時間量。
    因此，本發明之實施例可利用一參考時脈信號之一上升或下降邊緣以產生一「停止」信號，在一可變延遲線中傳播一「開始」信號之停止。在諸多情形下，相對於僅利用一時脈信號之上升邊緣以產生一「停止」信號之系統，此可節省延遲之½ tCK。
    圖5係包含根據本發明之一實施例之量測初始化電路之一DLL之一示意性圖解說明。該量測初始化電路包含諸多類似於圖2中所展示之彼等組件之組件，為簡潔起見，此處將不闡述該等組件。舉例而言，輸入緩衝器501、MUX 503、tAC修整區塊514、模型延遲512、輸出緩衝器525及鎖存器526以與圖2中所展示之對應組件類似之方式操作。「開始」信號可由鎖存器526產生。然而，在圖5之實施例中，可不同地產生「停止」信號。鎖存器520經組態以自tAC修整區塊514接收一經延遲ref_clk信號。鎖存器520在ref_clk信號之上升邊緣及下降邊緣兩者上產生一信號(例如，一脈衝)。將回應於ref_clk信號之上升邊緣而產生之信號提供至一緩衝器522。將回應於ref_clk信號之下降邊緣而產生之信號提供至一緩衝器523。以此方式，可產生兩個「停止」信號-一個對應於ref_clk信號之一上升邊緣且一個對應於下降邊緣。
    緩衝器522將回應於ref_clk信號之上升邊緣而產生之「停止」信號提供至多工器550及多工器552。緩衝器523將回應於ref_clk信號之下降邊緣而產生之「停止」信號提供至多工器552。在一量測初始化模式及一正常操作模式兩者期間，多工器550可將所接收「停止」信號提供至可變延遲線505之奇數鎖存器。可將多工器550實施為一多工器或一緩衝器。然而，多工器552經組態以自控制器510接收一控制信號MeasEn。當控制信號MeasEn指示量測初始化模式時，多工器552可將回應於ref_clk信號之下降邊緣而產生之「停止」信號(例如，來自緩衝器523之「停止」信號)提供至可變延遲線505之偶數鎖存器。然而，當控制信號MeasEn指示正常模式時，多工器552將回應於上升邊緣而產生之停止信號提供至偶數鎖存器。因此，在一正常操作模式期間，緩衝器522將一「移位時脈」信號提供至可變延遲線505之偶數鎖存器及奇數鎖存器兩者。然而，在量測初始化模式期間，奇數鎖存器自緩衝器522接收「停止」信號，而偶數鎖存器自緩衝器523接收「停止」信號。
    因此，回應於ref_clk信號之一上升邊緣而產生之自緩衝器522接收之「停止」信號或回應於ref_clk信號之一下降邊緣而產生之自緩衝器523接收之「停止」信號可停止穿過可變延遲線505之一「開始」信號之傳播。以此方式，當ref_clk信號之下降邊緣係「開始」信號開始傳播穿過可變延遲線505之後的下一邊緣時，可節省一½ tCK時間。亦即，一旦「開始」信號開始傳播穿過可變延遲線505，其即將回應於ref_clk信號之下一上升邊緣或ref_clk信號之下一下降邊緣之最先發生者而停止傳播穿過可變延遲線505。
    舉例而言，記得多工器503可首先將ref_clk信號提供至可變延遲線505。然後，可變延遲線505可將ref_clk信號之一經延遲版本提供至模型延遲512。模型延遲512可將ref_clk信號之一進一步經延遲版本提供至tAC修整區塊514。tAC修整區塊514可將ref_clk信號之經延遲版本提供至鎖存器526，從而產生「開始」信號，其可係一脈衝或一邊緣(舉例而言)。將該「開始」信號提供至緩衝器518，緩衝器518又將該信號提供至多工器503。多工器503可自控制器510接收指示量測初始化模式之一MUX信號，且選擇自緩衝器518(圖5中低端所展示輸入)接收之輸入以提供至可變延遲線505。回應於其，該「開始」信號開始傳播穿過可變延遲線505。
    亦記得可將ref_clk信號提供至tAC修整區塊514。然後，可將經延遲ref_clk信號提供至鎖存器520，其回應於由鎖存器520接收之ref_clk信號之上升及下降邊緣而產生一「停止」信號。可將回應於上升邊緣而產生之信號提供至多工器550，而可將回應於下降邊緣而產生之信號提供至多工器552。在量測初始化模式期間，多工器550可經組態以將回應於上升邊緣而產生之信號提供至可變延遲線505之奇數鎖存器，且多工器552可經組態以將回應於下降邊緣而產生之信號提供至可變延遲線505之偶數鎖存器。無論在「開始」信號開始傳播穿過可變延遲線505之後哪一信號最先到達皆可停止可變延遲線之傳播。「開始」信號傳播穿過之可由vdl_meas信號表示之階段之一數目在正常操作模式期間可用於設定可變延遲線之一初始延遲量。該vdl_meas信號可指示已傳播穿過偶數數目個還是奇數數目個階段。如將進一步闡述，此可用於判定是否採用輸入時脈反轉。
    以此方式，一外部時脈與一經同步化輸出時脈之間的總延遲在某些實例中可係(N-½)tCK且在其他實例中可係NtCK。因此，在圖5中將總延遲寫為N'＊.5tCK，其中N'＊.5=(N-1/2)或N'＊.5=(N)。
    圖6係包含用於實施圖5中所展示之量測初始化方案之電路之一DLL之另一部分之一示意性圖解說明。可將一高信號(例如，一邏輯「1」，其可係Vcc)提供至一正反器610之一資料輸入，而將一參考時脈信號提供至正反器610之時脈輸入。可將正反器610之Q輸出連接至緩衝器612，緩衝器612又耦合至緩衝器614。緩衝器612及緩衝器614提供D1+D2之一延遲。可將緩衝器614之輸出視為可開始傳播穿過一可變延遲線620之「開始」信號。可將開始信號提供至622之一資料輸入且將ref_clk信號提供至622之時脈輸入。可將一經反轉ref_clk信號提供至622之另一時脈輸入。然後，622之Q輸出可將一「停止」信號提供至延遲線620。由622之Q輸出提供之「停止」信號可對應ref_clk信號之一上升邊緣。622之 Q 輸出亦可將一「停止」信號(圖6中展示為「停止2」)提供至可變延遲線620。該「停止2」信號可對應ref_clk信號之一下降邊緣。以此方式，「停止」信號或「停止2」信號中之最先到達者可停止穿過可變延遲線620之「開始」信號之傳播。
    圖7係圖解說明圖5及圖6中所展示之初始化方案中量測之操作之一實例性時序圖。展示ref_clk信號700。在ref_clk信號700之一上升邊緣之後的D1+D2之一延遲週期之後，開始信號710轉變為高。停止信號720在ref_clk信號700之下一下降邊緣處轉變為高。停止信號720之轉變可停止穿過一可變延遲線之開始信號之傳播。注意，與圖4中之時序圖相比，回應於ref_clk信號之一下降邊緣而產生一停止信號轉變之能力已節省使開始信號傳播穿過可變延遲線之一ref_clk時間段之½。
    如上文已闡述，本發明之實施例可包含經組態以在一參考時脈信號之一上升或一下降邊緣處停止穿過一可變延遲線之一「開始」信號之傳播之量測初始化電路。本發明之實施例可進一步利用關於該「開始」信號之傳播之資訊來決定是否反轉在一DLL中使用之一時脈信號。在某些實例中，識別哪一「停止」信號停止「開始」信號之傳播可用於決定何時利用時脈反轉。
    圖8係包含根據本發明之實施例之用以判計時脈反轉之電路之DLL電路之一部分之一示意性圖解說明。圖8中所展示之量測初始化電路與圖5中所展示之量測初始化電路相同，其中使用相同參考符號。為簡潔起見，此處將不闡述彼等共同元件。然而，記得在一量測初始化模型之後，來自可變延遲線505之一vdl_meas信號可指示在量測初始化期間「開始」信號傳播穿過可變延遲線505有多遠。可回應於使用一ref_clk信號之一上升或一下降邊緣所產生之一「停止」信號而停止該「開始」信號。該vdl_meas信號可指示哪一「停止」信號停止傳播。
    在某些實例中，若在藉由一相位偵測器比較之前反轉一ref_clk信號或一回饋時脈信號，則一DLL可能夠達成一較快速鎖定條件。本發明之實例可基於在量測初始化模式期間所獲得之資訊而做出關於是反轉一ref_clk信號還是反轉一回饋時脈信號之一判定。參考圖8，展示一相位偵測器805，其在正常操作期間經組態以自緩衝器501接收一ref_clk信號且自模型延遲區塊512(在TAC修整區塊之後)接收一fb_clk信號。然後，相位偵測器805可比較該ref_clk信號與該fb_clk信號之相位且將一相位相依輸出信號提供至可變延遲線505以增加或減少可變延遲線之延遲。
    可將對應於在量測初始化模式期間「開始」信號傳播穿過之若干階段之vdl_meas信號提供至控制器510。控制器510可基於vdl_meas信號產生一反轉信號。特定而言，若該vdl_meas信號指示在ref_clk信號之一下降邊緣上鎖存「開始」信號，則舉例而言「開始」信號係藉由可變延遲線505之一偶數鎖存器鎖存。亦即，若「停止」信號根據ref_clk信號之下降邊緣產生且透過鎖存「開始」信號之多工器552提供至可變延遲線505之偶數鎖存器，則該vdl_meas信號在相位偵測之前反轉一時脈信號之情形下可指示DLL可能夠在正常模式期間鎖存得較快速。因此，控制器510可產生在相位偵測之前致使反轉一時脈信號之一反轉信號。此可以多種方式中之任一者實施，包含在ref_clk信號通過可變延遲線之前或之後反轉該ref_clk信號。在一項實例中，可將該反轉信號提供至輸入緩衝器501以致使該輸入緩衝器充當一反轉緩衝器且將一經反轉ref_clk信號提供至相位偵測器805。在另一實例中，可將該反轉信號提供至多工器503以致使多工器503充當一反轉多工器且將一經反轉ref_clk信號傳遞至可變延遲線505。雖然反轉之其他位置係可能的，但注意，可基於鎖存「開始」信號之一位置做出反轉決定。亦即，在進入延遲線之前，或在通過延遲線之後但輸入至相位偵測器之前，可在輸入緩衝器處反轉一輸入時脈。
    圖9係根據本發明之一實施例之一記憶體900之一部分之一示意性圖解說明。記憶體900包含記憶體單元之一陣列902，該等記憶體單元可係(舉例而言)DRAM記憶體單元、SRAM記憶體單元、快閃記憶體單元或某些其他類型之記憶體單元。記憶體系統900包含一命令解碼器906，其透過一命令匯流排908接收記憶體命令且在記憶體系統900內產生對應控制信號以實施各種記憶體操作。命令解碼器906回應於施加至命令匯流排908之記憶體命令以對記憶體陣列902執行各種操作。舉例而言，使用命令解碼器906來產生內部控制信號以自記憶體陣列902讀取資料及將資料寫入至記憶體陣列902。列位址信號及行位址信號透過一位址匯流排920施加至記憶體系統900且提供至一位址鎖存器910。然後，該位址鎖存器輸出一單獨行位址及一單獨列位址。
    藉由位址鎖存器910分別將該等列位址及行位址提供至一列位址解碼器922及一行位址解碼器928。行位址解碼器928選擇對應於各別行位址之延伸穿過陣列902之位元線。將列位址解碼器922連接至字線驅動器924，其啟動對應於所接收列位址之陣列902中之各別記憶體單元列。將對應於一所接收行位址之選定資料線(例如，一位元線或若干位元線)耦合至一讀取/寫入電路930以經由一輸入-輸出資料匯流排940將讀取資料提供至一資料輸出緩衝器934。透過一資料輸入緩衝器944及記憶體陣列讀取/寫入電路930將寫入資料施加至記憶體陣列902。
    根據本發明之實施例，一時脈信號產生器950經組態以接收一外部時脈信號且產生一經同步化內部時脈信號。時脈信號產生器950可包含(舉例而言)一DLL，其包含圖5、圖6及/或圖8中所展示之DLL之一部分。時脈信號產生器950可接收施加至記憶體系統900之一外部時脈信號且可產生一經同步化內部時脈信號，可根據該外部時脈將該經同步化內部時脈信號供應至命令解碼器906、位址鎖存器910及/或輸入緩衝器944以促進命令、位址及資料信號之鎖存。
    根據本發明之實施例之記憶體系統可用於多種電子裝置中之任一者中，包含但不限於計算系統、電子儲存系統、相機、電話、無線裝置、顯示器、晶片集、機上盒或遊戲系統。
    依據上文應瞭解，雖然本文出於圖解說明之目的已闡述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下做出各種修改。
    100‧‧‧延遲鎖定迴路電路/延遲鎖定迴路
    104‧‧‧輸入緩衝器
    112‧‧‧可變延遲線
    120‧‧‧移位暫存器
    130‧‧‧相位偵測器
    132‧‧‧移位選擇信號
    134‧‧‧移位控制信號
    140‧‧‧模型延遲電路
    201‧‧‧輸入緩衝器
    203‧‧‧多工器
    205‧‧‧可變延遲線
    210‧‧‧控制器
    212‧‧‧模型延遲
    214‧‧‧tAC修整區塊
    216‧‧‧鎖存器
    218‧‧‧緩衝器
    220‧‧‧鎖存器
    222‧‧‧緩衝器
    225‧‧‧輸出緩衝器
    302‧‧‧正反器
    304‧‧‧緩衝器
    306‧‧‧緩衝器
    310‧‧‧可變延遲線/延遲線
    312‧‧‧正反器
    410‧‧‧ref_clk信號
    415‧‧‧開始信號
    420‧‧‧停止信號
    430‧‧‧陰影區塊
    501‧‧‧輸入緩衝器/緩衝器
    503‧‧‧多工器
    505‧‧‧可變延遲線
    510‧‧‧控制器
    512‧‧‧模型延遲區塊/模型延遲
    514‧‧‧tAC修整區塊
    518‧‧‧緩衝器
    520‧‧‧鎖存器
    522‧‧‧緩衝器
    523‧‧‧緩衝器
    525‧‧‧輸出緩衝器
    526‧‧‧鎖存器
    550‧‧‧多工器
    552‧‧‧多工器
    610‧‧‧正反器
    612‧‧‧緩衝器
    614‧‧‧緩衝器
    620‧‧‧可變延遲線/延遲線
    700‧‧‧ref_clk信號
    710‧‧‧開始信號
    805‧‧‧相位偵測器
    900‧‧‧記憶體/記憶體系統
    902‧‧‧陣列/記憶體陣列
    906‧‧‧命令解碼器
    908‧‧‧命令匯流排
    910‧‧‧位址鎖存器
    920‧‧‧位址匯流排
    922‧‧‧列位址解碼器
    924‧‧‧字線驅動器
    928‧‧‧行位址解碼器
    930‧‧‧讀取/寫入電路/記憶體陣列讀取/寫入電路
    934‧‧‧資料輸出緩衝器
    940‧‧‧輸入-輸出資料匯流排
    944‧‧‧資料輸入緩衝器/輸入緩衝器
    950‧‧‧時脈信號產生器
    CLK_OUT‧‧‧輸出信號/信號
    clk_fb‧‧‧信號
    DLY_FB‧‧‧回饋信號/信號
    DLY_REF‧‧‧經緩衝時脈信號/信號
    MeasEn‧‧‧控制信號
    MUX‧‧‧控制信號
    ref_clk‧‧‧參考時脈信號/信號
    vdl_cntl‧‧‧信號
    vdl_meas‧‧‧信號
    圖1係一習用DLL電路之一示意性圖解說明。
    圖2係包含用於量測初始化之電路之一DLL之一部分一示意性圖解說明。
    圖3係包含用於實施圖2中所展示之量測初始化方案之電路之一DLL之另一部分之一示意性圖解說明。
    圖4係圖解說明圖2及圖3中所展示之初始化方案中之量測之操作之一實例性時序圖。
    圖5係包含根據本發明之一實施例之量測初始化電路之一DLL之一示意性圖解說明。
    圖6係包含用於實施圖5中所展示之量測初始化方案之電路之一DLL之另一部分之一示意性圖解說明。
    圖7係圖解說明圖5及圖6中所展示之初始化方案中之量測之操作之一實例性時序圖。
    圖8係包含根據本發明之實施例之用以判計時脈反轉之電路之DLL電路之一部分之一示意性圖解說明。
    圖9係根據本發明之一實施例之一記憶體之一部分之一示意性圖解說明。
    501‧‧‧輸入緩衝器/緩衝器
    503‧‧‧多工器
    505‧‧‧可變延遲線
    510‧‧‧控制器
    512‧‧‧模型延遲區塊/模型延遲
    514‧‧‧tAC修整區塊
    518‧‧‧緩衝器
    520‧‧‧鎖存器
    522‧‧‧緩衝器
    523‧‧‧緩衝器
    525‧‧‧輸出緩衝器
    526‧‧‧鎖存器
    550‧‧‧多工器
    552‧‧‧多工器
    MeasEn‧‧‧控制信號
    MUX‧‧‧控制信號
    ref_clk‧‧‧參考時脈信號/信號
    vdl_cntl‧‧‧信號
    vdl_meas‧‧‧信號
    权利要求:
    Claims (34)
    [1] 一種量測初始化電路，其包括：一鎖存器，其經組態以接收一經延遲參考時脈信號，其中該鎖存器經組態以回應於該經延遲參考時脈信號之一上升邊緣而產生一第一停止信號且回應於該經延遲參考時脈信號之一下降邊緣而產生一第二停止信號；一可變延遲線，其經組態以在一輸入處接收一開始信號且使該開始信號傳播穿過該可變延遲線，其中該可變延遲線經組態以接收該第一停止信號及該第二停止信號且其中該可變延遲線經組態以回應於該第一停止信號及該第二停止信號中之一最先到達者而停止該開始信號之該傳播。
    [2] 如請求項1之量測初始化電路，其中該可變延遲線包括偶數鎖存器及奇數鎖存器，該量測初始化電路進一步包括：一多工器，其經組態以在各別輸入處接收該第一停止信號及該第二停止信號，該多工器進一步耦合至該可變延遲線且經組態以回應於指示一量測初始化模式之一控制信號而將該第二停止信號提供至該等偶數鎖存器。
    [3] 如請求項2之量測初始化電路，其進一步包括耦合至該多工器且經組態以產生該控制信號之一控制器。
    [4] 如請求項2之量測初始化電路，其中該多工器進一步經組態以回應於指示一正常操作模式之一控制信號而將該第一停止信號提供至該等偶數鎖存器。
    [5] 如請求項2之量測初始化電路，其中該多工器係一第一多工器，該量測初始化電路進一步包括：一緩衝器，其經組態以接收該第一停止信號且將該第一停止信號提供至該可變延遲線之該等奇數鎖存器。
    [6] 如請求項1之量測初始化電路，其中該鎖存器係一第一鎖存器，該量測初始化電路進一步包括：一第二鎖存器，其經組態以回應於自該可變延遲線之一輸出接收之一輸出信號而產生該開始信號。
    [7] 如請求項1之量測初始化電路，其中該可變延遲線進一步經組態以產生指示在接收該等停止信號中之一者之前該開始信號傳播穿過之該可變延遲線之延遲階段之一數目之一量測信號。
    [8] 如請求項1之量測初始化電路，其中該可變延遲線進一步經組態以產生指示該等停止信號中之哪一者停止該傳播之一量測信號。
    [9] 如請求項7之量測初始化電路，其進一步包括經組態以至少部分地基於該量測信號而產生一反轉信號之一控制器。
    [10] 如請求項9之量測初始化電路，其進一步包括：一相位偵測器，其經組態以接收該參考時脈信號及一回饋信號，且其中該反轉信號經組態以致使該參考時脈信號及該回饋信號中之至少一者於在該相位偵測器中進行比較之前反轉。
    [11] 如請求項10之量測初始化電路，其中該反轉信號經組態以藉由在一輸入緩衝器處反轉該參考時脈信號而致使該參考時脈信號反轉。
    [12] 如請求項10之量測初始化電路，其中該反轉信號經組態以致使該參考時脈信號在該參考時脈信號進入至該可變延遲線中之前反轉。
    [13] 如請求項10之量測初始化電路，其中該反轉信號經組態以致使一時脈信號在傳播穿過該可變延遲線之後反轉。
    [14] 一種量測初始化電路，其包括：一正反器，其經組態以在一時脈輸入處接收一參考時脈信號且在一資料輸入處接收一開始信號，其中該正反器進一步經組態以提供對應於該參考時脈信號之一上升邊緣之一第一停止信號及對應於該參考時脈信號之一下降邊緣之一第二停止信號；一可變延遲線，其耦合至該正反器且經組態以接收該開始信號以及該第一停止信號及該第二停止信號，其中該可變延遲線經組態以使該開始信號傳播穿過該可變延遲線直至接收該第一停止信號或該第二停止信號為止。
    [15] 如請求項14之量測初始化電路，其進一步包括經組態以接收一輸入信號且回應於接收該輸入信號而提供該開始信號之一緩衝器。
    [16] 如請求項15之量測初始化電路，其中該正反器係一第一正反器，該量測初始化電路進一步包括：一第二正反器，其經組態以在一資料輸入處接收一高信號且在一時脈輸入處接收該參考時脈信號，其中該第二正反器經組態以提供輸入脈衝。
    [17] 一種初始化一延遲鎖定迴路之方法，該方法包括：產生一開始信號；將該開始信號提供至一可變延遲線之一輸入；在該產生一開始信號之後，回應於一參考時脈信號之一第一上升邊緣而產生一第一停止信號；在該產生一開始信號之後，回應於該參考時脈信號之一第一下降邊緣而產生一第二停止信號；將該第一停止信號及該第二停止信號提供至該可變延遲線；及回應於該第一停止信號及該第二停止信號中之一最先到達該可變延遲線者而停止沿該可變延遲線之該開始信號之傳播。
    [18] 如請求項17之方法，其進一步包括判定是否回應於該開始信號之該傳播而反轉在該DLL中使用之一信號。
    [19] 如請求項17之方法，其中該產生一開始信號包括：回應於一經延遲輸出時脈信號而產生一開始信號。
    [20] 如請求項17之方法，其中將該第一停止信號提供至該可變延遲線包括：將該第一停止信號提供至該可變延遲線之奇數鎖存器。
    [21] 如請求項20之方法，其中將該第二停止信號提供至該可變延遲線包括：將該第二停止信號提供至該可變延遲線之偶數鎖存器。
    [22] 如請求項17之方法，其中該產生一第一停止信號及該產生一第二停止信號包括：將該參考時脈信號提供至一鎖存器。
    [23] 一種用於執行量測初始化及時脈反轉判定之方法，該方法包括：在一量測初始化模式期間：使一開始信號傳播穿過一可變延遲線；將一第一停止信號提供至該可變延遲線之奇數鎖存器；將一第二停止信號提供至該可變延遲線之偶數鎖存器；回應於該第一停止信號及該第二停止信號中之最先到達該可變延遲線者而停止該開始信號之傳播；及產生識別該第一停止信號及該第二停止信號中之哪一者停止該傳播之一量測信號；在一正常操作模式期間：若該量測信號指示該第二停止信號停止該傳播，則反轉一參考時脈信號或一回饋時脈信號中之至少一者。
    [24] 如請求項23之方法，其中該量測信號進一步識別在該開始信號停止之前該開始信號傳播穿過之該可變延遲線之延遲階段之一數目。
    [25] 如請求項23之方法，其中該反轉一參考時脈信號或一回饋時脈信號中之至少一者包括：操作一輸入緩衝器作為一反轉緩衝器，其中該輸入緩衝器經組態以產生該參考時脈信號。
    [26] 如請求項23之方法，其中該反轉一參考時脈信號或一回饋時脈信號中之至少一者包括：操作一多工器作為一反轉多工器，其中該多工器經組態以將該參考時脈信號提供至該可變延遲線。
    [27] 一種延遲鎖定迴路，其包括：一可變延遲線；一開始信號產生器，其經組態以產生一開始信號；一停止信號產生器，其經組態以回應於該參考時脈信號之一上升邊緣而產生一第一停止信號且回應於該參考時脈信號之一下降邊緣而產生一第二停止信號；一多工器，其耦合至該可變延遲線且經組態以接收一參考時脈信號及該開始信號，其中該多工器經組態以在一量測初始化模式中將該開始信號提供至該可變延遲線且在一正常操作模式中將該參考時脈信號提供至該可變延遲線，其中該可變延遲線經組態以接收該第一停止信號及該第二停止信號，且在一量測初始化模式中回應於該第一停止信號及該第二停止信號中之一最先到達者而停止該開始信號之傳播；及一相位偵測器，其經組態以接收該參考時脈信號及一回饋時脈信號，其中該相位偵測器經組態以比較該參考時脈信號及該回饋時脈信號之相位且基於該比較將一相位相依控制信號提供至該可變延遲線。
    [28] 如請求項27之延遲鎖定迴路，其中該停止信號產生器包括一鎖存器。
    [29] 如請求項27之延遲鎖定迴路，其進一步包括一控制器，其經組態以接收指示在量測初始化模式期間該開始信號傳播穿過之延遲階段之一數目之一信號且至少部分地基於該信號在由該相位偵測器接收之前反轉該參考時脈信號或該回饋時脈信號中之至少一者。
    [30] 如請求項27之延遲鎖定迴路，其中該第一停止信號提供至該可變延遲線之奇數鎖存器且該第二停止信號提供至該可變延遲線之偶數鎖存器。
    [31] 一種可變延遲線，其經組態以在一輸入處接收一開始信號且使該開始信號傳播穿過該可變延遲線，其中該可變延遲線經組態以回應於一參考時脈信號之一上升邊緣或該參考時脈信號之一下降邊緣中之一最先發生者而停止該開始信號之該傳播。
    [32] 如請求項31之可變延遲線，其中該可變延遲線進一步經組態以產生指示在接收一參考時脈信號之一上升邊緣或該參考時脈信號之一下降邊緣中之該最先發生者之前該開始信號傳播穿過之該可變延遲線之延遲階段之一數目之一量測信號。
    [33] 如請求項31之可變延遲線，其中該可變延遲線包含奇數鎖存器及偶數鎖存器，且其中該參考時脈信號之一上升邊緣由該等奇數鎖存器接收且其中該參考時脈之一下降邊緣由該等偶數鎖存器接收。
    [34] 如請求項33之可變延遲線，其中該可變延遲線進一步經組態以產生指示該開始信號係由該等奇數鎖存器中之一者還是由該等偶數鎖存器中之一者停止之一量測信號。
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