• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    根據一實施例，一非揮發性半導體記憶裝置包含一記憶胞陣列和一控制電路。該記憶胞陣列包含記憶胞，每個包含一可變阻抗元件，其中於重設操作中流過的重設電流小於設定操作中流過的設定電流不到一個數量級數。該控制電路執行該記憶胞之重設操作和設定操作。該控制電路執行該低阻抗狀態下且連接於選擇之第一互連與第二互連之所有記憶胞之重設操作。
    公开号:TW201303867A
    申请号:TW101110143
    申请日:2012-03-23
    公开日:2013-01-16
    发明作者:Akira Takashima；Hidenori Miyagawa；Shosuke Fujii；Daisuke Matsushita
    申请人:Toshiba Kk；
    IPC主号:G11C13-00
    专利说明:
    包含可變阻抗元件的非揮發性半導體記憶裝置相關申請案之相互參照
    本申請案基於且主張先前於2011年6月16號申請的日本專利申請號No.2011-134325之優先權，此處以引用的方式將其全部內容併入。
    此處描述之實施例大體上係有關於一使用一可變阻抗元件來儲存一阻抗值為資料的非揮發性半導體記憶裝置。
    交叉點式阻抗變化記憶體之記憶胞陣列為一種非揮發性半導體記憶裝置，配置於位元線和字元線的交叉點來形成，每個記憶胞包含一可變阻抗元件和一串連於該可變阻抗元件的選擇器。該可變阻抗元件可藉由控制該電壓值和執行時間設定一期望的阻抗值。該選擇器為一防止干擾該週邊電路的整流元件。該可變阻抗元件和選擇器兩者為一簡單的二接頭元件且可輕易的被堆疊。因此，形成一堆疊的可變阻抗元件的三維結構與選擇器可降低價格和增加該阻抗變化記憶體之容量。
    該交叉點式阻抗變化記憶體商品化的挑戰之一為最佳化該可變阻抗元件的設定電流與重設電流。使該可變阻抗元件從高阻抗狀態轉變到低阻抗狀態之操作稱為設定，且該設定時的電流與電壓分別稱為設定電流與設定電壓。使該可變阻抗元件從低阻抗狀態轉變到高阻抗狀態之操作稱為重設，且該重設時的電流與電壓分別稱為重設電流與重設電壓。
    假使該設定電流與重設電流太高，由於微圖案化配線阻抗引起之電壓降，該記憶胞陣列間可產生大的電位差。為了抑制該配線阻抗引起之電壓降，該電流須降低。然而，假使該設定電流與重設電流降低至等於或低於該半導體晶片的熱雜訊或電路組件的雜訊位，則不易偵測週邊電路元件之電流。也就是說，該可變阻抗元件的設定電流與重設電流有可實施的上下限。因此，使該設定電流與重設電流落於滿足該條件的範圍是必須的。
    在一實際的記憶體操作中，大量的資料須以高速儲存。如此需要一多個記憶胞的批次作業。當位於一互連記憶胞的批次作業，即稱為分頁作業執行時，該多個記憶胞的全部電流集中到該互連。為了抑制該互連引起之電壓降，該設定電流與重設電流愈低愈好。然而，如上所述，該設定電流與重設電流有其下限。因此，該批次作業的記憶胞數量有限制。所以，該資料儲存速度減低。
    將參照圖式說明根據該實施例之一非揮發性半導體記憶裝置。相同元件符號代表以下描述中有相同功能和配置的組成元件，且重複的描述僅於需要時描述。
    一般而言，根據一實施例，一非揮發性半導體記憶裝置包含一記憶胞陣列和一控制電路。該記憶胞陣列包含連接於第一互連與第二互連間的記憶胞。每個記憶胞包含一可變阻抗元件，其中於重設操作中流過的重設電流小於設定操作中流過的設定電流不小於一個數量級數。該重設操作為一藉由施加一設定電壓於該第一互連與第二互連間致使該記憶胞從低阻抗狀態轉變到高阻抗狀態之操作。該設定操作為一藉由施加一極性不同於該重設電壓的設定電壓於該第一互連與第二互連間致使該記憶胞從高阻抗狀態轉變到低阻抗狀態之操作。該控制電路執行該記憶胞之重設操作和設定操作。該控制電路執行該低阻抗狀態下且連接於選擇之第一互連與第二互連之所有記憶胞之重設操作。 [第一實施例] [1]非揮發性半導體記憶裝置之配置
    圖1為一根據該第一實施例之非揮發性半導體記憶裝置之方塊圖。
    該非揮發性半導體記憶裝置包含一記憶胞陣列1，其中該使用可變阻抗元件的阻抗變化記憶體之記憶胞配置於一基體內。一行控制電路2於該記憶胞陣列1的位元線BL方向之鄰近位置。該行控制電路2為部份之控制電路，且控制該記憶胞陣列1的位元線BL執行該記憶胞資料清除、資料寫入該記憶胞和從該記憶胞讀取資料。一列控制電路3於該記憶胞陣列1的字元線WL方向之鄰近位置。該列控制電路3為部份之控制電路，且選擇該記憶胞陣列1的字元線WL與施加該記憶胞資料清除、資料寫入該記憶胞和從該記憶胞讀取資料所需之電壓。
    一資料輸入/輸出暫存區4經由一I/O線連接於一外接主裝置(沒顯示)且接收寫入資料、接收一清除指示、輸出讀取資料、和接收位址資料與命令資料。該資料輸入/輸出暫存區4傳送接收之寫入資料至該行控制電路2。該資料輸入/輸出暫存區4也從該行控制電路2接收來自該記憶胞陣列1的資料讀出與對外輸出它。
    一外部提供至該資料輸入/輸出暫存區4的位址經由一位址暫存器5傳送至該行控制電路2與列控制電路3。一從該主裝置提供至該資料輸入/輸出暫存區4的命令傳送至一命令介面(command I/F)6。該命令介面6接收來自該主裝置的外部控制訊號且決定該輸入至該資料輸入/輸出暫存區4的資料為寫入資料、命令或位址。假使該輸入資料為命令，則該命令介面6接收該資料且轉換至屬於該控制電路一部份之狀態機7作為命令訊號。
    該狀態機7管理所有非揮發性半導體記憶裝置。該狀態機7接收來自該主裝置的命令且管理如寫入、讀取和清除的資料輸入/輸出。該外接主裝置可接收該狀態機7管理的狀態資訊且決定該運算結果。該狀態資訊也使用於控制寫入和清除。該狀態機7控制一屬於該控制電路一部份之脈衝產生器8。該控制允許該脈衝產生器8來輸出任意時序之任意電壓的脈衝。
    更具體的是一外部提供位址經由該位址暫存器5輸入該狀態機7。該狀態機7決定該記憶胞陣列1中存取目標記憶胞之位置。該脈衝產生器8產生一脈衝電壓給該記憶胞。該產生脈衝可轉換至該行控制電路2與列控制電路3所選擇之任意互連。
    該注意的是除了該記憶胞陣列1該週邊電路元件可形成於緊接於該記憶胞陣列1下之矽基底上。如此可使該半導體記憶裝置之晶片面積幾乎等於該記憶胞陣列1下之面積。
    圖2為一該記憶胞陣列1部分之透視圖。圖3A和3B為一沿著圖2線I-I’記憶胞1且由該箭頭方向目視之剖視圖。
    如圖2所示，位元線BL0至BL2平行配置為多個第一互連。字元線WL0至WL2平行配置為和該位元線交叉之多個第二互連。每個包含一可變阻抗元件VR之記憶胞MC配置於該位元線BL0至BL2與該字元線WL0至WL2之交叉以便夾於該互連間。
    該位元線BL與該字元線WL最好由低阻抗值抗熱材料所製成。例如，可使用鎢、矽化鎢、鉬、矽化鉬、矽化鎳、矽化鈷、或者如碳奈米管或石墨烯等碳材料。
    如圖3A和3B所示，該可變阻抗元件VR包含電極層9和11，與一配置於該電極層9和11間之記錄層10(阻抗變化層)。該電極層9包含鐵、鈷、鎳、銅、銀、金、鋅和鋁，及其矽化物中至少之一種。例如，在此實施例中，銀被使用在該電極層9。該記錄層10包含如非晶矽、多晶矽和單晶矽之一種。例如，在此實施例中，非晶矽被使用在該記錄層10。該電極層11包含磷或砷之n型半導體，例如，n型矽、n型鍺化矽或n型鍺。例如，在此實施例中，n型矽被使用在該電極層11。作為一阻障金屬與附著層之電極(沒顯示)配置於該可變阻抗元件VR之上下兩側包夾該可變阻抗元件VR於其間。
    該記錄層10之初始狀態如圖3A所示為一高阻抗狀態。當一正電位施加於該電極層9且一固定電位(0V)施加於該電極層11時，該電極層9所含之銀離子擴散進入該記錄層10且移向該電極層11之一側。如圖3B所示之金屬絲12因此形成於該記錄層10中。結果，該可變阻抗元件VR轉變至一低阻抗狀態(設定)。在該低阻抗狀態下，該金屬絲12不需要與該電極層11接觸。該金屬絲12末端可和該電極層11隔開以便允許一隧穿電流通過。
    在一從低阻抗狀態轉變到高阻抗狀態之重設中，一極性相對於該設定狀態電位之電位被施加。更具體的是一負電位施加於該電極層9且一固定電位(0V)施加於該電極層11。一極性相對於該設定狀態電場之電場施加於該記錄層10來縮短該金屬絲12。該電極層11與該金屬絲12間之距離增加，且如圖3A所示該可變阻抗元件VR轉變至一高阻抗狀態(重設)。當該負電位施加於該電極層9時，該電極層11之n型矽被耗乏。既然該施加於該可變阻抗元件VR之電壓分布於該電極層(n型矽)11與該記錄層10之空乏層，所需之重設電壓為大的。
    圖4為一顯示該可變阻抗元件VR之電流-電壓特性圖。該可變阻抗元件包含該電極層9中的銀、該記錄層10中的非晶矽和該電極層11中的n型矽。注意該縱座標採對數標記。
    如圖4所示，一掃掠一正電壓，該電流急劇的增加且到達那時量測的極限電流設定。一掃掠一負電壓，該電流幾乎沒增加且每伏特的電流量變動△I/V少於一個級數。因此，該重設操作的電壓高於該設定操作的電壓至少三個級數。該小的重設電流意味著該重設操作不是依靠電流而是電壓。使用有如此IV特性之記憶胞時，當抑制流經該可變阻抗元件VR和該互連的電流量時，重設可完成。
    如上所述之例子，使用於該電極層9形成該金屬絲12的金屬除了銀還可為鐵、鈷、鎳、銅、金、鋅和鋁。該記錄層10也可使用HfOx、HfSiOx、MnOx、MnAlxOy、ZnMnOx、NiOx、TiOx、WOx、SiO2、SiN或Si等過渡金屬化合物。 [2]非揮發性半導體記憶裝置之操作
    在該第一實施例裡，該從低阻抗狀態轉變到高阻抗狀態之重設操作定義為寫入，而該從高阻抗狀態轉變到低阻抗狀態之設定操作定義為清除。該非揮發性半導體記憶裝置記憶胞陣列1之重設操作將參考圖5被描述。注意圖5說明一事例，其中該記憶胞陣列1由一MAT所形成。MAT意指一群配置於一由連接於一列控制電路的字元線與一連接於一行控制電路的位元線所形成之基體的記憶胞。
    圖5顯示該記憶胞陣列於重設操作中的施加電壓。
    更具體的，該配置於該選擇字元線WL2和該選擇位元線BL1與BL3之交叉的可變阻抗元件VR的重設操作將被解釋。
    所有在該記憶胞陣列1中之可變阻抗元件VR先被設定。即該可變阻抗元件VR被設定在低阻抗狀態。設定該可變阻抗元件VR的方法稍後將被描述。
    首先，該選擇字元線WL2設定在該固定電位(0V)。一重設電壓Vw施加於該選擇位元線BL1與BL3。一電壓Vw/2施加於該未選擇位元線BL0與BL2和該未選擇字元線WL0、WL1與WL3。至於該重設電壓Vw，如圖3A和3B所示之該可變阻抗元件，當該電極層9設定為該固定電位(0V)時，該施加於該電極層11之電壓為該正電壓Vw。
    該負重設電壓Vw施加於配置在該選擇位元線BL1與BL3和該選擇字元線WL2交叉之該可變阻抗元件VR。一電壓0V施加於配置在該未選擇位元線BL0與BL2和該未選擇字元線WL0、WL1與WL3交叉之該可變阻抗元件VR。即無電壓施加。
    該負電壓Vw/2施加於配置在該選擇位元線BL1與BL3和該未選擇字元線WL0、WL1與WL3交叉形成所謂的半選擇態的該可變阻抗元件VR。該負電壓Vw/2施加於配置在該未選擇位元線BL0與BL2和該選擇字元線WL2交叉形成同樣的半選擇態的該可變阻抗元件VR。以該半選擇態操作，相同極性的電壓或0V施加於不論該選擇或未選擇態的所有可變阻抗元件VR。
    該相同極性的電壓相當於圖4所示曲線圖的負電壓方向。所以抑制流經所有可變阻抗元件和互連的電流量是可能的。例如，假設流經該可變阻抗元件VR的重設電流於施加該重設電壓Vw時為10pA且流經該未選擇胞之電流為1pA。在此事例中，如圖5所示該記憶胞陣列1中流經該選擇字元線WL2的電流量被抑制為22pA。該低電流操作解決了傳統可變阻抗元件中有問題的所謂潛洩電流之問題。該潛洩電流意味經由該未選擇記憶胞流經該選擇位元線之洩漏電流。
    當使用具有如圖4所示電流-電壓特性之該可變阻抗元件VR時，不需加入選擇器。如此允許執行一簡單記憶胞結構且減低該製造成本。
    檢視該可變阻抗元件VR之檢定。當如同於一傳統裝置中以一重設電壓執行檢定時，因為該電流量太小，該檢定本身是困難的。在該實施例中，檢定以施加一和該重設電壓相反極性的電壓即和該設定電壓相同極性的電壓來執行。這樣使該可變阻抗元件之檢定阻抗值讀取傳統上因為電流檢定基於雜訊很困難而變可能。
    一種稱為翻頁操作將接著被描述，此操作重設多個連接於一字元線的可變阻抗元件VR，其係基於該可變阻抗元件VR之重設電流小的事實。假設該互連(字元線)的薄膜電阻Rs為10 Ω/□，則該互連的厚度t為10nm，且鄰接可變阻抗元件間之距離L為20nm。令Idrop為流經一可變阻抗元件VR之電流。當執行連接於一字元線所有記憶胞n(n=1,2,…n)的批次作業時，該字元線的電壓降Vdrop由下式得到
    例如，假設該電壓降的可允許值為Vdrop=0.1V。從方程式(1)，n≧30000位元的翻頁作業是可能的。也就是說，即使當30000胞連接於一字元線，該批次重設作業可執行。當重設該可變阻抗元件VR所需時間相對較長時，例如，當該重設電壓的脈寬為3μs，10Gbps高速資料儲存理論上可以執行該記憶胞陣列來完成。另外，一MAT能有一較大的尺寸，例如，大約3000×3000。既然一記憶晶片行與列控制電路之面積因此減小，該晶片每單位面積之資料量能增加。
    該記憶胞陣列1之設定操作(清除)參考圖6將接著被描述。圖6顯示該記憶胞陣列設定操作之施加電壓。
    更具體的是，該配置在該選擇字元線WL2與該選擇位元線BL3交叉之可變阻抗元件VR的設定操作將被解釋。
    該選擇位元線BL3和該未選擇字元線WL0、WL1與WL3設定在固定電位(0V)。一設定電壓Ve施加於該選擇字元線WL2與該選擇位元線BL0、BL1與BL2。圖3A和3B所示該可變阻抗元件VR中，該設定電壓Ve相當於一事例，其中該電極層11設定在該固定電位(0V)，且該電極層9設定在該正電位Ve。即相當於圖4所示該電流-電壓特性中該正電壓方向。該設定電壓Ve因此施加於該選擇阻抗元件VR。然而，-Ve施加於該未選擇阻抗元件VR，或無電壓施加於它們。
    當使用該有圖4所示該電流-電壓特性的元件時，在正方向無電壓施加於該未選擇阻抗元件。這樣允許抑制流經該互連僅到該連接的未選擇阻抗元件之電流量。即該潛洩電流的影響可被消除。然而，當|重設電壓Vw |<|設定電壓Ve |及該重設所需時間比該設定所需時間短時，重設錯誤即所謂的失調可能發生。因此，最好使用一該重設時間比該設定時間長的，或|重設電壓Vw |>|設定電壓Ve |的可變阻抗元件。
    如圖4所示具有該電流-電壓特性的該實施例之可變阻抗元件，既然該電極層(n型矽)11為空乏的，該電壓分布於該電極層11。因此，|重設電壓Vw |>|設定電壓Ve |能被滿足，例如使該電極層11具有足夠的厚度或減低該電極層11(n型矽)之摻雜濃度。
    然而，該設定的失調可避免即使沒滿足該上述狀況。如圖7所示，該失調也可以施加一電壓Vb至該未選擇字元線WL0、WL1與WL3和一電壓Va至該未選擇位元線BL0、BL1與BL2來避免。在此事例中，須滿足0<Va<Ve/2和Ve/2<Vb<Ve。此時，既然該選擇字元線WL2或該該選擇位元線BL3之電流量增加，一電壓Va接近0V與電壓Vb接近該設定電壓Ve之微弱半選擇態為較好的。
    在單一胞之該設定操作於上已描述，因為該設定電流大於該重設電流。然而，在允許該電壓降或互連影響下的該電流量範圍內可能執行該設定操作的翻頁作業。
    當該記憶胞陣列1包含多個MAT(單位胞陣列)時，藉由執行一第一MAT的重設(寫入)操作，可有效率地完成設定格式化，且同時執行一不同於該重設下第一MAT的第二MAT的設定(清除)操作的方式。該方法對一該重設時間比該設定時間長的胞特別有效。例如，圖3A和3B所示記憶胞中，該重設時間比該設定時間長且典型上至少有三個數量級數的差。然而，該資料儲存速度可藉由重設該第一MAT之記憶胞且同時設定該第二MAT之記憶胞來增加。注意該MAT為一個包含多個能存取寫入或消除即重設或設定的記憶胞之胞陣列單元。一般上，當一MAT包含1000×1000或更多的記憶胞時，該設定電流或該重設電流須有一電流差103或更多來正常的操作。
    最後，該記憶胞陣列1的該讀取操作將參考圖8被描述。
    在該讀取操作中，一低於該設定電壓Ve的讀取電壓Vr施加於一選擇記憶胞(可變阻抗元件VR)來從它讀取資料。當施加該讀取電壓Vr下流經該選擇記憶胞的該電流量為10到50nA時，1000位元的記憶胞能存取寫入且該寫入時間大約為50ns。因此，該記憶胞讀取執行保證一巨大位元數量的高速讀取。該讀取操作也是如此，如上述之寫入操作，使用該微弱半選擇操作來減低該電流量的操作是可能的。 [3]非揮發性半導體記憶裝置效應
    在傳統記憶胞與資料寫入方法中，可立即用在存取寫入的記憶胞數量是有限的且大數量的資料批次作業是困難的。另外，一使用很小重設電流的可變阻抗元件因為不可能以該重設電流寫入所以很難實際上被使用。
    使用一該重設電流小於該設定電流的可變阻抗元件，此實施例之非揮發性半導體記憶裝置藉由該重設操作使批次寫入於多個記憶胞為可能的。另外，藉由施加一極性與該重設電壓極性相反的電壓來執行寫入允許該使用小重設電流的可變阻抗元件之實際使用。
    更進一步，當使用一具有圖4所示電流-電壓特性之可變阻抗元件及使用此實施例之資料寫入方式時，不需要傳統上所需的選擇器，且可省略選擇器材料的配置、工作程序等等。於此實施例中，該可變阻抗元件先設定於低阻抗狀態據此改善該資料儲存速度。
    根據該實施例，提供一有能力大數量資料的批次寫入而不用分割該記憶胞陣列為小區塊的非揮發性半導體記憶裝置是可能的。 [第二實施例] [1]非揮發性半導體記憶裝置之配置
    根據該第二實施例之非揮發性半導體記憶裝置將接著被描述。該根據該第二實施例之非揮發性半導體記憶裝置有和圖1到4所示之第一實施例有相同的配置，其重複的描述將省略。 [2]非揮發性半導體記憶裝置之操作
    該第二實施例中，該從低阻抗狀態轉換為高阻抗狀態的重設操作定義為清除，且從高阻抗狀態轉換為低阻抗狀態的設定操作定義為寫入。該重設操作中，於MAT或頁中所有記憶胞立即被清除。雖然該重設操作與設定操作分別被定義為清除與寫入，但是該重設操作與設定操作和該第一實施例中相同。該寫入操作如第一實施例以施加一與該重設電壓極性相反的電壓來執行。
    該非揮發性半導體記憶裝置的記憶胞陣列1之清除操作(重設操作)參考圖9將被描述。如第一實施例所述，重設時該流經一圖4所示可變阻抗元件VR之電流很小。這樣，允許執行每頁或MAT中多個記憶胞的清除。至於該操作，如圖9所示一固定電位(0V)施加於所有字元線及一電壓Vw施加於所有位元線，據此重設圖9所示之該記憶胞陣列。
    根據該實施例，提供一有能力大數量資料的批次寫入而不用分割該記憶胞陣列為小區塊的非揮發性半導體記憶裝置是可能的。 [其他實施例]
    該實施例於上已被描述。然而，該實施例不僅限於此。例如，該可變阻抗元件VR可為金屬交聯式、介面阻抗改變式或氧化還原式。只要該記憶胞的電流-電壓特性在該正負電壓方向為非對稱的，該實施例的操作是可能的。電壓驅動可變阻抗元件最好使用在施加重設電壓時幾乎沒電流經此元件的狀況下。另外，該設定電流僅需落於允許單一記憶胞中一互連之該電壓降的範圍內。
    傳統上所知價格低廉的電性上可重複寫入之非揮發性大量記憶體為快閃記憶體。該快閃記憶體可以微圖案化同時減低成本和增加容量。然而，由於微圖案化限制，可預期進一步的容量增加為困難的。本實施例之該非揮發性半導體記憶裝置可使用為該快閃記憶體之繼任者。
    該實施例不僅可應用於圖2所示該交叉點式阻抗變化記憶體，也可用於其他非揮發性記憶體，例如使用BiCS(可調位元成本)技術的非揮發性記憶體。
    該使用BiCS技術的非揮發性記憶體將簡單的描述如下。
    圖11為一顯示上述使用BiCS技術的非揮發性記憶體之視圖。圖10為沿著圖11中A-A’線所擷取之剖面圖。
    如圖10和11所示，垂直線(第一互連)21垂直的形成在基底20上。一形成可變阻抗之材料22形成來包圍每條垂直線21。多條水平線(第二互連)23排列於沿著該垂直線21的垂直方向。該水平線23位於該基底20之水平方向。
    多個記憶胞MC以該垂直線21、該水平線23及介於該垂直線21和該水平線23間的該可變阻抗元件22之結構所形成。該多個記憶胞MC配置於沿著該垂直線21之垂直方向。另外，其他互連24、接觸窗插塞25和相似元件形成於該垂直線21和該基底20間。
    在具有上述結構的非揮發性記憶體中，由於每個包含該可變阻抗元件22的記憶胞MC可三維的堆疊，該積集度和該非揮發性記憶體之容量可增加。
    如上所述，根據該實施例，提供一可以高速立即儲存大量資料的非揮發性半導體記憶裝置是可能的。
    儘管某些實施例已被描述，這些實施例僅以例子之方式被描述，且不在於限制本發明之範圍。甚至，該於此描述之新穎實施例可以多種其他形式實施；而且，可進行所述實施例形式之各種不同的省略、取代和變化而不偏離本發明之精神。申請專利範圍和他們的等同物在於包含此類形式或修改，其係落於本發明範圍與精神內。
    1‧‧‧記憶胞陣列
    2‧‧‧行控制電路
    3‧‧‧列控制電路
    4‧‧‧資料輸入/輸出暫存區
    5‧‧‧位址暫存器
    6‧‧‧命令介面
    7‧‧‧狀態機
    8‧‧‧脈衝產生器
    9‧‧‧電極層
    10‧‧‧記錄層
    11‧‧‧電極層
    12‧‧‧金屬絲
    20‧‧‧基底
    21‧‧‧垂直線
    22‧‧‧可變阻抗元件
    23‧‧‧水平線
    24‧‧‧互連
    25‧‧‧接觸窗插塞
    圖1為一根據第一實施例之非揮發性半導體記憶裝置之方塊圖；圖2為一根據該第一實施例之記憶胞陣列部分之透視圖；圖3A和3B為一根據該第一實施例之記憶胞之剖視圖；圖4為一顯示根據該第一實施例之可變阻抗元件之電流-電壓特性圖；圖5為一為顯示根據該第一實施例之該記憶胞陣列於重設操作時的施加電壓之視圖；圖6和7為顯示根據該第一實施例之該記憶胞陣列於設定操作時的施加電壓之視圖；圖8為一顯示根據該第一實施例之該記憶胞陣列於讀取操作時的施加電壓之視圖；圖9為一顯示根據第二實施例之該記憶胞陣列於清除操作時的施加電壓之視圖；圖10和11為顯示該實施例所用具有三維結構的非揮發性記憶體例子之視圖。
    2‧‧‧行控制電路
    3‧‧‧列控制電路
    权利要求:
    Claims (19)
    [1] 一種非揮發性半導體記憶裝置，包含：一包含連接於第一互連與第二互連間的記憶胞之記憶胞陣列，該每個記憶胞包含一可變阻抗元件，其中於重設操作中流過的重設電流小於設定操作中流過的設定電流不小於一個數量級數，該重設操作為一藉由施加一重設電壓於該第一互連與該第二互連間致使該記憶胞從低阻抗狀態轉變到高阻抗狀態之操作，且該設定操作為一藉由施加一極性不同於該重設電壓的設定電壓於該第一互連與該第二互連間致使該記憶胞從該高阻抗狀態轉變到該低阻抗狀態之操作；以及一配置成執行該記憶胞的該重設操作和該設定操作之控制電路，該控制電路執行該低阻抗狀態下且連接於選擇之第一互連與第二互連之所有記憶胞之該重設操作。
    [2] 根據申請專利範圍第1項之裝置，其中在該重設操作中，該控制電路設定未選擇之第一互連與未選擇之第二互連為等電位。
    [3] 根據申請專利範圍第1項之裝置，其中在該設定操作中，該控制電路使一未選擇之第二互連之電位不小於一選擇之第一互連之電位，使一未選擇之第一互連之電位不大於一選擇之第二互連之電位，和使該未選擇之第二互連之電位高於該未選擇之第一互連之電位。
    [4] 根據申請專利範圍第1項之裝置，其中藉由施加一低於該設定電壓且與其設定電壓有相同極性之認證電壓或讀取電壓，該控制電路配置來執行該記憶胞的認證操作或讀取操作。
    [5] 根據申請專利範圍第1項之裝置，其中該重設電壓之絕對值大於該設定電壓之絕對值。
    [6] 根據申請專利範圍第1項之裝置，其中該可變阻抗元件包含一第一電極層、一第二電極層和一配置於該第一電極層與該第二電極層間之阻抗改變層，以及該第一電極層電性上連接於該第一互連且該第二電極層電性上連接於該第二互連。
    [7] 根據申請專利範圍第6項之裝置，其中該第一電極層包含鐵、鈷、鎳、銅、銀、金、鋅和鋁，及其矽化物中至少一種。
    [8] 根據申請專利範圍第7項之裝置，其中該第二電極層包含n型矽、n型鍺化矽和n型鍺中至少之一種。
    [9] 根據申請專利範圍第1項之裝置，其中該記憶胞陣列包含一第一胞陣列和一第二胞陣列，每個包含可立即執行該重設操作或該設定操作之記憶胞，以及該控制電路於該第一胞陣列中記憶胞之重設操作執行時，執行該第二胞陣列中記憶胞之設定操作。
    [10] 根據申請專利範圍第1項之裝置，其中該記憶胞陣列包含不少於106個可立即執行該重設操作或該設定操作之記憶胞，以及介於該設定電流與該重設電流間之電流差異不小於103。
    [11] 一種非揮發性半導體記憶裝置，包含：一包含連接於第一互連和第二互連間記憶胞之記憶胞陣列，該每個記憶胞包含一可變阻抗元件，其中於重設操作中流過的重設電流小於設定操作中流過的設定電流不小於一個數量級數，該重設操作為一致使該記憶胞從低阻抗狀態轉變到高阻抗狀態之操作，且該設定操作為一致使該記憶胞從該高阻抗狀態轉變到該低阻抗狀態之操作；以及一配置成執行該記憶胞的該重設操作和該設定操作之第一控制電路與第二控制電路，執行所有由連結於該第一控制電路的該第一互連和連結於該第二控制電路的該第二互連所形成的基體內之所有記憶胞的該重設操作的該第一控制電路和該第二控制電路。
    [12] 根據申請專利範圍第11項之裝置，其中在該設定操作中，該第一控制電路和該第二控制電路使一未選擇之第二互連之電位不小於一選擇之第一互連之電位，使一未選擇之第一互連之電位不高於一選擇之第二互連之電位，和使該未選擇之第二互連之電位高於該未選擇之第一互連之電位。
    [13] 根據申請專利範圍第11項之裝置，其中配置成藉由施加一低於該設定操作中的設定電壓且與此設定電壓有相同極性之認證電壓或讀取電壓來執行該記憶胞的認證操作或讀取操作。
    [14] 根據申請專利範圍第11項之裝置，其中施加於該重設操作之重設電壓的絕對值大於施加於該設定操作之設定電壓的絕對值。
    [15] 根據申請專利範圍第11項之裝置，其中該可變阻抗元件包含一第一電極層、一第二電極層和一配置於該第一電極層與該第二電極層間的阻抗變化層，以及該第一電極層電性上連接於該第一互連且該第二電極層電性上連接於該第二互連。
    [16] 根據申請專利範圍第15項之裝置，其中該第一電極層包含鐵、鈷、鎳、銅、銀、金、鋅和鋁，及其矽化物中至少一種。
    [17] 根據申請專利範圍第16項之裝置，其中該第二電極層包含n型矽、n型鍺化矽和n型鍺中至少之一種。
    [18] 根據申請專利範圍第11項之裝置，其中該記憶胞陣列包含一第一胞陣列和一第二胞陣列，每個包含可立即執行該重設操作或該設定操作之記憶胞，以及當該第一胞陣列中的該記憶胞的重設操作執行時，該第一控制電路和該第二控制電路執行該第二胞陣列中的該記憶胞的設定操作。
    [19] 根據申請專利範圍第11項之裝置，其中該記憶胞陣列包含不少於106個可立即執行該重設操作或該設定操作之記憶胞，以及介於該設定電流與該重設電流間之電流差異不小於103。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI523008B|2016-02-21|包含可變阻抗元件的非揮發性半導體記憶裝置
    US9424915B2|2016-08-23|Non-volatile semiconductor memory device
    TWI406297B|2013-08-21|Semiconductor memory device
    TWI508079B|2015-11-11|Nonvolatile semiconductor memory device and method for resetting it
    JP5178448B2|2013-04-10|不揮発性半導体記憶装置
    JP5811693B2|2015-11-11|抵抗変化型メモリデバイスおよびその駆動方法
    KR102159258B1|2020-09-23|메모리 장치 및 상기 메모리 장치의 동작 방법
    JP5132703B2|2013-01-30|不揮発性半導体記憶装置
    US10026478B1|2018-07-17|Biasing scheme for multi-layer cross-point ReRAM
    JP2011054223A|2011-03-17|不揮発性半導体記憶装置
    JP2013109796A|2013-06-06|半導体記憶装置
    JP5688081B2|2015-03-25|ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
    JP5793526B2|2015-10-14|半導体記憶装置
    JP2011198440A|2011-10-06|不揮発性半導体記憶装置
    US10192616B2|2019-01-29|Ovonic threshold switch | driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects
    WO2011005809A1|2011-01-13|Non-volatile memory array with resistive sense element block erase and uni-directional write
    JP6386428B2|2018-09-05|不揮発性半導体記憶装置及びその制御方法
    JP5665717B2|2015-02-04|不揮発性半導体記憶装置
    JP5908423B2|2016-04-26|半導体記憶装置
    CN105321563A|2016-02-10|非易失性半导体存储器
    同族专利:
    公开号 | 公开日
    TW201610989A|2016-03-16|
    US8971106B2|2015-03-03|
    US20150131363A1|2015-05-14|
    US8854874B2|2014-10-07|
    US20140376303A1|2014-12-25|
    US20130329485A1|2013-12-12|
    TWI523008B|2016-02-21|
    TW201610990A|2016-03-16|
    JP2013004143A|2013-01-07|
    US9147469B2|2015-09-29|
    WO2012172848A1|2012-12-20|
    TWI575517B|2017-03-21|
    TWI591627B|2017-07-11|
    CN103403807B|2016-08-10|
    CN103403807A|2013-11-20|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI612698B|2013-10-09|2018-01-21|財團法人工業技術研究院|多位元儲存之非揮發性記憶體晶胞及非揮發性記憶體|
    CN109147860A|2017-06-27|2019-01-04|华邦电子股份有限公司|存储器存储装置及其测试方法|JP4278140B2|2003-09-03|2009-06-10|シャープ株式会社|半導体記憶装置|
    JP2008146740A|2006-12-08|2008-06-26|Sharp Corp|半導体記憶装置|
    JP5100292B2|2007-10-05|2012-12-19|株式会社東芝|抵抗変化メモリ装置|
    JP5097028B2|2008-06-25|2012-12-12|シャープ株式会社|不揮発性半導体記憶装置及びその駆動方法|
    JP5100554B2|2008-07-30|2012-12-19|株式会社東芝|半導体記憶装置|
    JP5268481B2|2008-07-31|2013-08-21|株式会社東芝|不揮発性半導体記憶装置|
    JP5702725B2|2008-10-08|2015-04-15|ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・ミシガンＴｈｅ Ｒｅｇｅｎｔｓ Ｏｆ Ｔｈｅ Ｕｎｉｖｅｒｓｉｔｙ Ｏｆ Ｍｉｃｈｉｇａｎ|調整可能な抵抗を備えたシリコン系ナノスケール抵抗素子|
    JP5524115B2|2011-03-22|2014-06-18|株式会社東芝|不揮発性半導体記憶装置|
    JP5562890B2|2011-03-30|2014-07-30|株式会社東芝|抵抗変化メモリ|JP5867264B2|2012-04-24|2016-02-24|ソニー株式会社|記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法|
    JP5902113B2|2013-03-13|2016-04-13|株式会社東芝|半導体記憶装置|
    US20140269046A1|2013-03-15|2014-09-18|Micron Technology, Inc.|Apparatuses and methods for use in selecting or isolating memory cells|
    US9368205B2|2013-08-26|2016-06-14|Intel Corporation|Set and reset operation in phase change memory and associated techniques and configurations|
    US9418737B2|2014-12-31|2016-08-16|Kabushiki Kaisha Toshiba|Nonvolatile semiconductor memory device and method of controlling the same|
    TWI569271B|2015-06-17|2017-02-01|華邦電子股份有限公司|電阻式記憶體裝置的寫入方法|
    US9934853B2|2016-02-16|2018-04-03|Taiwan Semiconductor Manufacturing Co., Ltd.|Method and apparatus for reading RRAM cell|
    JP6481667B2|2016-07-20|2019-03-13|株式会社デンソー|ニューラルネットワーク回路|
    JP2018092980A|2016-11-30|2018-06-14|株式会社東芝|半導体集積回路|
    JP2021039816A|2019-09-05|2021-03-11|キオクシア株式会社|半導体記憶装置|
    JP2021039815A|2019-09-05|2021-03-11|キオクシア株式会社|半導体記憶装置|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011134325A|JP2013004143A|2011-06-16|2011-06-16|不揮発性半導体記憶装置|
    [返回顶部]