台湾专利TW201303845A 閘極驅動電路

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专利摘要:
一種閘極驅動電路，包括：第一時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出時脈脈衝(n為等於或大於2的自然數)；第二時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出控制時脈脈衝；以及移位暫存器，自第一時脈產生器接收n個輸出時脈脈衝以及自第二時脈產生器接收n個輸出控制時脈脈衝，並依次輸出複數個掃描脈衝，其中在相鄰週期輸出的第k至第(k+s)輸出時脈脈衝(s為大於1的自然數)的高段以預定時間相互重疊，第k輸出控制時脈脈衝在第k輸出時脈脈衝之前上升，第k輸出控制時脈脈衝在第(k-a)輸出時脈脈衝之前下降(a為小於k的自然數)，至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，以及在至少一輸出控制時脈脈衝不與第k輸出時脈脈衝的高段重疊的高段期間，第(k+b)輸出時脈脈衝下降(b為自然數)。
公开号:TW201303845A
申请号:TW101120927
申请日:2012-06-11
公开日:2013-01-16
发明作者:Yong-Ho Jang；Seung-Chan Choi；Jae-Yong You；Woo-Seok Choi
申请人:Lg Display Co Ltd；
IPC主号:G09G3-00

专利说明:
閘極驅動電路
本發明涉及一種閘極驅動電路，尤其涉及一種閘極驅動電路，在該閘極驅動電路中，可防止自設置節點的電荷的洩露(leakage)以穩定自一個級(stage)的輸出。
移位暫存器輸出複數個掃描脈衝，用以依次驅動顯示裝置(如液晶顯示器)的閘極線。為此，該移位暫存器包括複數個開關裝置。一氧化物半導體電晶體可用作該開關裝置。
第1圖為說明傳統氧化物半導體電晶體的閘極電壓和汲極電流之間根據溫度的關係特性的圖式。
對於移位暫存器內使用的N型氧化物半導體電晶體，其臨界電壓(threshold voltage)較佳為一正值。然而，隨著溫度增加，氧化物半導體電晶體的臨界電壓移向負值，如第1圖所示。為此，在高溫時，在移位暫存器的輸出時期必須被關閉的N型氧化物半導體電晶體不能正常關閉，從而產生洩漏電流。該洩漏電流可降低一設置節點的電壓，從而產生無法正常產生移位暫存器的輸出的問題。
第2圖為說明根據傳統氧化物半導體電晶體的臨界電壓變化，設置節點處電壓及掃描脈衝的電壓的圖式。
如第2圖(a)所示，當氧化物半導體電晶體的臨界電壓為-1時，由於氧化物半導體電晶體的洩漏電流，設置節點處的電壓快速下降，從而掃描脈衝的電壓也快速下降，其中該掃描脈衝的電壓為移位暫存器的輸出。
又，如第2圖(b)所示，當氧化物半導體電晶體的臨界電壓為-3時，氧化物半導體電晶體的洩漏電流進一步增加，從而設置節點處的電壓無法增加，進而無法產生掃描脈衝。
因此，本發明旨在提供一種閘極驅動電路，其基本上避免了由於現有技術的限制及缺陷而導致的一個或多個問題。
本發明的目的在於提供一種閘極驅動電路，在該閘極驅動電路中，提供至負責輸出的上拉開關裝置的時脈脈衝以及提供至負責充電/放電設置節點的開關裝置的時脈脈衝具有不同的波形，從而防止自設置節點的電流洩露。
對於本發明額外的優點，目的和特點將在隨後的描述中闡明，部分內容將對於此領域具有技術者將在審視隨後的描述，或者可以藉由實施本發明瞭解到而顯而易見。本發明的目的和其他優點將藉由特別在描述中指出的結構和在此的申請專利範圍以及所附圖式說明實現和獲得。
為了實現上述目標和其他優點並依據本發明的目的，此處具體並大體描述，一種閘極驅動電路，包括：一第一時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出時脈脈衝(n為等於或大於2的自然數)；一第二時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出控制時脈脈衝；以及一移位暫存器，自該第一時脈產生器接收該等n個輸出時脈脈衝以及自該第二時脈產生器接收該等n個輸出控制時脈脈衝，並依次輸出複數個掃描脈衝，其中在相鄰週期輸出的第k至第(k+s)輸出時脈脈衝(s為大於1的自然數)的高段以一預定時間相互重疊，一第k輸出控制時脈脈衝在該第k輸出時脈脈衝之前上升，該第k輸出控制時脈脈衝在第(k-a)輸出時脈脈衝之前下降(a為小於k的自然數)，至少一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊，以及在該至少一輸出控制時脈脈衝不與該第k輸出時脈脈衝的該高段重疊的該高段期間，一第(k+b)輸出時脈脈衝下降(b為自然數)。
該等輸出時脈脈衝的每一個在該等輸出時脈脈衝的每一個的一低段的電壓可大於或等於該等輸出控制時脈脈衝的每一個在該等輸出控制時脈脈衝的每一個的一低段的電壓。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端或者傳送一第二啟動脈衝的一第二啟動傳送線相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一重置節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；以及一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端以及傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一共用節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一第五開關裝置，根據施加至該共用節點的電壓而被開啟或關閉，並且當開啟時，將該充電電壓線與一重置節點相互連接；一第六開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與該第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；以及一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端以及傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出控制時脈線的其中之一的一輸出控制時脈脈衝或者自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將該第p級的一輸出端與傳送一充電電壓的一充電電壓線相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的該輸出端相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該第三開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出控制時脈線的其中之一的一輸出控制時脈脈衝或者自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將該第p級的一輸出端與該等輸出時脈線的其中之一相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的該輸出端相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，提供至該第三開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊，以及提供至該上拉開關裝置的該輸出時脈脈衝與提供至該第三開關裝置的該輸出時脈脈衝相同。
該第p級可進一步包括一第四開關裝置，該第四開關裝置根據自該第p級的該輸出端的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端與該等輸出時脈線的其中之一相互連接，以及提供至該上拉開關裝置的該輸出時脈脈衝與提供至該第四開關裝置的該輸出時脈脈衝相同。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一共用節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一第五開關裝置，根據施加至該共用節點的電壓而被開啟或關閉，並且當開啟時，將該充電電壓線與一重置節點相互連接；一第六開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與該第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；以及一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端以及傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該第二開關裝置的該輸出控制時脈脈衝的該高段可包括在用作一第(p+r)級的一輸出的一輸出時脈脈衝的一高段內。
該第p級可進一步包括一第七開關裝置，該第七開關裝置根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與傳送一第三放電電壓的一第三放電電壓線相互連接，以及提供至該第七開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊。
該等n個輸出時脈脈衝可包括：具有不同相位的一第一輸出時脈脈衝、一第二輸出時脈脈衝、一第三輸出時脈脈衝以及一第四輸出時脈脈衝；或者具有不同相位的一第一輸出時脈脈衝、一第二輸出時脈脈衝、一第三輸出時脈脈衝、一第四輸出時脈脈衝、一第五輸出時脈脈衝、一第六輸出時脈脈衝、一第七輸出時脈脈衝以及一第八輸出時脈脈衝，以及該等n個輸出控制時脈脈衝可包括：具有不同相位的一第一輸出控制時脈脈衝、一第二輸出控制時脈脈衝、一第三輸出控制時脈脈衝以及一第四輸出控制時脈脈衝；或者具有不同相位的一第一輸出控制時脈脈衝、一第二輸出控制時脈脈衝、一第三輸出控制時脈脈衝、一第四輸出控制時脈脈衝、一第五輸出控制時脈脈衝、一第六輸出控制時脈脈衝、一第七輸出控制時脈脈衝以及一第八輸出控制時脈脈衝。
該第一時脈產生器可以以迴圈方式依次輸出該第一輸出時脈脈衝、該第二輸出時脈脈衝、該第三輸出時脈脈衝以及該第四輸出時脈脈衝；該第二時脈產生器可以以迴圈方式依次輸出該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝以及該第四輸出控制時脈脈衝；該第一輸出控制時脈脈衝在該第一輸出時脈脈衝之前上升，該第一輸出控制時脈脈衝在該第四輸出時脈脈衝之前下降，該第四輸出控制時脈脈衝的一高段不與該第一輸出時脈脈衝的一高段重疊，以及該第二輸出時脈脈衝在該第四輸出控制時脈脈衝的該高段期間下降；該第二輸出控制時脈脈衝在該第二輸出時脈脈衝之前上升，該第二輸出控制時脈脈衝在該第一輸出時脈脈衝之前下降，該第一輸出控制時脈脈衝的一高段不與該第二輸出時脈脈衝的一高段重疊，以及該第三輸出時脈脈衝在該第一輸出控制時脈脈衝的該高段期間下降；該第三輸出控制時脈脈衝在該第三輸出時脈脈衝之前上升，該第三輸出控制時脈脈衝在該第二輸出時脈脈衝之前下降，該第二輸出控制時脈脈衝的一高段不與該第三輸出時脈脈衝的一高段重疊，以及該第四輸出時脈脈衝在該第二輸出控制時脈脈衝的該高段期間下降；以及該第四輸出控制時脈脈衝在該第四輸出時脈脈衝之前上升，該第四輸出控制時脈脈衝在該第三輸出時脈脈衝之前下降，該第三輸出控制時脈脈衝的一高段不與該第四輸出時脈脈衝的一高段重疊，以及該第一輸出時脈脈衝在該第三輸出控制時脈脈衝的該高段期間下降。
該第一時脈產生器可以以迴圈方式依次輸出該第一輸出時脈脈衝、該第二輸出時脈脈衝、該第三輸出時脈脈衝、該第四輸出時脈脈衝、該第五輸出時脈脈衝、該第六輸出時脈脈衝、該第七輸出時脈脈衝以及該第八輸出時脈脈衝；三個相鄰的該等輸出時脈脈衝的高段可以以一預定時間相互重疊；該第二時脈產生器可以以迴圈方式依次輸出該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝、該第四輸出控制時脈脈衝、該第五輸出控制時脈脈衝、該第六輸出控制時脈脈衝、該第七輸出控制時脈脈衝以及該第八輸出控制時脈脈衝；兩個相鄰的輸出控制時脈脈衝的高段可以以一預定時間相互重疊；該第一輸出控制時脈脈衝在該第一輸出時脈脈衝之前上升，該第一輸出控制時脈脈衝在該第七輸出時脈脈衝之前下降，該第六輸出控制時脈脈衝、該第七輸出控制時脈脈衝和該第八輸出控制時脈脈衝的高段不與該第一輸出時脈脈衝的一高段重疊，以及該第三輸出時脈脈衝在該第六輸出控制時脈脈衝的該高段期間下降；該第二輸出控制時脈脈衝在該第二輸出時脈脈衝之前上升，該第二輸出控制時脈脈衝在該第八輸出時脈脈衝之前下降，該第七輸出控制時脈脈衝、該第八輸出控制時脈脈衝和該第一輸出控制時脈脈衝的高段不與該第二輸出時脈脈衝的一高段重疊，以及該第四輸出時脈脈衝在該第七輸出控制時脈脈衝的該高段期間下降；該第三輸出控制時脈脈衝在該第三輸出時脈脈衝之前上升，該第三輸出控制時脈脈衝在該第一輸出時脈脈衝之前下降，該第八輸出控制時脈脈衝、該第一輸出控制時脈脈衝和該第二輸出控制時脈脈衝的高段不與該第三輸出時脈脈衝的一高段重疊，以及該第五輸出時脈脈衝在該第八輸出控制時脈脈衝的該高段期間下降；該第四輸出控制時脈脈衝在該第四輸出時脈脈衝之前上升，該第四輸出控制時脈脈衝在該第二輸出時脈脈衝之前下降，該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝和該第三輸出控制時脈脈衝的高段不與該第四輸出時脈脈衝的一高段重疊，以及該第六輸出時脈脈衝在該第一輸出控制時脈脈衝的該高段期間下降；該第五輸出控制時脈脈衝在該第五輸出時脈脈衝之前上升，該第五輸出控制時脈脈衝在該第三輸出時脈脈衝之前下降，該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝和該第四輸出控制時脈脈衝的高段不與該第五輸出時脈脈衝的一高段重疊，以及該第七輸出時脈脈衝在該第二輸出控制時脈脈衝的該高段期間下降；該第六輸出控制時脈脈衝在該第六輸出時脈脈衝之前上升，該第六輸出控制時脈脈衝在該第四輸出時脈脈衝之前下降，該第三輸出控制時脈脈衝、該第四輸出控制時脈脈衝和該第五輸出控制時脈脈衝的高段不與該第六輸出時脈脈衝的一高段重疊，以及該第八輸出時脈脈衝在該第三輸出控制時脈脈衝的該高段期間下降；該第七輸出控制時脈脈衝在該第七輸出時脈脈衝之前上升，該第七輸出控制時脈脈衝在該第五輸出時脈脈衝之前下降，該第四輸出控制時脈脈衝、該第五輸出控制時脈脈衝和該第六輸出控制時脈脈衝的高段不與該第七輸出時脈脈衝的一高段重疊，以及該第一輸出時脈脈衝在該第四輸出控制時脈脈衝的該高段期間下降；以及該第八輸出控制時脈脈衝在該第八輸出時脈脈衝之前上升，該第八輸出控制時脈脈衝在該第六輸出時脈脈衝之前下降，該第五輸出控制時脈脈衝、該第六輸出控制時脈脈衝和該第七輸出控制時脈脈衝的高段不與該第八輸出時脈脈衝的一高段重疊，以及該第二輸出時脈脈衝在該第五輸出控制時脈脈衝的該高段期間下降。
該等n個輸出時脈脈衝可包括：正向輸出的n個正向輸出時脈脈衝、以及反向輸出的n個反向輸出時脈脈衝，以及該等n個輸出控制時脈脈衝包括：正向輸出的n個正向輸出控制時脈脈衝、以及反向輸出的n個反向輸出控制時脈脈衝。
該移位暫存器包括可複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個第一輸出控制時脈線和n個第二輸出時脈控制線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，該複數個級的奇數級經由其輸出端分別連接至奇數的閘極線，該複數個級的偶數級經由其一輸出端分別連接至偶數的閘極線，該等奇數級被提供有部分的該等n個輸出時脈脈衝以及來自該第一輸出控制時脈線的n個輸出控制時脈脈衝，以及該等偶數級被提供有剩餘的該等n個輸出時脈脈衝以及來自該第二輸出控制時脈線的n個輸出控制時脈脈衝。
該移位暫存器可包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，該複數個級的奇數級經由其輸出端分別連接至奇數的閘極線，該複數個級的偶數級經由其輸出端分別連接至偶數的閘極線，該等奇數級被提供有部分的該等n個輸出時脈脈衝以及部分的該等n個輸出控制時脈脈衝，以及該等偶數級被提供有剩餘的該等n個輸出時脈脈衝以及剩餘的該等n個輸出控制時脈脈衝。
該移位暫存器包括可複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆可通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝可通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝可通過n個輸出時脈線傳送，一第p級(p為自然數)可包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將一重置節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端與傳送一第一放電電壓的一第一放電電壓線相互連接；以及一電容，連接在該等輸出時脈線的其中之一與該重置節點之間，一第k輸出時脈脈衝可提供至該上拉開關裝置，一第k輸出控制時脈脈衝可提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該電容的該輸出時脈脈衝與提供至該上拉開關裝置的該輸出時脈脈衝相同。
a和q可相同，以及b和r可相同。
a、q、b和r可相同。
s、a、b、q和r可相同。
可以理解的是，上文的概括說明和下文的詳細說明都具有示例性和解釋性，並意圖在於為本發明所提出的申請專利範圍作進一步的解釋說明。
參考所附圖式描述實例，將詳細描述本發明的優選實施例。在任何可能的情況下，將使用相同的元件符號在所附圖式中代表相同或相似的部分。
第3圖為顯示根據本發明實施例之閘極驅動電路的方塊圖。
如第3圖所示，該閘極驅動電路包括第一時脈產生器CG1、第二時脈產生器CG2以及移位暫存器SR。
第一時脈產生器CG1以迴圈方式依次輸出具有不同相位的n個輸出時脈脈衝CLK(n為等於或大於2的自然數)。即，第一時脈產生器CG1依次輸出第一至第n個輸出時脈脈衝，並接著輸出第一至第n個輸出時脈脈衝。結果，第一至第n個輸出時脈脈衝以迴圈方式依次輸出。n個輸出時脈脈衝的高段可具有相同的持續時間或不同的持續時間。又，在相鄰週期輸出的輸出時脈脈衝的高段以一預定時間相互重疊。該等n時脈脈衝通過n個輸出時脈線傳送。
第二時脈產生器CG2以迴圈方式依次輸出具有不同相位的n個輸出控制時脈脈衝i-CLK(n為等於或大於2的自然數)。即，第二時脈產生器CG2依次輸出第一至第n個輸出控制時脈脈衝，並接著輸出第一至第n個輸出控制時脈脈衝。結果，第一至第n個輸出控制時脈脈衝以迴圈方式依次輸出。n個輸出控制時脈脈衝的高段可具有相同的持續時間或不同的持續時間。又，在相鄰週期輸出的輸出時脈脈衝的高段可以以一預定時間相互重疊或不可以以一預定時間相互重疊。
移位暫存器SR自第一時脈產生器CG1接收n個輸出時脈脈衝以及自第二時脈產生器CG2接收n個輸出控制時脈脈衝，用以依次輸出h個掃描脈衝(h為等於或大於2的自然數)。
自第一時脈產生器CG1輸出的輸出時脈脈衝以及來自第二時脈產生器CG2輸出的輸出控制時脈脈衝具有以下的形式。
第4圖為根據本發明第一實施例之輸出時脈脈衝及輸出控制時脈脈衝的時序圖。
如第4圖所示，該等輸出時脈脈衝包括具有不同相位的四種輸出時脈脈衝CLK1至CLK4，以及該等輸出控制時脈脈衝包括具有不同相位的四種輸出控制時脈脈衝i-CLK1至i-CLK4。也就是說，第4圖顯示了當n=4時，該等輸出時脈脈衝及輸出控制時脈脈衝的波形。
如第4圖所述，第一至第四輸出時脈脈衝CLK1至CLK4的高段相互重疊1/3秒。即，每個第一至第四輸出時脈脈衝CLK1至CLK4皆包括複數個週期性產生的脈衝。各個輸出時脈脈衝的對應脈衝的高段相互重疊1/3秒。具體地，如第4圖所示，每個第一至第四輸出時脈脈衝的高段皆有對應至三個週期的一持續時間。又，第一至第四輸出時脈脈衝的脈衝排列為對應至五個週期的時間間隔。且，相鄰輸出時脈脈衝的上升緣(rising edge)排列在對應於兩個週期的時間間隔處。具有該等特性的第一至第四輸出時脈脈衝以迴圈方式輸出。
每個第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4包括複數個週期性或非週期性產生的脈衝。第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4的高段可相互重疊或不重疊。在第4圖中，第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4的高段彼此不重疊。具體地，如第4圖所示，每個第一至第四輸出控制時脈脈衝的高段具有對應於兩個週期的持續時間。又，第一至第四輸出控制時脈脈衝的脈衝排列為對應六個週期的時間間隔。且，相鄰輸出控制時脈脈衝的上升緣排列為對應兩個週期的時間間隔。具有該等特性的第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4以迴圈方式輸出。
如第4圖所示，第k輸出時脈脈衝的上升緣位於第k輸出控制時脈脈衝的高段。例如，第一輸出時脈脈衝CLK1的上升緣位於第一輸出控制時脈脈衝i-CLK1的高段。第二輸出時脈脈衝CLK2的上升緣位於第二輸出控制時脈脈衝i-CLK2的高段。第三輸出時脈脈衝CLK3的上升緣位於第三輸出控制時脈脈衝i-CLK3的高段。第四輸出時脈脈衝CLK4的上升緣位於第四輸出控制時脈脈衝i-CLK4的高段。
又，第k輸出控制時脈脈衝在第k輸出時脈脈衝之前上升。例如，第一輸出控制時脈脈衝i-CLK1在第一輸出時脈脈衝CLK1之前上升。第二輸出控制時脈脈衝i-CLK2在第二輸出時脈脈衝CLK2之前上升。第三輸出控制時脈脈衝i-CLK3在第三輸出時脈脈衝CL3之前上升。第四輸出控制時脈脈衝i-CLK4在第四輸出時脈脈衝CLK4之前上升。
又，第k輸出控制時脈脈衝在第(k-a)輸出時脈脈衝之前下降(a為小於k的自然數；如果k-a的結果值等於或小於0，則用結果值的絕對值除以n所得到的剩餘值代替結果值)。當a=1時，第一輸出控制時脈脈衝i-CLK1在第四輸出時脈脈衝CLK4之前下降，第二輸出控制時脈脈衝i-CLK2在第一輸出時脈脈衝CLK1之前下降，第三輸出控制時脈脈衝i-CLK3在第二輸出時脈脈衝CLK2之前下降，以及第四輸出控制時脈脈衝i-CLK4在第三輸出時脈脈衝CLK3之前下降。
又，至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊。例如，第一輸出時脈脈衝CLK1的高段與第一至第三輸出控制時脈脈衝i-CLK1至i-CLK3的高段重疊，但是不與第四輸出控制時脈脈衝i-CLK4的高段重疊。相似地，第二輸出時脈脈衝CLK2的高段與第二至第四輸出控制時脈脈衝i-CLK2至i-CLK4的高段重疊，但是不與第一輸出控制時脈脈衝i-CLK1的高段重疊。相似地，第三輸出時脈脈衝CLK3的高段與第三、第四和第一輸出控制時脈脈衝i-CLK3、i-CLK4和i-CLK1的高段重疊，但是不與第二輸出控制時脈脈衝i-CLK2的高段重疊。相似地，第四輸出時脈脈衝CLK4的高段與第四、第一和第二輸出控制時脈脈衝i-CLK4、i-CLK1和i-CLK2的高段重疊，但是不與第三輸出控制時脈脈衝i-CLK3的高段重疊。
在至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊期間，第(k+b)輸出時脈脈衝下降(b為自然數，如果k+b的結果值大於n，則用結果值除以n而得到的剩餘值代替該結果值)。當b=1時，在第四輸出控制時脈脈衝i-CLK4的高段不與第一輸出時脈脈衝CLK1的高段重疊的期間，第二輸出時脈脈衝CLK2下降；在第一輸出控制時脈脈衝i-CLK1的高段不與第二輸出時脈脈衝CLK2的高段重疊的期間，第三輸出時脈脈衝CLK3下降；在第二輸出控制時脈脈衝i-CLK2的高段不與第三輸出時脈脈衝CLK3的高段重疊的期間，第四輸出時脈脈衝CLK4下降；以及在第三輸出控制時脈脈衝i-CLK3的高段不與第四輸出時脈脈衝CLK4的高段重疊的期間，第一輸出時脈脈衝CLK1下降。
在第k輸出時脈脈衝之前上升且在第(k-a)輸出時脈脈衝之前下降的輸出控制時脈脈衝定義為正iso時脈脈衝時，具有未與第k輸出時脈脈衝的高段重疊的高段的輸出控制時脈脈衝可定義為對應於該正iso時脈脈衝的負iso時脈脈衝。當a=1時，如第4圖所示，第一輸出控制時脈脈衝i-CLK1為第一輸出時脈脈衝CLK1的正iso時脈脈衝，而第四輸出控制時脈脈衝i-CLK4為第一輸出時脈脈衝CLK1的負iso時脈脈衝。相似地，第二輸出控制時脈脈衝i-CLK2為第二輸出時脈脈衝CLK2的正iso時脈脈衝，而第一輸出控制時脈脈衝i-CLK1為第二輸出時脈脈衝CLK2的負iso時脈脈衝。相似地，第三輸出控制時脈脈衝i-CLK3為第三輸出時脈脈衝CLK3的正iso時脈脈衝，而第二輸出控制時脈脈衝i-CLK2為第三輸出時脈脈衝CLK3的負iso時脈脈衝。相似地，第四輸出控制時脈脈衝i-CLK4為第四輸出時脈脈衝CLK4的正iso時脈脈衝，而第三輸出控制時脈脈衝i-CLK3為第四輸出時脈脈衝CLK4的負iso時脈脈衝。
尤其，在該等負iso時脈脈衝中，滿足條件“在至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊期間，第(k+b)(如第(k+1))輸出時脈脈衝下降”的負iso時脈脈衝可定義為全負iso時脈脈衝。例如，由於第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4滿足上述條件，因此第四輸出控制時脈脈衝i-CLK4為第一輸出時脈脈衝CLK1的全負iso時脈脈衝，第一輸出控制時脈脈衝i-CLK1為第二輸出時脈脈衝CLK2的全負iso時脈脈衝，第二輸出控制時脈脈衝i-CLK2為第三輸出時脈脈衝CLK3的全負iso時脈脈衝，而第三輸出控制時脈脈衝i-CLK3為第四輸出時脈脈衝CLK4的全負iso時脈脈衝。即，如第4圖所示，第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4滿足負iso時脈脈衝和全負iso時脈脈衝的條件。
同時，對應的正和負iso時脈脈衝可相互重疊或不重疊。例如，分別為第一輸出時脈脈衝CLK1的正和負iso時脈脈衝的第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4可相互重疊或不重疊。
第5圖為根據本發明第二實施例之輸出控制時脈脈衝及輸出時脈脈衝的時序圖。
如第5圖所示，該等輸出時脈脈衝包括具有不同相位的八種輸出時脈脈衝CLK1至CLK8，以及該等輸出控制時脈脈衝包括具有不同相位的八種輸出控制時脈脈衝i-CLK1至i-CLK8。也就是說，第5圖顯示了當n=8時，該等輸出時脈脈衝及輸出控制時脈脈衝的波形。
如第5圖所述，第一至第八輸出時脈脈衝CLK1至CLK8的高段相互重疊3/5秒。即，每個第一至第八輸出時脈脈衝CLK1至CLK8包括複數個週期性產生的脈衝。各個輸出時脈脈衝之對應脈衝的高段相互重疊3/5秒。具體地，如第5圖所示，每個第一至第八輸出時脈脈衝CLK1至CLK8的高段具有對應於2.7週期的持續時間。又，第一至第八輸出時脈脈衝CLK1至CLK8的脈衝排列為對應5.3週期的時間間隔。且，相鄰輸出時脈脈衝的上升緣排列在對應於一個週期的時間間隔處。具有該等特性的第一至第八輸出時脈脈衝CLK1至CLK8以迴圈方式輸出。
每個第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8包括複數個週期性或非週期性產生的脈衝。第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8的高段可相互重疊或不重疊。在第5圖中，第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8的高段彼此重疊。具體地，如第5圖所示，每個第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8的高段具有對應於兩個週期的持續時間。又，第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8的脈衝排列為對應六個週期的時間間隔。又，相鄰輸出控制時脈脈衝的上升緣排列為對應兩個週期的時間間隔。具有該等特性的第一至第八輸出控制時脈脈衝i-CLK1至i-CLK8以迴圈方式輸出。
如第5圖所示，第k輸出時脈脈衝的上升緣位於第k輸出控制時脈脈衝的高段。例如，第一輸出時脈脈衝CLK1的上升緣位於第一輸出控制時脈脈衝i-CLK1的高段。第二輸出時脈脈衝CLK2的上升緣位於第二輸出控制時脈脈衝i-CLK2的高段。第三輸出時脈脈衝CLK3的上升緣位於第三輸出控制時脈脈衝i-CLK3的高段。第四輸出時脈脈衝CLK4的上升緣位於第四輸出控制時脈脈衝i-CLK4的高段。
又，第k輸出控制時脈脈衝在第k輸出時脈脈衝之前上升。例如，第一輸出控制時脈脈衝i-CLK1在第一輸出時脈脈衝CLK1之前上升。第二輸出控制時脈脈衝i-CLK2在第二輸出時脈脈衝CLK2之前上升。第三輸出控制時脈脈衝i-CLK3在第三輸出時脈脈衝CL3之前上升。第四輸出控制時脈脈衝i-CLK4在第四輸出時脈脈衝CLK4之前上升。
又，第k輸出控制時脈脈衝在第(k-a)輸出時脈脈衝之前下降(a為小於k的自然數)。當a=1時，第一輸出控制時脈脈衝i-CLK1在第四輸出時脈脈衝CLK4之前下降，第二輸出控制時脈脈衝i-CLK2在第一輸出時脈脈衝CLK1之前下降，第三輸出控制時脈脈衝i-CLK3在第二輸出時脈脈衝CLK2之前下降，以及第四輸出控制時脈脈衝i-CLK4在第三輸出時脈脈衝CLK3之前下降。
又，至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊。例如，第一輸出時脈脈衝CLK1的高段與第一至第三輸出控制時脈脈衝i-CLK1至i-CLK3的高段重疊，但是不與第四輸出控制時脈脈衝i-CLK4的高段重疊。相似地，第二輸出時脈脈衝CLK2的高段與第二至第四輸出控制時脈脈衝i-CLK2至i-CLK4的高段重疊，但是不與第一輸出控制時脈脈衝i-CLK1的高段重疊。相似地，第三輸出時脈脈衝CLK3的高段與第三、第四和第一輸出控制時脈脈衝i-CLK3、i-CLK4和i-CLK1的高段重疊，但是不與第二輸出控制時脈脈衝i-CLK2的高段重疊。相似地，第四輸出時脈脈衝CLK4的高段與第四、第一和第二輸出控制時脈脈衝i-CLK4、i-CLK1和i-CLK2的高段重疊，但是不與第三輸出控制時脈脈衝i-CLK3的高段重疊。
在至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊期間，第(k+b)輸出時脈脈衝下降。當b=1時，在第四輸出控制時脈脈衝i-CLK4的高段不與第一輸出時脈脈衝CLK1的高段重疊的期間，第二輸出時脈脈衝CLK2下降；在第一輸出控制時脈脈衝i-CLK1的高段不與第二輸出時脈脈衝CLK2的高段重疊的期間，第三輸出時脈脈衝CLK3下降；在第二輸出控制時脈脈衝i-CLK2的高段不與第三輸出時脈脈衝CLK3的高段重疊的期間，第四輸出時脈脈衝CLK4下降；以及在第三輸出控制時脈脈衝i-CLK3的高段不與第四輸出時脈脈衝CLK4的高段重疊的期間，第一輸出時脈脈衝CLK1下降。
在第k輸出時脈脈衝之前上升且在第(k-a)輸出時脈脈衝之前下降的輸出控制時脈脈衝定義為正iso時脈脈衝時，具有未與第k輸出時脈脈衝的高段重疊的高段的輸出控制時脈脈衝可定義為對應於該正iso時脈脈衝的負iso時脈脈衝。當a=2時，如第5圖所示，第一輸出控制時脈脈衝i-CLK1為第一輸出時脈脈衝CLK1的正iso時脈脈衝，而第六至第八輸出控制時脈脈衝i-CLK6至i-CLK8為第一輸出時脈脈衝CLK1的負iso時脈脈衝。相似地，第二輸出控制時脈脈衝i-CLK2為第二輸出時脈脈衝CLK2的正iso時脈脈衝，而第七、第八及第一輸出控制時脈脈衝i-CLK7、i-CLK8和i-CLK1為第二輸出時脈脈衝CLK2的負iso時脈脈衝。相似地，第三輸出控制時脈脈衝i-CLK3為第三輸出時脈脈衝CLK3的正iso時脈脈衝，而第八、第一和第二輸出控制時脈脈衝i-CLK8、i-CLK1和i-CLK2為第三輸出時脈脈衝CLK3的負iso時脈脈衝。相似地，第四輸出控制時脈脈衝i-CLK4為第四輸出時脈脈衝CLK4的正iso時脈脈衝，而第一、第二和第三輸出控制時脈脈衝i-CLK1、i-CLK2和i-CLK3為第四輸出時脈脈衝CLK4的負iso時脈脈衝。相似地，第五輸出控制時脈脈衝i-CLK5為第五輸出時脈脈衝CLK5的正iso時脈脈衝，而第二、第三和第四輸出控制時脈脈衝i-CLK2、i-CLK3和i-CLK4為第五輸出時脈脈衝CLK5的負iso時脈脈衝。相似地，第六輸出控制時脈脈衝i-CLK6為第六輸出時脈脈衝CLK6的正iso時脈脈衝，而第三、第四和第五輸出控制時脈脈衝i-CLK3、i-CLK4和i-CLK5為第六輸出時脈脈衝CLK6的負iso時脈脈衝。相似地，第七輸出控制時脈脈衝i-CLK7為第七輸出時脈脈衝CLK7的正iso時脈脈衝，而第四、第五和第六輸出控制時脈脈衝i-CLK4、i-CLK5和i-CLK6為第七輸出時脈脈衝CLK7的負iso時脈脈衝。相似地，第八輸出控制時脈脈衝i-CLK8為第八輸出時脈脈衝CLK8的正iso時脈脈衝，而第五、第六和第七輸出控制時脈脈衝i-CLK5、i-CLK6和i-CLK7為第八輸出時脈脈衝CLK8的負iso時脈脈衝。
尤其，在該等負iso時脈脈衝中，滿足條件“在至少一輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊期間，第(k+2)輸出時脈脈衝下降”的負iso時脈脈衝可定義為全負iso時脈脈衝。
例如，第六、第七和第八輸出控制時脈脈衝i-CLK6、i-CLK7和i-CLK8為第一輸出時脈脈衝CLK1的負iso時脈脈衝，並且第六和第七輸出控制時脈脈衝i-CLK6和i-CLK7進一步滿足上述條件。因此，第六和第七輸出控制時脈脈衝i-CLK6和i-CLK7為第一輸出時脈脈衝CLK1的全負iso時脈脈衝。相似地，第七、第八和第一輸出控制時脈脈衝i-CLK7、i-CLK8和i-CLK1為第二輸出時脈脈衝CLK2的負iso時脈脈衝，並且第七和第八輸出控制時脈脈衝i-CLK7和i-CLK8進一步滿足上述條件。因此，第七和第八輸出控制時脈脈衝i-CLK7和i-CLK8為第二輸出時脈脈衝CLK2的全負iso時脈脈衝。相似地，第八、第一和第二輸出控制時脈脈衝i-CLK8、i-CLK1和i-CLK2為第三輸出時脈脈衝CLK3的負iso時脈脈衝，並且第一和第八輸出控制時脈脈衝i-CLK1和i-CLK8進一步滿足上述條件。因此，第一和第八輸出控制時脈脈衝i-CLK1和i-CLK8為第三輸出時脈脈衝CLK3的全負iso時脈脈衝。相似地，第一、第二和第三輸出控制時脈脈衝i-CLK1、i-CLK2和i-CLK3為第四輸出時脈脈衝CLK4的負iso時脈脈衝，並且第一和第二輸出控制時脈脈衝i-CLK1和i-CLK2進一步滿足上述條件。因此，第一和第二輸出控制時脈脈衝i-CLK1和i-CLK2為第四輸出時脈脈衝CLK4的全負iso時脈脈衝。相似地，第二、第三和第四輸出控制時脈脈衝i-CLK2、i-CLK3和i-CLK4為第五輸出時脈脈衝CLK5的負iso時脈脈衝，並且第二和第三輸出控制時脈脈衝i-CLK2和i-CLK3進一步滿足上述條件。因此，第二和第三輸出控制時脈脈衝i-CLK2和i-CLK3為第五輸出時脈脈衝CLK5的全負iso時脈脈衝。相似地，第三、第四和第五輸出控制時脈脈衝i-CLK3、i-CLK4和i-CLK5為第六輸出時脈脈衝CLK6的負iso時脈脈衝，並且第三和第四輸出控制時脈脈衝i-CLK3和i-CLK4進一步滿足上述條件。因此，第三和第四輸出控制時脈脈衝i-CLK3和i-CLK4為第六輸出時脈脈衝CLK6的全負iso時脈脈衝。相似地，第四、第五和第六輸出控制時脈脈衝i-CLK4、i-CLK5和i-CLK6為第七輸出時脈脈衝CLK7的負iso時脈脈衝，並且第四和第五輸出控制時脈脈衝i-CLK4和i-CLK5進一步滿足上述條件。因此，第四和第五輸出控制時脈脈衝i-CLK4和i-CLK5為第七輸出時脈脈衝CLK7的全負iso時脈脈衝。相似地，第五、第六和第七輸出控制時脈脈衝i-CLK5、i-CLK6和i-CLK7為第八輸出時脈脈衝CLK8的負iso時脈脈衝，並且第五和第六輸出控制時脈脈衝i-CLK5和i-CLK6進一步滿足上述條件。因此，第五和第六輸出控制時脈脈衝i-CLK5和i-CLK6為第八輸出時脈脈衝CLK8的全負iso時脈脈衝。
第4圖顯示了當b為1時四相位輸出時脈脈衝及輸出控制時脈脈衝，以及第5圖顯示了當b為2時八相位輸出時脈脈衝及輸出控制時脈脈衝。
第4圖或第5圖所示之輸出控制時脈脈衝及輸出時脈脈衝可應用至第1圖的移位暫存器。
第6圖為詳細顯示第1圖的移位暫存器的結構的圖式。
如第6圖所示，移位暫存器SR包括h級(stage)ST1至STh。在一訊框(frame)週期內每級ST1至STh通過其輸出端OT輸出一個掃描脈衝SP1至SPh。
每級ST1至STh利用掃描脈衝驅動連接至其的閘極線。此外，每級ST1至STh控制下游的級的操作。又，基於移位暫存器的構造，每級ST1至STh可控制上游的級的操作以及下游的級的操作。進一步在第h級STh的下游提供一虛擬級(dummy stage)，該虛擬級提供掃描脈衝至第h級STh。基於移位暫存器的構造，可提供多個虛擬級。
以第一級ST1至第h級STh的順序，級ST1至STh依次輸出掃描脈衝。也就是說，第一級ST1輸出第一掃描脈衝SP1，第二級ST2輸出第二掃描脈衝SP2，第三級ST3輸出第三掃描脈衝SP3...以及第h級STh輸出第h掃描脈衝SPh。
不包括虛擬級之自級ST1至STh輸出的掃描脈衝被依次提供至液晶面板(未顯示)的閘極線用以依次掃描閘極線。又，自每級輸出的掃描脈衝僅提供至上游級，提供至上游級和下游級，或者僅提供至下游級。
該移位暫存器SR可建構在液晶面板內。即，液晶面板具有顯示區域以顯示影像、以及圍繞該顯示區域的非顯示區域，並且該移位暫存器建構在該非顯示區域內。
以該方式配置的移位暫存器SR的級ST1至STh提供有上述輸出控制時脈脈衝及輸出時脈脈衝。在第6圖中，第4圖所示之第一至第四輸出時脈脈衝CLK1至CLK4以及第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4提供至該複數個級。
在第6圖中，第p級提供有來自第(p-1)級的掃描脈衝以及來自第(p+2)級的掃描脈衝。或者，第p級可提供有來自第(p-2)級的掃描脈衝以及來自第(p+3)級的掃描脈衝。
又，在第6圖中，第p級連接至一上游級以及一下游級。或者，第p級連接至一上游級。
以下，將更詳細描述每級的構造。
第7圖至第13圖為顯示根據本發明第一至第七實施例的級的構造的圖式。在每個圖式中，i-CLKa和i-CLKb表示輸出時脈脈衝之對應的正和全負iso時脈脈衝。也就是說，i-CLKa表示CLKc的正iso時脈脈衝，而i-CLKb表示CLKc的全負iso時脈脈衝。
基於假設第4圖所示之第一至第四輸出時脈脈衝CLK1至CLK4以及第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4提供至第7圖至第12圖的該複數個級，做出以下描述。
參考第7圖將描述根據第一實施例的級的構造。如第7圖所示，第p級包括第一開關裝置Tr1、第二開關裝置Tr2以及上拉開關裝置Pu。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。如果第p級為啟動脈衝提供至的第一級，第一開關裝置Tr1連接至第一啟動傳送線，而不是第(p-1)級的輸出端OT。第一啟動脈衝提供至第一啟動傳送線。
根據n個輸出控制時脈脈衝的其中之一(一全負iso時脈脈衝i-CLKb)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p-1)級的輸出端OT。如果第p級為啟動脈衝提供至的最後級，第二開關裝置Tr2連接至第二啟動傳送線，而不是第(p-1)級的輸出端OT。第二啟動脈衝提供至第二啟動傳送線。
根據施加至設置節點Q的電壓，上拉開關裝置被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
第k輸出時脈脈衝提供至上拉開關裝置，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，以及在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降。
輸出時脈脈衝CLKc提供至輸出時脈線，該輸出時脈線連接至上拉開關裝置。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa和i-CLKb可分別為第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4。
提供至第一開關裝置Tr1的輸出控制時脈脈衝的高段可與提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段重疊或不重疊。
在其低段中提供至第7圖的級的第一至第四輸出時脈脈衝CLK1至CLK4的每一個的電壓可設置為等於或大於其低段中第一至第四輸出控制時脈i-CLK1至i-CLK4的每一個的電壓。
提供在第7圖的第p級內的第一開關裝置Tr1可連接至第(p-2)級的輸出端OT，而不是第(p-1)級的輸出端OT。又，提供在第7圖的第p級內的第二開關裝置Tr2可連接至第(p+2)級的輸出端OT，而不是第(p+1)級的輸出端OT。在這種情況下，第5圖所示之八相位輸出時脈脈衝和輸出控制時脈脈衝提供至具有上述結構的級。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa可為第一輸出控制時脈脈衝i-CLK1，以及i-CLKb可為第六輸出控制時脈脈衝i-CLK6或第七輸出控制時脈脈衝i-CLK7。
參見第8圖描述根據第二實施例的級的構造。
如第8圖所示，第p級包括第一至第四開關裝置Tr1至Tr4、上拉開關裝置Pu以及下拉開關裝置Pd。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。如果第p級為啟動脈衝提供至的第一級，第一開關裝置Tr1連接至第一啟動傳送線，而不是第(p-1)級的輸出端OT。第一啟動脈衝提供至第一啟動傳送線。
根據n個輸出控制時脈脈衝的其中之一(一全負iso時脈脈衝i-CLKb)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+1)級的輸出端OT。如果第p級為啟動脈衝提供至的最後級，第二開關裝置Tr2連接至第二啟動傳送線，而不是第(p-1)級的輸出端OT。第二啟動脈衝提供至第二啟動傳送線。
根據自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接傳送充電電壓VDD的充電電壓線與重置節點QB。另一方面，第三開關裝置Tr3可連接至充電電壓線，而不是輸出時脈線。
根據施加至設置節點Q的電壓，包括在第p級內的第四開關裝置Tr4被開啟或關閉，並且當開啟時，相互連接重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
根據施加至重置節點QB的電壓，包括在第p級內的下拉開關裝置Pd開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送第一放電電壓VSS1的第一放電電壓線。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，而在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降。
上拉開關裝置Pu和第三開關裝置Tr3提供有相同的輸出時脈脈衝。下段中輸出控制時脈脈衝i-CLK1至i-CLK4的每一個的電壓小於或等於第一放電電壓。
第一放電電壓等於或不同於第二放電電壓。在這種情況下，第一放電電壓小於或高於第二放電電壓。
輸出時脈脈衝CLKc提供至輸出時脈線，該輸出時脈線連接至上拉開關裝置Pu。如果第p級為第一級ST1，第4圖所示之輸出時脈脈衝和輸出控制時脈脈衝提供至第一級ST1，以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa和i-CLKb可分別為第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4。
提供至第一開關裝置Tr1的輸出控制時脈脈衝的高段可與提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段重疊或不重疊。
在其低段中提供至第8圖的級的第一至第四輸出時脈脈衝CLK1至CLK4的每一個的電壓可設置為等於或大於其低段中第一至第四輸出控制時脈i-CLK1至i-CLK4的每一個的電壓。
提供在第8圖的第p級內的第一開關裝置Tr1可連接至第(p-2)級的輸出端OT，而不是第(p-1)級的輸出端OT。又，提供在第8圖的第p級內的第二開關裝置Tr2可連接至第(p+2)級的輸出端OT，而不是第(p+1)級的輸出端OT。在這種情況下，第5圖所示之八相位輸出時脈脈衝和輸出控制時脈脈衝提供至具有上述結構的級。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa可為第一輸出控制時脈脈衝i-CLK1，而i-CLKb可為第六輸出控制時脈脈衝i-CLK6或第七輸出控制時脈脈衝i-CLK7。
參見第9圖描述根據第三實施例的級的構造。
如第9圖所示，第p級包括第一至第六開關裝置Tr1至Tr6、上拉開關裝置Pu以及下拉開關裝置Pd。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。
根據n個輸出控制時脈脈衝的其中之一(一全負iso時脈脈衝i-CLKb)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+1)級的輸出端OT。
根據自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接傳送充電電壓VDD的充電電壓線與共用節點CN。第三開關裝置Tr3可連接至充電電壓線，而不是輸出時脈線。
根據施加至設置節點Q的電壓，包括在第p級內的第四開關裝置Tr4被開啟或關閉，並且當開啟時，相互連接共用節點CN與傳送第二放電電壓VSS2的第二放電電壓線。
根據施加至共用節點的電壓，包括在第p級內的第五開關裝置Tr5被開啟或關閉，並且當開啟時，相互連接充電電壓線與重置節點QB。
根據施加至設置節點Q的電壓，包括在第p級內的第六開關裝置Tr6被開啟或關閉，並且當開啟時，相互連接重置節點QB與第二放電電壓線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
根據施加至重置節點QB的電壓，包括在第p級內的下拉開關裝置Pd被開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送第一放電電壓VSS1的第一放電電壓線。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，以及在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降。
輸出時脈脈衝CLKc提供至輸出時脈線，該輸出時脈線連接至上拉開關裝置Pu。如果第p級為第一級ST1，第4圖所示之輸出時脈脈衝和輸出控制時脈脈衝提供至第一級ST1，以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa和i-CLKb可分別為第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4。
第三實施例的第一和第二放電電壓VSS1和VSS2具有與第二實施例相同的性能。
提供在第9圖的第p級內的第一開關裝置Tr1可連接至第(p-2)級的輸出端OT，而不是第(p-1)級的輸出端OT。又，提供在第9圖的第p級內的第二開關裝置Tr2可連接至第(p+2)級的輸出端OT，而不是第(p+1)級的輸出端OT。在這種情況下，第5圖所示之八相位輸出時脈脈衝和輸出控制時脈脈衝提供至具有上述結構的級。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa可為第一輸出控制時脈脈衝i-CLK1，而i-CLKb可為第六輸出控制時脈脈衝i-CLK6或第七輸出控制時脈脈衝i-CLK7。
參見第10圖描述根據第四實施例的級的構造。
如第10圖所示，第p級包括第一至第四開關裝置Tr1至Tr4以及上拉開關裝置Pu。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。如果第p級為啟動脈衝提供至的第一級，第一開關裝置Tr1連接至第一啟動傳送線，而不是第(p-1)級的輸出端OT。第一啟動脈衝提供至第一啟動傳送線。
根據n個輸出控制時脈脈衝的其中之一(一全負iso時脈脈衝i-CLKb)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+1)級的輸出端OT。如果第p級為啟動脈衝提供至的最後級，第二開關裝置Tr2連接至第二啟動傳送線，而不是第(p-1)級的輸出端OT。第二啟動脈衝提供至第二啟動傳送線。
根據自輸出控制時脈線的輸出控制時脈脈衝(一負iso時脈脈衝)或自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送放電電壓的放電電壓線。另一方面，根據自輸出控制時脈線的輸出控制時脈脈衝(一負iso時脈脈衝)或自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3可被開啟或關閉，並且當開啟時，可相互連接第p級的輸出端OT與輸出時脈線的其中之一。即，負iso時脈脈衝或輸出時脈脈衝可提供至第10圖中由A表示的第三開關裝置Tr3的閘極電極。又，放電電壓或輸出時脈脈衝可提供至第10圖中由B表示的第三開關裝置Tr3的源極電極。提供至A或B的輸出時脈脈衝等於提供至第p級的上拉開關裝置Pu的輸出時脈脈衝。同時，提供至A的負iso時脈脈衝等於上述四相位情況的全負iso時脈脈衝。
根據第p級的輸出端OT的電壓，包括在第p級內的第四開關裝置Tr4被開啟或關閉，並且當開啟時，相互連接輸出端OT與輸出時脈線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，以及在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降，而提供至第三開關裝置Tr3的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊。
輸出時脈脈衝CLKc提供至輸出時脈線，該輸出時脈線連接至上拉開關裝置Pu。如果第p級為第一級ST1，第4圖所示之輸出時脈脈衝和輸出控制時脈脈衝提供至第一級ST1，以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa和i-CLKb可分別為第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4。又，第四輸出控制時脈脈衝i-CLK4提供至A。
提供至第一開關裝置Tr1的輸出控制時脈脈衝的高段可與提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段重疊或不重疊。
在其低段中提供至第10圖的級的第一至第四輸出時脈脈衝CLK1至CLK4的每一個的電壓可設置為等於或大於其低段中第一至第四輸出控制時脈i-CLK1至i-CLK4的每一個的電壓。
提供在第10圖的第p級內的第一開關裝置Tr1可連接至第(p-2)級的輸出端OT，而不是第(p-1)級的輸出端OT。又，提供在第10圖的第p級內的第二開關裝置Tr2可連接至第(p+2)級的輸出端OT，而不是第(p+1)級的輸出端OT。在這種情況下，第5圖所示之八相位輸出時脈脈衝和輸出控制時脈脈衝提供至具有上述結構的級。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，i-CLKa可為第一輸出控制時脈脈衝i-CLK1，而i-CLKb可為第六輸出控制時脈脈衝i-CLK6或第七輸出控制時脈脈衝i-CLK7。又，第六、第七和第八輸出控制時脈脈衝i-CLK6至i-CLK8的其中之一可施加至A，其中第六、第七和第八輸出控制時脈脈衝i-CLK6至i-CLK8為負iso時脈脈衝。
參見第11圖描述根據第五實施例的級的構造。
如第11圖所示，第p級包括第一至第六開關裝置Tr1至Tr6、上拉開關裝置Pu以及下拉開關裝置Pd。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。
根據n個輸出控制時脈脈衝的其中之一(一改進的全負iso時脈脈衝i-CLKc)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+1)級的輸出端OT。改進的全負iso時脈脈衝提供至第二開關裝置Tr2的閘極電極。改進的全負iso時脈脈衝為包括在上述全負iso時脈脈衝中用作第(p+1)級的輸出的輸出時脈脈衝的高段內的輸出控制時脈脈衝。例如，當使用第4圖所示的時脈脈衝時，第三輸出控制時脈脈衝i-CLK3提供至包括在第一級ST1內的第二開關裝置Tr2的閘極電極，第四輸出控制時脈脈衝i-CLK4提供至包括在第二級ST2內的第二開關裝置Tr2的閘極電極，第一輸出控制時脈脈衝i-CLK1提供至包括在第三級ST3內的第二開關裝置Tr2的閘極電極，以及第二輸出控制時脈脈衝i-CLK2提供至包括在第四級ST4內的第二開關裝置Tr2的閘極電極。這時，第一輸出控制時脈脈衝i-CLK1和第一輸出時脈脈衝CLK1分別提供至第一級ST1的第一開關裝置Tr1和上拉開關裝置Pu，第二輸出控制時脈脈衝i-CLK2和第二輸出時脈脈衝CLK2分別提供至第二級ST2的第一開關裝置Tr1和上拉開關裝置Pu，第三輸出控制時脈脈衝i-CLK3和第三輸出時脈脈衝CLK3分別提供至第三級ST3的第一開關裝置Tr1和上拉開關裝置Pu，以及第四輸出控制時脈脈衝i-CLK4和第四輸出時脈脈衝CLK4分別提供至第四級ST4的第一開關裝置Tr1和上拉開關裝置Pu。
根據自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接傳送充電電壓VDD的充電電壓線與共用節點CN。
根據施加至設置節點Q的電壓，包括在第p級內的第四開關裝置Tr4被開啟或關閉，並且當開啟時，相互連接共用節點CN與傳送第二放電電壓VSS2的第二放電電壓線。
根據施加至共用節點的電壓，包括在第p級內的第五開關裝置Tr5被開啟或關閉，並且當開啟時，相互連接充電電壓線與重置節點QB。
根據施加至設置節點Q的電壓，包括在第p級內的第六開關裝置Tr6被開啟或關閉，並且當開啟時，相互連接重置節點QB與第二放電電壓線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
根據施加至重置節點QB的電壓，包括在第p級內的下拉開關裝置Pd被開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送第一放電電壓VSS1的第一放電電壓線。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降，以及提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段可包括在用作第(p+r)級的輸出的輸出時脈脈衝的高段內。當使用第4圖所示的時脈脈衝時，r為1。
第一和第二放電電壓VSS1和VSS2等於每個前述實施例的所述電壓。
參見第12圖描述根據第六實施例的級的構造。
如第12圖所示，第p級包括第一至第七開關裝置Tr1至Tr7、上拉開關裝置Pu以及下拉開關裝置Pd。
根據n個輸出控制時脈脈衝的其中之一(一正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-1)級的輸出端OT與設置節點Q。
根據n個輸出控制時脈脈衝的其中之一(改進的全負iso時脈脈衝i-CLKc)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+1)級的輸出端OT。改進的全負iso時脈脈衝提供至第二開關裝置Tr2的閘極電極。改進的全負iso時脈脈衝為包括在上述全負iso時脈脈衝中用作第(p+1)級的輸出的輸出時脈脈衝的高段內的輸出控制時脈脈衝。例如，當使用第4圖所示的時脈脈衝時，第三輸出控制時脈脈衝i-CLK3提供至包括在第一級ST1內的第二開關裝置Tr2的閘極電極，第四輸出控制時脈脈衝i-CLK4提供至包括在第二級ST2內的第二開關裝置Tr2的閘極電極，第一輸出控制時脈脈衝i-CLK1提供至包括在第三級ST3內的第二開關裝置Tr2的閘極電極，以及第二輸出控制時脈脈衝i-CLK2提供至包括在第四級ST4內的第二開關裝置Tr2的閘極電極。這時，第一輸出控制時脈脈衝i-CLK1和第一輸出時脈脈衝CLK1分別提供至第一級ST1的第一開關裝置Tr1和上拉開關裝置Pu，第二輸出控制時脈脈衝i-CLK2和第二輸出時脈脈衝CLK2分別提供至第二級ST2的第一開關裝置Tr1和上拉開關裝置Pu，第三輸出控制時脈脈衝i-CLK3和第三輸出時脈脈衝CLK3分別提供至第三級ST3的第一開關裝置Tr1和上拉開關裝置Pu，以及第四輸出控制時脈脈衝i-CLK4和第四輸出時脈脈衝CLK4分別提供至第四級ST4的第一開關裝置Tr1和上拉開關裝置Pu。
根據自輸出時脈線的輸出時脈脈衝，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接傳送充電電壓VDD的充電電壓線與共用節點CN。
根據施加至設置節點Q的電壓，包括在第p級內的第四開關裝置Tr4被開啟或關閉，並且當開啟時，相互連接共用節點CN與傳送第二放電電壓VSS2的第二放電電壓線。
根據施加至共用節點CN的電壓，包括在第p級內的第五開關裝置Tr5被開啟或關閉，並且當開啟時，相互連接充電電壓線和重置節點QB。
根據施加至設置節點Q的電壓，包括在第p級內的第六開關裝置Tr6被開啟或關閉，並且當開啟時，相互連接重置節點QB與第二放電電壓線。
根據輸出控制時脈脈衝的其中之一(負iso時脈脈衝i-CLKd)，包括在第p級內的第七開關裝置Tr7被開啟或關閉，並且當開啟時，相互連接設置節點Q與傳送第三放電電壓VSS3的第三放電電壓線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
根據施加至重置節點QB的電壓，包括在第p級內的下拉開關裝置Pd被開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送第一放電電壓VSS1的第一放電電壓線。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降，而提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段可包括在用作第(p+r)級的輸出的輸出時脈脈衝的高段內。當使用第4圖所示的時脈脈衝時，r為1。
第一放電電壓VSS1等於或不等於第二放電電壓VSS2。在這種情況下，第一放電電壓VSS1小於或大於第二放電電壓VSS2。或者，第一至第三放電電壓VSS1至VSS3可以是相同的。作為另一選擇，第一至第三放電電壓VSS1至VSS3的兩個可以是相同的。
參見第13圖描述根據第七實施例的級的構造。
如第13圖所示，第p級包括第一至第三開關裝置Tr1至Tr3、上拉開關裝置Pu、下拉開關裝置Pd以及電容C。
根據n個輸出控制時脈脈衝的其中之一(正iso時脈脈衝i-CLKa)，包括在第p級內的第一開關裝置Tr1被開啟或關閉，並且當開啟時，相互連接第(p-q)級的輸出端與設置節點Q(q為小於p的自然數)。如果第p級為啟動脈衝提供至的第一級，第一開關裝置Tr1連接至第一啟動傳送線，而不是第(p-1)級的輸出端OT。第一啟動脈衝提供至第一啟動傳送線。
根據n個輸出控制時脈脈衝的其中之一(全負iso時脈脈衝i-CLKb)，包括在第p級內的第二開關裝置Tr2被開啟或關閉，並且當開啟時，相互連接設置節點Q與第(p+r)級的輸出端OT(r為自然數)。如果第p級為啟動脈衝提供至的最後級，第二開關裝置Tr2連接至第二啟動傳送線，而不是第(p-1)級的輸出端OT。第二啟動脈衝提供至第二啟動傳送線。
根據施加至設置節點Q的電壓，包括在第p級內的第三開關裝置Tr3被開啟或關閉，並且當開啟時，相互連接重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線。
根據施加至設置節點Q的電壓，包括在第p級內的上拉開關裝置Pu被開啟或關閉，並且當開啟時，相互連接輸出時脈線與第p級的輸出端OT。
根據施加至重置節點QB的電壓，包括在第p級內的下拉開關裝置Pd被開啟或關閉，並且當開啟時，相互連接第p級的輸出端OT與傳送第一放電電壓VSS1的第一放電電壓線。
包括在第p級內的電容C連接在輸出時脈線和重置節點QB之間。
第k輸出時脈脈衝提供至上拉開關裝置Pu，第k輸出控制時脈脈衝提供至第一開關裝置Tr1，提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段不與第k輸出時脈脈衝的高段重疊，在提供至第二開關裝置Tr2的輸出控制時脈脈衝的高段期間，第(k+b)輸出時脈脈衝下降，以及提供至電容C的輸出時脈脈衝等於提供至上拉開關裝置Pu的輸出時脈脈衝。
輸出時脈脈衝CLKc提供至連接至上拉開關裝置Pu的輸出時脈線。如果第p級為第一級ST1以及CLKc為第一輸出時脈脈衝CLK1，則i-CLKa和i-CLKb可分別為第一輸出控制時脈脈衝i-CLK1和第四輸出控制時脈脈衝i-CLK4。
提供至第一開關裝置Tr1的輸出控制時脈脈衝的高段可與提供至第二開關裝置Tr2的的輸出控制時脈脈衝的高段重疊或不重疊。
第14圖為顯示正向時脈脈衝和反向時脈脈衝的圖式。
在本發明中，n個輸出時脈脈衝包括正向輸出的n正向輸出時脈脈衝、以及反向輸出的n反向輸出時脈脈衝。
又，n個輸出控制時脈脈衝包括正向輸出的n正向輸出控制時脈脈衝、以及反向輸出的n反向輸出控制時脈脈衝。
第14圖(A)為顯示正向輸出時脈脈衝和正向輸出控制時脈脈衝的圖式。第14圖(A)與第4圖基本相同。第14圖(B)為顯示反向輸出時脈脈衝和反向輸出控制時脈脈衝的圖式。反向輸出時脈脈衝和反向輸出控制時脈脈衝反向輸出，用以滿足上述正iso時脈脈衝、負iso時脈脈衝和全負iso時脈脈衝的條件。
啟動脈衝包括第一啟動脈衝Vst_F和第二啟動脈衝Vst_R。在正向驅動模式中，從第一級至第h級依次驅動該複數個級，第一啟動脈衝較高，並且第二啟動脈衝較低。另一方面，在反向驅動模式中，從第h級至第一級依次驅動該複數個級，第一啟動脈衝較低，以及第二啟動脈衝較高。例如，當反向驅動具有第7圖的電路的級時，全負iso時脈脈衝提供至第一開關裝置Tr1的閘極電極，而正iso時脈脈衝提供至第二開關裝置Tr2的閘極電極。
第15圖為顯示提供至第11圖的結構的反向時脈脈衝的波形圖。第一輸出控制時脈脈衝i-CLK1可提供至包括在該級內的第二開關裝置Tr2。由此可知第一輸出控制時脈脈衝i-CLK1包括在第四輸出時脈脈衝CLK4的高段內。
第16圖為顯示提供至第12圖的結構的反向時脈脈衝的波形圖。第一輸出控制時脈脈衝i-CLK1可提供至包括在該級內的第二開關裝置Tr2。由此可知第一輸出控制時脈脈衝i-CLK1包括在第四輸出時脈脈衝CLK4的高段內。
第17圖為顯示包括兩個移位暫存器的結構的圖式。
該等移位暫存器可包括第一移位暫存器SR1和第二移位暫存器SR2。第一移位暫存器SR1位於顯示區域PN的左側，而第二移位暫存器SR2位於顯示區域PN的右側，其中閘極線GL形成在該顯示區域PN內。
第一移位暫存器SR1包括h級的奇數級ST1、ST3、ST5...，以及第二移位暫存器SR2包括h級的偶數級ST2、ST4、ST6...。
第18圖為顯示包括在第17圖之第一和第二移位暫存器內的級的結構的圖式。
如第18圖所示，奇數級經由其輸出端分別連接至奇數閘極線，以及偶數級經由其輸出端分別連接至偶數閘極線。具體地，奇數級提供有部分n個輸出時脈脈衝以及來自第一輸出控制時脈線的n個輸出控制時脈脈衝。例如，奇數級ST1、ST3、ST5...提供有第一至第四輸出時脈脈衝CLK1至CLK4中的第一和第三輸出時脈脈衝CLK1和CLK3，並提供有來自第一輸出控制時脈線的第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4。另一方面，偶數級ST2、ST4、ST6...提供有第一至第四輸出時脈脈衝CLK1至CLK4中的第二和第四輸出時脈脈衝CLK2和CLK4，並提供有來自第一輸出控制時脈線的第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4。第18圖的結構可包括具有第11圖的電路的級。
第19圖顯示了包括在第17圖之第一和第二移位暫存器內的級的另一結構的圖式。
如第19圖所示，奇數級經由其輸出端分別連接至奇數閘極線，以及偶數級經由其輸出端分別連接至偶數閘極線。具體地，奇數級提供有部分n個輸出時脈脈衝以及部分n個輸出控制時脈脈衝，以及偶數級提供有剩餘n個輸出時脈脈衝以及剩餘n個輸出控制時脈脈衝，例如，奇數級ST1、ST3、ST5...提供有第一至第四輸出時脈脈衝CLK1至CLK4中的第一和第三輸出時脈脈衝CLK1和CLK3，並且提供有第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4中的第一和第三輸出控制時脈脈衝i-CLK1和i-CLK3。另一方面，偶數級ST2、ST4、ST6...提供有第一至第四輸出時脈脈衝CLK1至CLK4中的第二和第四輸出時脈脈衝CLK2和CLK4，並且提供有第一至第四輸出控制時脈脈衝i-CLK1至i-CLK4中的第二和第四輸出控制時脈脈衝i-CLK2和i-CLK4。
第19圖的結構可包括具有第12圖的電路的級。
同時，在所有實施例中，兩個相同的放電電壓可通過分離的放電電壓線或通過單一的放電電壓線提供。
同時，第8圖的第二開關裝置Tr2的閘極電極可提供有改進的全負iso時脈脈衝i-CLKc，而不是全負iso時脈脈衝i-CLKb。
從上述描述顯而易見的是，配置根據本發明的閘極驅動電路，使得輸出控制時脈脈衝的低電壓低於輸出時脈脈衝的低電壓(對應於掃描脈衝的低電壓)並且低於第一至第三放電電壓。因此，在輸出控制時脈脈衝保持在低電壓的一週期，可將通過第一和第二開關裝置的電流洩漏最小化，從而穩定自移位暫存器的輸出。
在不脫離本發明的精神或範圍內的有關本發明的各種修飾或變更對於熟悉本領域的人員是顯而易見的。因此，本發明旨在覆蓋由所附申請專利範圍和相等量的範圍內提供的本發明的修飾和變更。
本申請案主張2011年7月5日提交的韓國專利申請第10-2011-0066477號的權益，通過引用將其全部結合到本申請書中。
C‧‧‧電容
CN‧‧‧共用節點
CG1‧‧‧第一時脈產生器
CG2‧‧‧第二時脈產生器
GL‧‧‧閘極線
OT‧‧‧輸出端
Pd‧‧‧下拉開關裝置
PN‧‧‧顯示區域
Pu‧‧‧上拉開關裝置
Q‧‧‧設置節點
QB‧‧‧重置節點
SR‧‧‧移位暫存器
SR1‧‧‧第一移位暫存器
SR2‧‧‧第二移位暫存器
Tr1‧‧‧第一開關裝置
Tr2‧‧‧第二開關裝置
Tr3‧‧‧第三開關裝置
Tr4‧‧‧第四開關裝置
Tr5‧‧‧第五開關裝置
Tr6‧‧‧第六開關裝置
Tr7‧‧‧第七開關裝置
所附圖式，其中提供關於本發明實施例的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且描述一同提供對於本發明實施例之原則的解釋。圖式中：第1圖為說明基於溫度傳統氧化物半導體電晶體的閘極電壓和汲極電流之間的關係特性的圖式；第2圖為說明基於傳統氧化物半導體電晶體的臨界電壓變化，在設置節點處的電壓及掃描脈衝的電壓的圖式；第3圖為顯示根據本發明實施例之閘極驅動電路的方塊圖；第4圖為根據本發明第一實施例之輸出時脈脈衝及輸出控制時脈脈衝的時序圖；第5圖為根據本發明第二實施例之輸出控制時脈脈衝及輸出時脈脈衝的時序圖；第6圖為詳細顯示第1圖移位暫存器的結構的圖式；第7圖至第13圖為顯示根據本發明第一至第七實施例之級的構造的圖式；第14圖為顯示正向時脈脈衝和反向時脈脈衝的圖式；第15圖為顯示提供至第11圖結構的反向時脈脈衝的波形圖；第16圖為顯示提供至第12圖結構的反向時脈脈衝的波形圖；第17圖為顯示包括兩個移位暫存器的結構的圖式；第18圖為顯示包括在第17圖第一和第二移位暫存器內之級的結構的圖式；以及第19圖顯示包括在第17圖第一和第二移位暫存器內之級的另一結構的圖式。
OT‧‧‧輸出端
Pu‧‧‧上拉開關裝置
Q‧‧‧設置節點
Tr1‧‧‧第一開關裝置
Tr2‧‧‧第二開關裝置

权利要求:
Claims (20)
[1] 一種閘極驅動電路，包括：一第一時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出時脈脈衝(n為等於或大於2的自然數)；一第二時脈產生器，以迴圈方式依次輸出具有不同相位的n個輸出控制時脈脈衝；以及一移位暫存器，自該第一時脈產生器接收該等n個輸出時脈脈衝以及自該第二時脈產生器接收該等n個輸出控制時脈脈衝，並依次輸出複數個掃描脈衝，其中在相鄰週期輸出的第k至第(k+s)輸出時脈脈衝(s為大於1的自然數)的高段以一預定時間相互重疊，一第k輸出控制時脈脈衝在該第k輸出時脈脈衝之前上升，該第k輸出控制時脈脈衝在第(k-a)輸出時脈脈衝之前下降(a為小於k的自然數)，至少一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊，以及在該至少一輸出控制時脈脈衝不與該第k輸出時脈脈衝的該高段重疊的該高段期間，第(k+b)輸出時脈脈衝下降(b為自然數)。
[2] 依據申請專利範圍第1項所述的閘極驅動電路，其中該等輸出時脈脈衝的每一個在該等輸出時脈脈衝的每一個的一低段的電壓係大於或等於該等輸出控制時脈脈衝的每一個在該等輸出控制時脈脈衝的每一個的一低段的電壓。
[3] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端或者傳送一第二啟動脈衝的一第二啟動傳送線相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
[4] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一重置節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接，一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端以及傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
[5] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一共用節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一第五開關裝置，根據施加至該共用節點的電壓而被開啟或關閉，並且當開啟時，將該充電電壓線與一重置節點相互連接；一第六開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與該第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；以及一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端以及傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，以及在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降。
[6] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出控制時脈線的其中之一的一輸出控制時脈脈衝或者自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將該第p級的一輸出端與傳送一充電電壓的一充電電壓線相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的該輸出端相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該第三開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊。
[7] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出控制時脈線的其中之一的一輸出控制時脈脈衝或者自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將該第p級的一輸出端與該等輸出時脈線的其中之一相互連接；以及一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的該輸出端相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，提供至該第三開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊，以及提供至該上拉開關裝置的該輸出時脈脈衝與提供至該第三開關裝置的該輸出時脈脈衝相同。
[8] 依據申請專利範圍第6項或第7項所述的閘極驅動電路，其中該第p級進一步包括一第四開關裝置，該第四開關裝置根據自該第p級的該輸出端的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端與該等輸出時脈線的其中之一相互連接，以及提供至該上拉開關裝置的該輸出時脈脈衝與提供至該第四開關裝置的該輸出時脈脈衝相同。
[9] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據自該等輸出時脈線的其中之一的一輸出時脈脈衝而被開啟或關閉，並且當開啟時，將傳送一充電電壓的一充電電壓線與一共用節點相互連接；一第四開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一第五開關裝置，根據施加至該共用節點的電壓而被開啟或關閉，並且當開啟時，將該充電電壓線與一重置節點相互連接；一第六開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該重置節點與該第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；以及一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端與傳送一第一放電電壓的一第一放電電壓線相互連接，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該第二開關裝置的該輸出控制時脈脈衝的該高段可包括在用作一第(p+r)級的一輸出的一輸出時脈脈衝的一高段內。
[10] 依據申請專利範圍第9項所述的閘極驅動電路，其中該第p級進一步包括一第七開關裝置，該第七開關裝置根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與傳送一第三放電電壓的一第三放電電壓線相互連接，以及提供至該第七開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的該高段重疊。
[11] 依據申請專利範圍第1項所述的閘極驅動電路，其中該等n個輸出時脈脈衝包括：具有不同相位的一第一輸出時脈脈衝、一第二輸出時脈脈衝、一第三輸出時脈脈衝以及一第四輸出時脈脈衝；或者具有不同相位的一第一輸出時脈脈衝、一第二輸出時脈脈衝、一第三輸出時脈脈衝、一第四輸出時脈脈衝、一第五輸出時脈脈衝、一第六輸出時脈脈衝、一第七輸出時脈脈衝以及一第八輸出時脈脈衝，以及該等n個輸出控制時脈脈衝包括：具有不同相位的一第一輸出控制時脈脈衝、一第二輸出控制時脈脈衝、一第三輸出控制時脈脈衝以及一第四輸出控制時脈脈衝；或者具有不同相位的一第一輸出控制時脈脈衝、一第二輸出控制時脈脈衝、一第三輸出控制時脈脈衝、一第四輸出控制時脈脈衝、一第五輸出控制時脈脈衝、一第六輸出控制時脈脈衝、一第七輸出控制時脈脈衝以及一第八輸出控制時脈脈衝。
[12] 依據申請專利範圍第11項所述的閘極驅動電路，其中該第一時脈產生器以迴圈方式依次輸出該第一輸出時脈脈衝、該第二輸出時脈脈衝、該第三輸出時脈脈衝以及該第四輸出時脈脈衝；該第二時脈產生器以迴圈方式依次輸出該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝以及該第四輸出控制時脈脈衝；該第一輸出控制時脈脈衝在該第一輸出時脈脈衝之前上升，該第一輸出控制時脈脈衝在該第四輸出時脈脈衝之前下降，該第四輸出控制時脈脈衝的一高段不與該第一輸出時脈脈衝的一高段重疊，以及該第二輸出時脈脈衝在該第四輸出控制時脈脈衝的該高段期間下降；該第二輸出控制時脈脈衝在該第二輸出時脈脈衝之前上升，該第二輸出控制時脈脈衝在該第一輸出時脈脈衝之前下降，該第一輸出控制時脈脈衝的一高段不與該第二輸出時脈脈衝的一高段重疊，以及該第三輸出時脈脈衝在該第一輸出控制時脈脈衝的該高段期間下降；該第三輸出控制時脈脈衝在該第三輸出時脈脈衝之前上升，該第三輸出控制時脈脈衝在該第二輸出時脈脈衝之前下降，該第二輸出控制時脈脈衝的一高段不與該第三輸出時脈脈衝的一高段重疊，以及該第四輸出時脈脈衝在該第二輸出控制時脈脈衝的該高段期間下降；以及該第四輸出控制時脈脈衝在該第四輸出時脈脈衝之前上升，該第四輸出控制時脈脈衝在該第三輸出時脈脈衝之前下降，該第三輸出控制時脈脈衝的一高段不與該第四輸出時脈脈衝的一高段重疊，以及該第一輸出時脈脈衝在該第三輸出控制時脈脈衝的該高段期間下降。
[13] 依據申請專利範圍第11項所述的閘極驅動電路，其中該第一時脈產生器以迴圈方式依次輸出該第一輸出時脈脈衝、該第二輸出時脈脈衝、該第三輸出時脈脈衝、該第四輸出時脈脈衝、該第五輸出時脈脈衝、該第六輸出時脈脈衝、該第七輸出時脈脈衝以及該第八輸出時脈脈衝；三個相鄰的該等輸出時脈脈衝的高段以一預定時間相互重疊；該第二時脈產生器以迴圈方式依次輸出該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝、該第四輸出控制時脈脈衝、該第五輸出控制時脈脈衝、該第六輸出控制時脈脈衝、該第七輸出控制時脈脈衝以及該第八輸出控制時脈脈衝；兩個相鄰的輸出控制時脈脈衝的高段以一預定時間相互重疊；該第一輸出控制時脈脈衝在該第一輸出時脈脈衝之前上升，該第一輸出控制時脈脈衝在該第七輸出時脈脈衝之前下降，該第六輸出控制時脈脈衝、該第七輸出控制時脈脈衝和該第八輸出控制時脈脈衝的高段不與該第一輸出時脈脈衝的一高段重疊，以及該第三輸出時脈脈衝在該第六輸出控制時脈脈衝的該高段期間下降；該第二輸出控制時脈脈衝在該第二輸出時脈脈衝之前上升，該第二輸出控制時脈脈衝在該第八輸出時脈脈衝之前下降，該第七輸出控制時脈脈衝、該第八輸出控制時脈脈衝和該第一輸出控制時脈脈衝的高段不與該第二輸出時脈脈衝的一高段重疊，以及該第四輸出時脈脈衝在該第七輸出控制時脈脈衝的該高段期間下降；該第三輸出控制時脈脈衝在該第三輸出時脈脈衝之前上升，該第三輸出控制時脈脈衝在該第一輸出時脈脈衝之前下降，該第八輸出控制時脈脈衝、該第一輸出控制時脈脈衝和該第二輸出控制時脈脈衝的高段不與該第三輸出時脈脈衝的一高段重疊，以及該第五輸出時脈脈衝在該第八輸出控制時脈脈衝的該高段期間下降；該第四輸出控制時脈脈衝在該第四輸出時脈脈衝之前上升，該第四輸出控制時脈脈衝在該第二輸出時脈脈衝之前下降，該第一輸出控制時脈脈衝、該第二輸出控制時脈脈衝和該第三輸出控制時脈脈衝的高段不與該第四輸出時脈脈衝的一高段重疊，以及該第六輸出時脈脈衝在該第一輸出控制時脈脈衝的該高段期間下降；該第五輸出控制時脈脈衝在該第五輸出時脈脈衝之前上升，該第五輸出控制時脈脈衝在該第三輸出時脈脈衝之前下降，該第二輸出控制時脈脈衝、該第三輸出控制時脈脈衝和該第四輸出控制時脈脈衝的高段不與該第五輸出時脈脈衝的一高段重疊，以及該第七輸出時脈脈衝在該第二輸出控制時脈脈衝的該高段期間下降；該第六輸出控制時脈脈衝在該第六輸出時脈脈衝之前上升，該第六輸出控制時脈脈衝在該第四輸出時脈脈衝之前下降，該第三輸出控制時脈脈衝、該第四輸出控制時脈脈衝和該第五輸出控制時脈脈衝的高段不與該第六輸出時脈脈衝的一高段重疊，以及該第八輸出時脈脈衝在該第三輸出控制時脈脈衝的該高段期間下降；該第七輸出控制時脈脈衝在該第七輸出時脈脈衝之前上升，該第七輸出控制時脈脈衝在該第五輸出時脈脈衝之前下降，該第四輸出控制時脈脈衝、該第五輸出控制時脈脈衝和該第六輸出控制時脈脈衝的高段不與該第七輸出時脈脈衝的一高段重疊，以及該第一輸出時脈脈衝在該第四輸出控制時脈脈衝的該高段期間下降；以及該第八輸出控制時脈脈衝在該第八輸出時脈脈衝之前上升，該第八輸出控制時脈脈衝在該第六輸出時脈脈衝之前下降，該第五輸出控制時脈脈衝、該第六輸出控制時脈脈衝和該第七輸出控制時脈脈衝的高段不與該第八輸出時脈脈衝的一高段重疊，以及該第二輸出時脈脈衝在該第五輸出控制時脈脈衝的該高段期間下降。
[14] 依據申請專利範圍第1項所述的閘極驅動電路，其中該等n個輸出時脈脈衝包括：正向輸出的n個正向輸出時脈脈衝、以及反向輸出的n個反向輸出時脈脈衝，以及該等n個輸出控制時脈脈衝包括：正向輸出的n個正向輸出控制時脈脈衝、以及反向輸出的n個反向輸出控制時脈脈衝。
[15] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個第一輸出控制時脈線和n個第二輸出時脈控制線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，該複數個級的奇數級經由其輸出端分別連接至奇數的閘極線，該複數個級的偶數級經由其輸出端分別連接至偶數的閘極線，該等奇數級被提供有部分的該等n個輸出時脈脈衝以及來自該第一輸出控制時脈線的n個輸出控制時脈脈衝，以及該等偶數級被提供有剩餘的該等n個輸出時脈脈衝以及來自該第二輸出控制時脈線的n個輸出控制時脈脈衝。
[16] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，該複數個級的奇數級經由其輸出端分別連接至奇數的閘極線，該複數個級的偶數級經由其輸出端分別連接至偶數的閘極線，該等奇數級被提供有部分的該等n個輸出時脈脈衝以及部分的該等n個輸出控制時脈脈衝，以及該等偶數級被提供有剩餘的該等n個輸出時脈脈衝以及剩餘的該等n個輸出控制時脈脈衝。
[17] 依據申請專利範圍第1項所述的閘極驅動電路，其中該移位暫存器包括複數個級，以依次輸出複數個掃描脈衝，該複數個級的每一個皆通過其一輸出端輸出一掃描脈衝，該等n個輸出控制時脈脈衝係通過n個輸出控制時脈線傳送，該等n個輸出時脈脈衝係通過n個輸出時脈線傳送，一第p級(p為自然數)包括：一第一開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將一第(p-q)級(q為小於p的自然數)的一輸出端或者傳送一第一啟動脈衝的一第一啟動傳送線與一設置節點相互連接；一第二開關裝置，根據該等n個輸出控制時脈脈衝的其中之一而被開啟或關閉，並且當開啟時，將該設置節點與一第(p+r)級(r為自然數)的一輸出端相互連接；一第三開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將一重置節點與傳送一第二放電電壓的一第二放電電壓線相互連接；一上拉開關裝置，根據施加至該設置節點的電壓而被開啟或關閉，並且當開啟時，將該等輸出時脈線的其中之一與該第p級的一輸出端相互連接；一下拉開關裝置，根據施加至該重置節點的電壓而被開啟或關閉，並且當開啟時，將該第p級的該輸出端與傳送一第一放電電壓的一第一放電電壓線相互連接，一電容，連接在該等輸出時脈線的其中之一與該重置節點之間，一第k輸出時脈脈衝係提供至該上拉開關裝置，一第k輸出控制時脈脈衝係提供至該第一開關裝置，提供至該第二開關裝置的一輸出控制時脈脈衝的一高段不與該第k輸出時脈脈衝的一高段重疊，在提供至該第二開關裝置的該輸出控制時脈脈衝的該高段期間，一第(k+b)輸出時脈脈衝下降，以及提供至該電容的該輸出時脈脈衝與提供至該上拉開關裝置的該輸出時脈脈衝相同。
[18] 依據申請專利範圍第3項至第7項、第9項和第17項中任一項所述的閘極驅動電路，其中a和q係相同，以及b和r係相同。
[19] 依據申請專利範圍第3項至第7項、第9項和第17項中任一項所述的閘極驅動電路，其中a、q、b和r皆係相同。
[20] 依據申請專利範圍第3項至第7項、第9項和第17項中任一項所述的閘極驅動電路，其中s、a、b、q和r皆係相同。

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