台湾专利TW201303735A 用於提供命令至資料區塊之命令路徑、裝置及方法

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本發明闡述用於提供一命令至一資料區塊之命令路徑、裝置及方法。在一實例性命令路徑中，一命令接收器經組態以接收一命令且一命令緩衝器係耦合至該命令接收器且經組態以接收該命令並提供一經緩衝命令。一命令區塊係耦合至該命令緩衝器.以接收該經緩衝命令。該命令區塊經組態以回應於一時脈信號而提供該經緩衝命令且進一步經組態以將一延遲添加至該經緩衝命令之前，該延遲至少部分地基於一移位計數。一命令樹係耦合至該命令區塊以接收該經緩衝命令且經組態以將該經緩衝命令分配至一資料區塊。
公开号:TW201303735A
申请号:TW101109756
申请日:2012-03-21
公开日:2013-01-16
发明作者:Venkatraghavan Bringivijayaraghavan
申请人:Micron Technology Inc；
IPC主号:G11C7-00

专利说明:
用於提供命令至資料區塊之命令路徑、裝置及方法
本發明之實施例大體而言係關於半導體記憶體，且更特定而言，在一或多項所闡述之實施例中，係關於對用於在一高速記憶體時脈系統中執行記憶體命令之內部時脈及命令信號定時。
在半導體記憶體中，記憶體之適當操作係基於各種內部命令及時脈信號之正確時序。舉例而言，在自記憶體讀取資料時，可需要與內部讀取命令信號實質上同時地提供對用以提供(例如，輸出)讀取資料之資料區塊電路計時之內部時脈信號以適當使得該資料區塊電路能夠輸出該讀取資料。若內部讀取命令信號之時序並不使得資料區塊電路在內部時脈信號對資料區塊電路計時時經啟用以在一所預期時間處輸出讀取資料，則可無意中忽略該讀取命令或由記憶體所提供之讀取資料可不正確(亦即，與另一讀取命令相關聯之資料)。
此外，如所習知，一「延時」可經程式化以通常以時脈週期tCK之數目設定在由記憶體進行之一讀取命令之接收與當由該記憶體輸出資料時之間的一時間。該記憶體之一使用者可將延時程式化以適應不同頻率(亦即，不同時脈週期)之時脈信號。可需要用於適當操作之內部時脈信號及命令之正確時序之命令之其他實例包含(舉例而言)寫入命令及晶粒上終止(on-die termination)啟用命令。
記憶體時脈信號之相對高頻率使經正確定時之內部時脈及命令信號之產生複雜化。舉例而言，記憶體時脈信號可超過1 GHz。此外，多資料速率記憶體可以高於可表示可執行命令之速率之記憶體時脈信號之一速率提供及接收資料亦使此事情複雜化。因此，命令及時脈信號之時域可需要交叉以便維持適當時序。一多資料速率記憶體之一實例係以時脈頻率之速率的兩倍之一速率輸出讀取資料(諸如與記憶體時脈信號之時脈邊緣同步地輸出資料)之一者。
對內部命令及時脈信號定時之一實例性系統方法係模型化時脈路徑及命令路徑兩者以具有相同傳播延遲。然而，此可需要延遲及/或計數器電路連續運行。因此，電力消耗可比所期望的高。另外，各種內部時脈及命令路徑之傳播延遲可通常由於電力、電壓及溫度條件而變化。針對具有相對長傳播延遲或額外延遲電路之時脈及命令路徑，由於操作條件所致之變化可消極影響內部信號之時序而達記憶體不適當操作之此一程度。
以下將闡明某些細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將明瞭，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中所闡述之本發明之特定實施例以實例方式提供且不應用於將本發明之範疇限制於此等特定實施例。在其他例項中，尚未詳細地展示眾所周知之電路、控制信號、時序協定及軟體操作以便避免不必要地使本發明含糊不清。
圖1圖解說明根據本發明之一實施例之時脈路徑100及命令路徑150。時脈路徑100可經組態以提供至少部分地基於輸入時脈信號CLK(舉例而言，一系統時脈)之時序的一經分配時脈信號DLL2DQOUT至各種電路。DLL2DQOUT信號可用於在操作期間對各種電路計時。時脈路徑100包含一時脈接收器110，該時脈接收器110經組態以接收一時脈信號CLK並提供一輸出時脈信號CLKOUT至一時脈緩衝器114。時脈接收器110可在提供所得CLKOUT信號至時脈緩衝器114之前將CLK信號之信號位準驅動至一全時脈信號電壓。時脈緩衝器114可經組態以緩衝CLKOUT信號並提供一輸出時脈信號CLK2DLL至延遲鎖定環路(DLL)118。時脈緩衝器114亦可經組態以提供輸出時脈信號CLK2DEC及CLK2ALSH至命令路徑150。如下文將更詳細闡釋，可在命令路徑150之操作期間使用CLK2DEC及CLK2ALSH信號。由時脈緩衝器114提供之CLK2DLL、CLK2DEC及CLK2ALSH信號可係至少部分地基於來自時脈接收器110之CLKOUT信號。
DLL 118提供一輸出時脈信號DLL2TREE至一DLL樹狀電路122，該DLL樹狀電路經組態以將DLL2TREE信號作為經分配時脈信號DLL2DQOUT而分配(舉例而言)至資料區塊170之複數個資料輸入/輸出電路174。DLL2DQOUT信號可用於對用以輸入及輸出資料DQ(諸如自一記憶體陣列擷取(例如，讀取資料)至資料接收器/傳輸器178之彼資料)之資料輸入/輸出電路174計時。一資料電路路徑延遲可經定義以包含由於DLL樹狀電路122以及資料輸入/輸出電路174及資料接收器/傳輸器178所致之傳播延遲中之至少某些延遲。在某些實施例中，資料電路174經組態而以DLL2DQOUT信號之頻率的兩倍(亦即，CLK信號之頻率的兩倍)之一頻率提供及接收資料。
如所習知，電子電路具有可在該電路接收及提供一信號時導致信號延遲之固有傳播延遲。舉例而言，在CLK信號傳播通過時脈路徑100以由DLL樹122輸出時，DLL2DQOUT信號之相位可不同於該CLK信號。此在電路之傳播延遲係足夠顯著以導致錯誤或消極影響記憶體效能之情況下(舉例而言，在期望對應於CLK信號(例如，與其一致)而輸出DQ之情況下)有問題。然而，DLL118可經組態以輸出具有相對於CLK信號(自時脈緩衝器114接收作為CLK2DLL信號)之一延遲的DLL2TREE信號以使得DLL2DQOUT對資料電路174計時之時序導致由資料接收器/傳輸器178所接收或提供之DQ與CLK信號實質上同相位。
命令路徑150可經組態以自一輸入提供一命令CMD(舉例而言，一讀取命令)至各種電路以供在操作期間使用。命令路徑150具有一命令路徑延遲。亦即，如所習知，命令路徑150花費一有限時間以將一命令自輸入傳播至使用該命令之電路。提供至各種電路之信號可用於(舉例而言)實現電路之操作。圖1之命令路徑150包含經組態以接收CMD並提供一輸出命令信號CMDOUT至一命令鎖存及解碼器158之一命令接收器154。命令鎖存及解碼器158回應於來自時脈路徑100之時脈緩衝器114之CLK2DEC信號而鎖存、解碼及輸出CMDOUT信號。亦即，命令鎖存及解碼器158回應於CLK2DEC信號而將經解碼之命令信號CMD2ALSH輸出至一加性延時(AL)移位器162。AL移位器162經組態以回應於來自時脈路徑100之時脈緩衝器114之CLK2ALSH信號而使通過其之CMD2ALSH信號移位，該移位添加CLK信號之時脈循環tCK(藉由CLK2ALSH信號)以提供加性延時至通過命令路徑100之CMD信號之傳播。如所習知，AL可經添加以適應記憶體之內部操作之時序且可由一使用者或製造商進行程式化或設定，舉例而言，藉由一加性延時值(通常以tCK之數目為單位)。AL移位器162可提供CLK信號之一時脈時域與CMD信號之一命令時域之間的一交叉點。
在CMD2ALSH信號經移位以提供加性延時之後，藉由AL移位器162將其作為輸出命令信號CMDXCLK輸出至命令緩衝器及時序調整區塊164，該命令緩衝器及時序調整區塊164經組態以提供額外延遲至通過命令路徑150之CMD信號之傳播。繼由時序調整區塊164提供之延遲之後，將CMDXCLK信號作為CMD2QED信號輸出至命令區塊166。命令區塊166回應於來自時脈路徑100之DLL區塊118之DLL2TREE信號而提供作為一QED2TREE信號之CMD2QED信號至一命令樹168。
如下文將更詳細闡述，時序調整區塊164可提供(舉例而言)用以對準命令信號之延遲以提供時序邊際及以適應通過時脈路徑100之延遲之改變(舉例而言，因由DLL區塊118提供以便維持CLK與DLL2DQOUT信號之同步之延遲的改變所致之改變)。在某些實施例中，由時序調整區塊164添加之延遲可用於使CMD2QED信號之一前時脈邊緣與DLL2TREE信號之一下降時脈邊緣對準，此可改良由命令區塊回應於DLL2TREE信號所進行之CMD2QED信號之接收之時序邊際。舉例而言，在CMD2QED信號具有大約一個tCK(亦即，CLK信號之一個週期)之一信號寬度之情況下，DLL2TREE信號之一上升時脈邊緣將與CMD2QED信號之中心實質上對準，藉此提供大約半個tCK之一時序邊際以接收CMD2QED信號。在某些實施例中，時序調整電路164可回應於時脈路徑100中之信號之時序之改變(舉例而言，回應於由DLL區塊118所進行之對時序之改變)而執行一延遲判定。DLL區塊118可對DLL2TREE信號之時序作出改變以維持CLK與資料DQ之輸出之間的同步。
如下文亦將更詳細所闡述，命令區塊166可繼至少部分地基於由一時序校準區塊180提供之一移位計數CLCOUNTADJ之一延遲之後輸出QED2TREE信號。舉例而言，在某些實施例中，命令區塊166提供至少部分地基於一CAS延時(例如，由一使用者進行程式化)與由時序校準區塊180以tCK之一數目所量測之一路徑延遲之間的一差之一延遲。路徑延遲可包含歸屬於時脈路徑100與命令路徑150中之各種電路之延遲，如下文將更詳細闡述。
進一步參考圖1，命令樹168經組態以將QED2TREE信號作為QED2DQOUT信號分配至資料區塊170之複數個資料電路174。QED2TREE信號可(舉例而言)用於控制資料電路174之操作以使得除非在DLL2DQOUT信號對一資料電路174計時之一時間處將一作用QED2DQOUT信號提供至該資料電路174，否則資料電路174將不輸出資料。
在圖1之實施例中，可提供一電力節省益處，此乃因不存在連續運行之上游計數器及下游計數器。而是，存在根據一需要運行之一移位器，此因此可減少電力消耗。
為便利起见，先前所論述之具有共同相位之信號係由圖1中之共同相位符號識別。舉例而言，CLK、CMD及DQ信號通常係「同相位」，如由具有共同相位符號「***」所表示。在另一實例中，DLL2TREE及QED2TREE信號亦係大體同相位，，如由共同相位符號「#」所表示。
將參考圖2之時序圖闡述根據本發明之一實施例之時脈路徑100及命令路徑150(圖1)之操作。圖2圖解說明在圖1之時脈路徑100與命令路徑150之操作期間之各種信號之一時序圖。將參考一讀取命令闡述實例性操作。另外，出於實例性操作之目的，假定CAS延時係等於七個tCK，亦即，將預期繼(舉例而言)一讀取命令之輸入之後輸出資料七個tCK。
在時間T0處，DLL2TREE信號具有在時間T1前加上等於通過DLL樹122以及資料區塊170之資料電路174及資料接收器/傳輸器178之一傳播延遲之一時間的一上升時脈邊緣。如將理解，T0與T1之間的時間大約等於通過DLL樹122、資料電路174及資料接收器/傳輸器178之一路徑延遲。亦如先前所論述，DLL區塊118可用於相對於CLK信號調整DLL2TREE信號之時序以使得提供至DLL樹122之DLL2TREE信號之上升時脈邊緣將傳播至資料電路174以對與CLK信號之一上升時脈邊緣一致之資料區塊170之資料輸出計時。
在時間T1處，將一讀取命令(未展示)提供至命令接收器154作為與CLK信號之一上升時脈邊緣實質上一致之CMD，亦即，命令之一前時脈邊緣係與CLK信號之上升時脈邊緣實質上一致。時間T2表示在CMD之輸入之後的一時間，在該時間處，CMD傳播通過命令鎖存及解碼器158、AL移位器162以及命令緩衝器及時序調整區塊164以作為CMD2QED信號經輸出至命令區塊166，而無需由命令緩衝器及時序調整區塊164提供之任何額外延遲。時間T3表示通過命令鎖存及解碼器158、AL移位器162以及命令緩衝器及時序調整區塊164之一傳播延遲，但藉助要由命令緩衝器及時序調整區塊164添加之額外延遲。如將理解，T1與T3之間的時間係大約等於自命令接收器154至命令緩衝器及時序調整區塊164之一路徑延遲。
如先前所論述，可藉由命令緩衝器及時序調整區塊164添加額外延遲以使CMD2QED信號與DLL2TREE信號之一下降時脈邊緣對準以使得CMD2QED信號(假定一個tCK寬)係與DLL2TREE信號之一上升時脈邊緣實質上中心對準。藉由時間T4處之DLL2TREE信號之上升時脈邊緣圖解說明CMD2QED信號之實質中心對準。時間T2與時間T3之間的差表示在將CMD2QED信號輸出至命令區塊166之前由命令緩衝器及時序調整區塊164添加之延遲。
亦如先前所論述，命令區塊166可在回應於DLL2TREE信號將CMD2QED信號輸出至命令樹168之前進一步將延遲(例如，以tCK之數目)添加至CMD2QED信號。添加延遲可係至少部分地基於來自時序校準區塊180之CLCOUNTADJ移位計數。在圖2之時序圖之實例性操作中，CLCOUNTADJ移位計數經假定係兩個tCK。亦即，命令區塊166在將CMD2QED信號鎖存之時間(亦即，時間T4)之後在依據DLL2TREE將CMD2QED信號輸出作為QED2TREE信號之前等待兩個tCK，如在圖2中由時間T4與時間T5之間的兩個tCK所圖解說明。在時間T5處，DLL2TREE之上升時脈邊緣在將QED2TREE信號(未展示)輸出至命令樹168時與該QED2TREE信號一致。在一傳播延遲通過命令樹168之後，將QED2TREE信號作為QED2DQOUT信號提供至資料電路174以實現回應於DLL2DQOUT信號(亦即，藉由DLL樹122分配之DLL2TREE信號)的資料之輸出。在資料接收器/傳輸器178之傳播延遲之後，將資料輸出而與CLK信號一致，如在時間T6處藉由使DQ信號及CLK信號實質上對準(亦即，同相位)所圖解說明。T5與T6之間的時間實質上等於T0與T1之間的時間，其兩者表示通過DLL樹122(及命令樹168)以及通過資料區塊170之資料電路174及資料接收器/傳輸器178之一傳播延遲。
自實例性操作將瞭解，時間T5處之DLL2TREE信號之上升時脈邊緣用於對用以輸出QED2TREE信號之命令區塊166計時，且在經分配通過DLL樹122之後，進一步對資料電路174計時。DLL2TREE信號之時序使得在QED2DQOUT信號到達資料電路174時將資料輸出至資料接收器/傳輸器178，以便繼而與第七上升時脈邊緣一致地輸出該資料(亦即，七個tCK之CAS延時)，該第七上升時脈邊緣係在與CMD信號至命令接收器154之輸入一致之上升時脈邊緣之後。
儘管特定參考一讀取命令來闡述先前實例，但本發明之實施例亦可應用於其他類型之命令。舉例而言，一晶粒上終止(ODT)命令，其用於在將資料寫入至記憶體時啟動ODT電路。亦可使用其他類型之命令。
圖3圖解說明根據本發明之一實施例之一時序校準區塊200。在某些實施例中，時序校準區塊200可用於圖1之時序校準區塊180。時序校準區塊200提供對tCK之數目之一CLCOUNTADJ移位計數，一命令區塊(舉例而言，命令區塊166)應在回應於DLL2TREE信號將CMD2QED信號提供至命令樹168之前使CMD2QED信號延遲。
CLCOUNTADJ移位計數係至少部分地基於時脈路徑100及命令路徑150中之各種電路之路徑延遲之tCK之數目。舉例而言，在圖3之時序校準區塊200之實施例中，一CLCOUNTADJ移位計數係等於一CAS延時值與可歸屬於(1)時脈接收器110至命令緩衝器及時序調整區塊164以及(2)DLL樹122至資料接收器/傳輸器178之路徑延遲之tCK之數目之間的差。包含圖3之實施例中之時序校準區塊中之區塊，此乃因通過該等區塊之總傳播延遲表示命令信號CMD自輸入至資料電路174(亦即，自上文之路徑延遲(1))以及資料之輸出(回應於CMD信號)至資料接收器/傳輸器178(亦即，自上文之路徑延遲(2))之一最小異步路徑延遲。
時序校準區塊200包含一環形計數器210，該環形計數器210經組態以接收由DLL 118輸出之DLL2TREE時脈信號且輸出一環式計數RINGCOUNT。該RINGCOUNT經分裂以使得將位元(亦即，二進制數位)中之至少某些位元提供至一路徑延遲量測電路220且將剩餘位元中之至少某一者提供通過一模型延遲路徑230、240。模型延遲路徑230模型化一資料電路路徑延遲中之至少一部分，且在圖3之實施例中，包含DLL樹模型延遲232、資料電路模型延遲234及資料接收器/傳輸器模型延遲236以模型化可歸屬於DLL樹122至資料接收器/傳輸器178之傳播延遲。模型延遲路徑240包含時脈接收器模型延遲242、時脈緩衝器模型延遲244、AL移位器模型延遲246以及命令緩衝器及時序調整區塊模型延遲248以模型化命令路徑150之一命令路徑延遲之至少一部分。模型延遲路徑240模型化針對輸入至命令接收器154通過至命令緩衝器及時序調整區塊164之一CMD之路徑延遲。將來自模型延遲路徑240之輸出提供至路徑延遲量測電路220，該路徑延遲量測電路220經組態以判定(例如，計算)表示一CAS延時值與通過模型延遲路徑230、240(其模型化通過時脈路徑100及命令路徑150之路徑延遲)之路徑延遲之tCK之數目之間的一差之CLCOUNTADJ移位計數。
儘管圖3之時序校準區塊200圖解說明特定模型延遲區塊，但在一時序校準區塊之其他實施例中可包含更多或更少模型延遲。舉例而言，在某些實施例中，一時序校準區塊可包含用以模型化一命令路徑之一命令區塊之傳播延遲之一模型延遲。在一時序校準區塊之某些實施例中，可不包含參考圖3所闡述之模型延遲中之某些模型延遲。在某些實施例中，包含於一時序校準區塊中之一模型延遲可具有不同於其正模型化之時脈路徑或命令路徑之對應區塊之一延遲。舉例而言，命令緩衝器及時序調整區塊模型延遲248可具有比命令緩衝器及時序調整區塊164長之一延遲。以此方式，時脈路徑或命令路徑之另一區塊之傳播延遲(諸如在時序校準區塊200中不具有一對應模型延遲之命令區塊166之傳播延遲)可在藉由時序校準區塊進行之計算中考量。
在某些實施例中，另一電路區塊之電路可用作一時序校準區塊之模型延遲。舉例而言，DLL區塊118可包含可用於模型化時脈路徑或命令路徑之區塊之傳播延遲之各種電路。DLL區塊118之回饋路徑可包含可用於模型化模型延遲路徑230、240中之延遲之區塊。舉例而言，圖4中圖解說明用於根據本發明之一實施例之一DLL之一回饋路徑400。回饋路徑400包含DLL樹模型延遲432、資料輸入/輸出電路模型延遲434及資料接收器/傳輸器模型延遲436。回饋路徑300進一步包含時脈接收器模型延遲442及時脈緩衝器模型延遲444。將回饋路徑400之輸出提供至一相位偵測器450。相位偵測器450可包含於一DLL區塊(舉例而言，圖1之DLL 118)中。回饋路徑400之某些或所有模型延遲可被一時序校準區塊(諸如，圖3之時序校準區塊200)使用。舉例而言，替代具有專用DLL樹模型延遲232、資料電路模型延遲234及資料接收器/傳輸器模型延遲236之時序校準區塊200，而可使用回饋路徑400之模型延遲432至444。亦可使用其他常見模型延遲替代在時序校準區塊200中具有一單獨且專用之模型延遲。
圖5圖解說明在根據本發明之一實施例之時序校準區塊200之操作期間之各種信號之一時序圖。在時間T0處，環形計數器210開始回應於DLL2TREE信號之一上升時脈邊緣而產生RINGCOUNT，如圖5中由RINGCOUNT<0>之前時脈邊緣所圖解說明。環形計數器210經組態以提供(例如，產生、輸出等)一RINGCOUNT信號序列，其中每一隨後RINGCOUNT信號具有對應於先前RINGCOUNT信號之一下降時脈邊緣之一上升時脈邊緣。舉例而言，如圖5中所圖解說明，在時間T2處，RINGCOUNT<1>信號具有對應於RINGCOUNT<0>之一下降時脈邊緣之一上升時脈邊緣，且在時間T5處，RINGCOUNT<2>信號具有對應於RINGCOUNT<1>之一下降時脈邊緣之一上升時脈邊緣。為再次開始RINGCOUNT信號之序列，RINGCOUNT<0>信號將具有對應於最後一個RINGCOUNT信號之一下降時脈邊緣(例如，與其一致)之一下一上升時脈邊緣，且每一隨後RINGCOUNT信號將如先前所闡述轉變。
參考圖5，在時間T1處，RINGCOUNT<0>信號之上升時脈邊緣已傳播通過模型延遲路徑230(表示通過資料電路之傳播延遲)且輸出至模型延遲路徑240。在時間T3處，RINGCOUNT<0>信號之上升時脈邊緣自模型延遲路徑240作為一QED2CAL信號輸出至路徑延遲量測電路220以使得可計算CLCOUNTADJ移位計數。自時間T1至時間T3之額外延遲係歸因於模型延遲242至248之延遲，且表示自輸入至命令接收器154以作為CMD2QED信號輸出至命令區塊166之一CMD信號之一最小傳播延遲。
RINGCOUNT<0>信號之自時間T0至T3之總延遲表示通過模型延遲路徑230、240之最小傳播延遲(亦即，無需由命令緩衝器及時序調整區塊模型延遲248添加之任何額外延遲)。亦即，RINGCOUNT<0>通過模型延遲路徑230、240之延遲(如由時間T0與T3之間的時間差所表示)模型化自(舉例而言)CMD信號至命令接收器154之輸入至在將資料自資料接收器/傳輸器178輸出時之延遲，而無需由圖1之命令緩衝器及時序調整區塊164添加之任何額外延遲。
如下文將更詳細闡述，通過模型延遲路徑230、240之額外延遲可係由命令緩衝器及時序調整區塊模型延遲248添加。由區塊248添加之延遲反映由命令路徑150(圖1)之命令緩衝器及時序調整區塊164所添加之加性延遲。圖5中亦展示具有由命令緩衝器及時序調整區塊模型延遲248添加之加性延遲之CMD2QED信號(亦即，RINGCOUNT<0>加模型延遲路徑230、240之延遲)。該經額外延遲之CMD2QED信號經圖解說明而在時間T4處具有對應於DLL2TREE信號之下降時脈邊緣之一上升時脈邊緣。時間T3與T4之間的延遲表示由命令緩衝器及時序調整區塊模型延遲248所提供之額外延遲。
在判定CLCOUNTADJ移位計數時，路徑延遲量測電路220使用RINGCOUNT<1：n>信號來判定通過模型延遲路徑230、240之延遲之tCK之數目。路徑延遲之tCK之數目可係通過模型延遲路徑230、240之延遲之任何分率tCK之一下一較高整數。舉例而言，如圖5中所示，通過模型延遲路徑230、240之延遲(具有來自命令緩衝器及時序調整區塊模型延遲248之加性延遲)係大於一個tCK(亦即，由時間T2處之DLL2TREE信號之一上升時脈邊緣表示)但小於兩個tCK(亦即，由時間T5處之DLL2TREE信號之一上升時脈邊緣表示)。因此，路徑延遲量測電路220使用兩個tCK之一路徑延遲來計算CLCOUNTADJ移位計數。
圖6圖解說明根據本發明之一實施例之一時序調整區塊600及在該時序調整區塊之操作期間之各種信號之一時序圖。時序調整區塊600可包含於命令緩衝器及時序調整區塊164(圖1)中。時序調整區塊600經組態以判定欲添加至命令路徑150之一路徑延遲之加性延遲之一量，(舉例而言)以使CMD2QED信號之一前時脈邊緣與DLL2TREE信號之一時脈邊緣對準。如先前所論述，由時序調整區塊600(亦即，命令緩衝器及時序調整區塊164)所提供之加性延遲可被一時序校準區塊180中之一命令緩衝器及時序調整區塊模型延遲(舉例而言，圖3之時序校準區塊200之命令緩衝器及時序調整區塊模型延遲248)反映。
時序調整區塊600包含可用於選擇性地將延遲添加至命令路徑150之複數個單位延遲及比較器610(0)至610(n)。舉例而言，在圖6中所圖解說明之實施例中，將加性延遲添加至由單位延遲之單元中之命令路徑150之AL移位器162(圖1)所輸出之CMDXCLK信號。單位延遲之延遲長度通常係一個tCK或更少(亦即，CLK信號之一個時脈週期)以使得藉由遞增延遲增加一單位延遲而提供足夠延遲解析度。在某些實施例中，單位延遲及比較器610(0)至610(n)之數目係至少部分地基於在其中包含時序及調整區塊600之記憶體之一最快速操作條件下大約等於最慢tCK之一總延遲。在一特定實例中，時序調整區塊600之最大延遲係2.5 ns，且包含12個單位延遲及比較器610，每一單位延遲225 ps。
至少部分地透過單位延遲及比較器610(0)至610(n)中之比較器之使用進行對添加至路徑延遲之單位延遲之數目之判定(例如，選擇)。比較器經組態以比較由各別單位延遲輸出之DLL2TREE信號及經延遲之CMDXCLK信號。舉例而言，在本發明之某些實施例中，偵測到DLL2TREE信號之一轉變(例如，一下降時脈邊緣)之比較器係單位延遲及比較器610中之經選擇作為由命令緩衝器及時序調整區塊164添加至命令路徑150之路徑延遲之最後一個單位延遲之比較器。
將參考圖6之時序圖闡述時序及調整區塊600之操作之一實例。圖6之時序圖圖解說明在時間T0處輸入至一第一單位延遲及比較器610(0)之CMDXCLK信號中之一前時脈邊緣(亦即，一上升時脈邊緣)。由單位延遲及比較器610(0)輸出之經延遲之CMDXCLK信號係藉由在時間T1處由單位延遲及比較器610(1)輸出之經延遲之上升時脈邊緣來圖解說明。進一步經延遲之CMDXCLK信號亦經圖解說明，且具有由單位延遲及比較器610(2)在時間T3處輸出之一上升時脈邊緣。如圖6之實例中所圖解說明，經提供至單位延遲及比較器610(0)至610(n)之DLL2TREE信號具有由單位延遲及比較器610(1)偵測到之一下降時脈邊緣。因此，單位延遲及比較器610(1)表示在將CMDXCLK信號由命令緩衝器及時序調整區塊164輸出至命令區塊作為CMD2QED信號之前欲由時序調整區塊600添加至該CMDXCLK信號之最後一個單位延遲(亦即，添加兩個單位延遲)。
圖7圖解說明根據本發明之一實施例之包含於一路徑延遲量測電路中之邏輯700。邏輯700可係(舉例而言)包含於路徑延遲量測電路220(圖3)中。邏輯700包含複數個邏輯區塊710(0)至710(n-1)。邏輯區塊710中之每一者接收指示記憶體之CAS延時值「n」之信號LAT<n>，以及指示通過(舉例而言)模型延遲路徑230、240之延遲之tCK之數目「m」之信號CPIstCK<m>。藉由邏輯區塊710判定至少部分地基於LAT<n>及CPIstCK<m>信號之一移位計數CMDSHIFT<n-m>。將CMDSHIFT<n-m>移位計數提供至命令區塊166作為欲用於設定tCK之數目(n-m)之CLCOUNTADJ移位計數，CMD2QED信號在將其回應於DLL2TREE信號輸出至命令樹168之前經延遲時。
在操作中，在圖7之實施例中，邏輯區塊710中之每一者比較若干對LAT<n>及CPIstCK<m>信號以判定是否一真條件退出。判定其LAT<n>-CPIstCK<m>對中之一者之一真條件之邏輯區塊710輸出其各別CMDSHIFT<n-m>移位計數。舉例而言，邏輯區塊710(0)接收LAT<5>-CPIstCK<5>、LAT<6>-CPIstCK<6>、...LAT<n>-CPIstCK<m>中之LAT<n>-CPIstCK<m>對。當邏輯區塊710(0)接收之LAT<n>-CPIstCK<m>信號中之任一者係真時，亦即，在延時值係5且通過模型延遲路徑之延遲係5 tCK之條件下；在延時值係6且通過模型延遲路徑之延遲係6 tCK之條件下；且在延時值係n且通過模型延遲路徑之延遲係m tCK(其中n=m)之條件下，邏輯區塊710(0)將輸出指示零tCK之一CLCOUNTADJ之一CMDSHIFT<0>信號(亦即，CMD2QED信號在輸出之前未移位任何tCK)。提供至邏輯區塊710(1)之LAT<n>-CPIstCK<m>信號對係其中(m-n)=1之不同組合。儘管圖7中未明確地圖解說明，但針對(m-n)之不同組合(舉例而言，(m-n)=2、(m-n)=3直至(m-n)=(n-1))包含額外邏輯區塊710。因此，邏輯700之邏輯區塊710可提供在零至(m-n)個tCK之一範圍內的CMDSHIFT信號以設定命令區塊166以將零個tCK至(m-n)個tCK之間的延遲添加至CMD2QED信號。
圖8圖解說明根據本發明之一實施例之一時脈路徑800及一命令路徑850。包含複數個資料電路874及一資料接收器/傳輸器878之一資料區塊870係耦合至時脈路徑800及命令路徑850。一時序校準區塊880係耦合至命令路徑850並提供一移位計數CLCOUNTADJ至命令路徑850。時脈路徑800、資料區塊870及時序校準區塊880可係與圖1之時脈路徑100、資料區塊170及時序校準區塊180相同。命令路徑850係類似於命令路徑150，然而，如圖8中所示，命令路徑850係用於一晶粒上終止(ODT)命令。如所習知，一ODT命令係用於啟用包含於資料區塊870中之晶粒上終止電路以供用於阻抗匹配(舉例而言)以減少對耦合至資料區塊870之外部信號線上之資料信號的信號反射及干擾。ODT命令應經提供以在一恰當時間處啟用終端電路，舉例而言，在一CAS寫入延時之期滿且同時寫入資料由資料區塊870接收之後。
命令路徑850可經組態以提供一ODT命令CMD自一輸入至資料區塊870。命令路徑850包含經組態以接收CMD並提供一輸出命令信號CMDOUT至一命令鎖存器858之一命令接收器854。命令鎖存器858鎖存CMDOUT信號且回應於來自時脈路徑800之時脈緩衝器814之CLK2DEC信號而將其作為一CMD2ALSH信號輸出至一加性延時(AL)移位器862。AL移位器862經組態以回應於來自時脈路徑800之時脈緩衝器814之CLK2ALSH信號而使通過其之CLK2ALSH信號移位。在CMD2ALSH信號經移位以提供加性延時之後，藉由AL移位器862將其作為輸出命令信號CMDXCLK輸出至命令緩衝器及時序調整區塊864，命令緩衝器及時序調整區塊864經組態以提供額外延遲至通過命令路徑850之CMD信號之傳播。在由時序調整區塊864提供之延遲之後，將CMDXCLK信號作為一CMD2QSH信號輸出至ODT命令區塊866。ODT命令區塊866回應於來自時脈路徑800之DLL區塊818之DLL2TREE信號而提供作為一ODTEN2TREE信號之CMD2SH信號至一ODT樹868。
ODT命令區塊866可在至少部分地基於由時序校準區塊880提供之一移位計數CLCOUNTADJ之一延遲之後輸出ODTEN2TREE信號。舉例而言，在某些實施例中，ODT命令區塊866提供至少部分地基於一CAS寫入延時(例如，由一使用者進行之程式化)與由時序校準區塊880以tCK之一數目所量測之一路徑延遲之間的一差之一延遲。ODT樹868經組態以將ODTEN2TREE信號作為ODTEN22DQOUT信號分配至資料區塊870之複數個資料輸入/輸出電路874。ODTEN2DQOUT信號可(舉例而言)用於啟用資料輸入/輸出電路874之ODT電路以使得在恰當時間啟用ODT電路(舉例而言)以匹配阻抗。如熟習此項技術者所瞭解，命令路徑850之操作可類似於命令路徑850之操作，如先前所闡述。
圖9圖解說明根據本發明之一實施例之一記憶體900之一部分。記憶體900包含記憶體單元之一陣列902，該等記憶體單元可係(舉例而言)DRAM記憶體單元、SRAM記憶體單元、快閃記憶體單元或某種其他類型之記憶體單元。記憶體900包含一命令解碼器906，該命令解碼器906透過一命令匯流排908接收記憶體命令且在記憶體900內提供(例如，產生)對應之控制信號以實施各種記憶體操作。將列位址信號及行位址信號透過一位址匯流排920提供(例如，應用)至記憶體900且提供至一位址鎖存器910。位址鎖存器接著輸出一單獨行位址及一單獨列位址。
位址鎖存器910將列位址及行位址分別提供至一列位址解碼器922及一行位址解碼器928。行位址解碼器928對應於各別行位址而選擇延伸通過陣列902之位元線。列位址解碼器922係連接至字線驅動器924，該字線驅動器924對應於所接收之列位址而啟動陣列902中之記憶體單元之各別列。對應於一所接收之行位址之所選擇之資料線(例如，一位元線或若干位元線)係耦合至一讀取/寫入電路930以經由一輸入/輸出資料匯流排940提供讀取資料至一輸入/輸出資料區塊934。將寫入資料透過I/O資料區塊934及記憶體陣列讀取/寫入電路930提供至記憶體陣列902。舉例而言，I/O資料區塊934可包含回應於一內部時脈信號DLL2DQOUT及一內部命令信號QED2DQOUT而操作之經計時之電路。
記憶體900進一步包含時脈路徑912及命令路徑914。時脈路徑912接收一輸入時脈信號CLK且將至少部分地基於CLK信號之內部時脈信號DLL2DQOUT傳播至I/O資料區塊934。可使用根據本發明之一實施例之一命令路徑來實施命令路徑914。命令路徑914(其在圖9中經展示為包含於命令解碼器906中，但不限於此一組態)提供內部命令信號QED2DQOUT至I/O資料區塊934。命令解碼器906回應於提供至命令匯流排908之記憶體命令以對記憶體陣列902執行各種操作。特定而言，命令解碼器906用於提供內部控制信號以自記憶體陣列902讀取資料及將資料寫入至其。
自前述應瞭解，儘管本文中出於圖解說明之目的已闡述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。因此，本發明僅由所附申請專利範圍限制。
100‧‧‧時脈路徑
110‧‧‧時脈接收器
114‧‧‧時脈緩衝器
118‧‧‧延遲鎖定環路/延遲鎖定環路區塊
122‧‧‧延遲鎖定環路樹狀電路
150‧‧‧命令路徑
154‧‧‧命令接收器
158‧‧‧命令鎖存及解碼器
162‧‧‧加性延時移位器
164‧‧‧命令緩衝器及時序調整區塊
166‧‧‧命令區塊
168‧‧‧命令樹
170‧‧‧資料區塊
174‧‧‧資料輸入/輸出電路
178‧‧‧資料接收器/傳輸器
180‧‧‧時序校準區塊
200‧‧‧時序校準區塊
210‧‧‧環形計數器
220‧‧‧路徑延遲量測電路
230‧‧‧模型延遲路徑
232‧‧‧延遲鎖定環路樹模型延遲
234‧‧‧資料電路模型延遲
236‧‧‧資料接收器/傳輸器模型延遲
240‧‧‧模型延遲路徑
242‧‧‧時脈接收器模型延遲
244‧‧‧時脈緩衝器模型延遲
246‧‧‧加性延時移位器模型延遲
248‧‧‧時序調整區塊模型延遲
400‧‧‧回饋路徑
432‧‧‧延遲鎖定環路樹模型延遲
434‧‧‧資料輸入/輸出電路模型延遲
436‧‧‧資料接收器/傳輸器模型延遲
442‧‧‧時脈接收器模型延遲
444‧‧‧時脈緩衝器模型延遲
450‧‧‧相位偵測器
600‧‧‧時序調整區塊
610(0)‧‧‧單位延遲及比較器
610(1)‧‧‧單位延遲及比較器
610(2)‧‧‧單位延遲及比較器
610(N)‧‧‧單位延遲及比較器
700‧‧‧邏輯
710(0)‧‧‧邏輯區塊
710(1)‧‧‧邏輯區塊
710(N-1)‧‧‧邏輯區塊
800‧‧‧時脈路徑
814‧‧‧時脈緩衝器
818‧‧‧延遲鎖定環路區塊
850‧‧‧命令路徑
854‧‧‧命令接收器
858‧‧‧命令鎖存器
862‧‧‧加性延時移位器
864‧‧‧時序調整區塊
866‧‧‧晶粒上終止命令區塊
868‧‧‧晶粒上終止樹
870‧‧‧資料區塊
874‧‧‧資料電路
878‧‧‧資料接收器/傳輸器
880‧‧‧時序校準區塊
900‧‧‧記憶體
902‧‧‧陣列/記憶體陣列
906‧‧‧命令解碼器
908‧‧‧命令匯流排
910‧‧‧位址鎖存器
912‧‧‧時脈路徑
914‧‧‧命令路徑
920‧‧‧位址匯流排
922‧‧‧列位址解碼器
924‧‧‧字線驅動器
928‧‧‧行位址解碼器
930‧‧‧讀取/寫入電路
934‧‧‧輸入/輸出資料區塊
940‧‧‧輸入/輸出資料匯流排
CLCOUNTADJ‧‧‧移位計數
CLK‧‧‧時脈信號
CLK2ALSH‧‧‧輸出時脈信號
CLK2DEC‧‧‧輸出時脈信號
CLK2DLL‧‧‧輸出時脈信號
CLKOUT‧‧‧輸出時脈信號
CMD‧‧‧命令
CMD2ALSH‧‧‧輸出時脈信號/命令信號
CMD2QED‧‧‧信號
CMD2SH‧‧‧信號
CMDOUT‧‧‧輸出命令信號
CMDSHIFT<0>‧‧‧信號
CMDXCLK‧‧‧輸出命令信號
CPISTCK<5>‧‧‧信號
CPISTCK<6>‧‧‧信號
CPISTCK<M>‧‧‧信號
DLL2DQOUT‧‧‧信號
DLL2TREE‧‧‧輸出時脈信號
DQ‧‧‧資料
LAT<5>‧‧‧信號
LAT<6>‧‧‧信號
LAT<N>‧‧‧信號
ODTEN2TREE‧‧‧信號
QED2DQOUT‧‧‧信號
QED2TREE‧‧‧信號
RINGCOUNT<0>‧‧‧信號
圖1係根據本發明之一實施例之時脈及命令路徑之一簡化方塊圖。
圖2係在圖1之時脈及命令路徑之操作期間之各種信號之一時序圖。
圖3係根據本發明之一實施例之一時序校準區塊之一簡化方塊圖。
圖4係根據本發明之一實施例之用於一延遲鎖定環路之一回饋路徑之一簡化方塊圖。
圖5係在圖3之時序校準區塊之操作期間之各種信號之一時序圖。
圖6係根據本發明之一實施例之一時序調整區塊之一簡化方塊圖。
圖7係根據本發明之一實施例之一移位調整區塊之一簡化方塊圖。
圖8係根據本發明之一實施例之時脈及ODT命令路徑之一簡化方塊圖。
圖9係根據本發明之一實施例之包含時脈及命令路徑之一記憶體之一簡化方塊圖。
100‧‧‧時脈路徑
110‧‧‧時脈接收器
114‧‧‧時脈緩衝器
118‧‧‧延遲鎖定環路/延遲鎖定環路區塊
122‧‧‧延遲鎖定環路樹狀電路
150‧‧‧命令路徑
154‧‧‧命令接收器
158‧‧‧命令鎖存及解碼器
162‧‧‧加性延時移位器
164‧‧‧命令緩衝器及時序調整區塊
166‧‧‧命令區塊
168‧‧‧命令樹
170‧‧‧資料區塊
174‧‧‧資料輸入/輸出電路
178‧‧‧資料接收器/傳輸器
180‧‧‧時序校準區塊
CLCOUNTADJ‧‧‧移位計數
CLK‧‧‧時脈信號
CLK2ALSH‧‧‧輸出時脈信號
CLK2DEC‧‧‧輸出時脈信號
CLK2DLL‧‧‧輸出時脈信號
CLKOUT‧‧‧輸出時脈信號
CMD‧‧‧命令
CMD2ALSH‧‧‧輸出時脈信號/命令信號
CMD2QED‧‧‧信號
CMDOUT‧‧‧輸出命令信號
CMDXCLK‧‧‧輸出命令信號
DLL2TREE‧‧‧輸出時脈信號
DQ‧‧‧資料
QED2TREE‧‧‧信號

权利要求:
Claims (30)
[1] 一種命令路徑，其包括：一命令接收器，其經組態以接收一命令；一命令緩衝器，其耦合至該命令接收器且經組態以接收該命令並提供一經緩衝命令；一命令區塊，其耦合至該命令緩衝器以接收該經緩衝命令，該命令區塊經組態以回應於一時脈信號而提供該經緩衝命令且進一步經組態以將一延遲添加至該經緩衝命令，該延遲至少部分地基於一移位計數；及一命令樹，其耦合至該命令區塊以接收該經緩衝命令且經組態以將該經緩衝命令分配至一資料區塊。
[2] 如請求項1之命令路徑，其進一步包括耦合至該命令區塊且經組態以提供該移位計數之一時序校準區塊，該移位計數至少部分地基於一經模型化路徑延遲。
[3] 如請求項2之命令路徑，其中該移位計數係至少部分地基於延時值與該經模型化路徑延遲之間的一差。
[4] 如請求項2之命令路徑，其中該時序校準區塊包括：一模型延遲路徑，其經組態以至少部分地基於一命令路徑延遲及一資料電路路徑延遲模型化一路徑延遲；且一路徑延遲量測電路，其經組態以透過該模型延遲路徑判定該經模型化路徑延遲且提供該移位計數至該命令區塊。
[5] 如請求項4之命令路徑，其中該命令路徑延遲模型化自該命令接收器通過該命令緩衝器區塊之一命令傳播延遲。
[6] 如請求項4之命令路徑，其中該路徑延遲量測經組態而以該時脈信號之時脈週期之一數目判定該經模型化路徑延遲。
[7] 如請求項4之命令路徑，其中該路徑延遲量測電路包括：複數個邏輯區塊，該等邏輯區塊中之每一者經組態以比較指示一延時值之信號與指示該經模型化路徑延遲之信號且據此判定一移位計數。
[8] 如請求項1之命令路徑，其中該命令緩衝器在該命令之接收與該經緩衝命令之供應之間具有一命令緩衝器延遲，且其中該命令緩衝器包括一命令緩衝器及時序調整區塊，該命令緩衝器及時序調整區塊進一步經組態以至少部分地基於該時脈信號之一時脈邊緣之該時序而調整該命令緩衝器之該命令緩衝器延遲。
[9] 如請求項1之命令路徑，其進一步包括：命令鎖存器，其耦合至該命令接收器且經組態以鎖存該命令且回應於一鎖存時脈而提供該命令；及一加性延時移位電路，其耦合至該命令鎖存器且經組態以回應於一移位器時脈信號而提供該命令至該命令緩衝器及時序調整區塊。
[10] 一種經計時命令路徑，其包括：一命令接收器，其經組態以接收一命令；一命令緩衝器，其耦合至該命令接收器且經組態以接收該命令並提供一經緩衝命令，該命令緩衝器在該命令之接收與該經緩衝命令之供應之間具有一命令緩衝器延遲，該命令緩衝器延遲可至少部分地基於該時脈信號之一時脈邊緣之時序而調整；一命令提供區塊，其耦合至該命令緩衝器以接收該經緩衝命令且經組態以回應於一時脈信號而提供該經緩衝命令；及一命令樹，其耦合至該命令區塊以接收該經緩衝命令且經組態以將該經緩衝命令分配至一資料區塊。
[11] 如請求項10之經計時命令路徑，其中該命令區塊經組態以回應於該時脈信號而延遲該經緩衝命令之輸出，該延遲至少部分地基於提供至該命令區塊之一移位計數。
[12] 如請求項11之經計時命令路徑，其進一步包括：一時序校準區塊，其經組態以提供該移位計數至該命令區塊，該移位計數至少部分地基於一延時值與一路徑延遲之間的一差。
[13] 如請求項10之經計時命令路徑，其中該命令接收器所接收之該命令包括一讀取命令。
[14] 如請求項10之經計時命令路徑，其中該命令接收器所接收之該命令包括一晶粒上終止命令。
[15] 如請求項10之經計時命令路徑，其中該命令緩衝器包括一命令緩衝器及時序調整區塊，該命令緩衝器及時序調整區塊經組態以調整該命令緩衝器之該命令緩衝器延遲以使該經緩衝命令之一前邊緣與該時脈信號之一下降邊緣實質上對準。
[16] 如請求項10之經計時命令路徑，其中該命令緩衝器包括一命令緩衝器及時序調整區塊，該命令緩衝器及時序調整區塊經組態以調整該命令緩衝器之該命令緩衝器延遲以使該經緩衝命令之一中心與該時脈信號之一上升邊緣實質上對準。
[17] 如請求項10之經計時命令路徑，其中該命令緩衝器包括一命令緩衝器及時序調整區塊，該命令緩衝器及時序調整區塊包含：複數個串聯耦合之單位延遲及比較器，該等單位延遲及比較器中之每一者經組態以接收該時脈信號且偵測該時脈信號之一時脈邊緣，該等單位延遲及比較器中之每一者經組態以使該命令延遲一單位延遲。
[18] 如請求項17之經計時命令路徑，其中該單位延遲及比較器偵測該時脈信號之該時脈邊緣係在該命令被作為該經緩衝命令提供之前添加至該命令之最後一個單位延遲。
[19] 一種裝置，其包括：一時脈路徑，其至少部分地基於一輸入時脈信號而分配一內部時脈信號；一資料區塊，其經耦合以接收該內部時脈信號且回應於該內部時脈信號而對資料計時；及一命令路徑，其耦合至該資料區塊，該命令路徑包含：一命令接收器，其經組態以接收一命令；一命令緩衝器，其耦合至該命令接收器且經組態以接收該命令並提供一經緩衝命令；一命令區塊，其耦合至該命令緩衝器以接收該經緩衝命令，該命令區塊經組態以回應於一時脈信號而提供該經緩衝命令且進一步經組態以將一延遲添加至該經緩衝命令之前，該延遲至少部分地基於一移位計數；及一命令樹，其耦合至該命令區塊以接收該經緩衝命令且經組態以將該經緩衝命令分配至該資料區塊。
[20] 如請求項19之裝置，其中該命令路徑進一步包含一時序校準區塊，該時序校準區塊耦合至該命令區塊且經組態以提供該移位計數，該移位計數至少部分地基於一經模型化路徑延遲。
[21] 一種用於提供一命令至一資料區塊之方法，該方法包括：接收一命令；傳播該命令通過一命令路徑；判定一延時值與該命令路徑之一命令路徑延遲之間的一差；使該命令至一資料區塊之輸出延遲至少部分地基於該差的一延遲；及回應於一時脈信號而判定至輸出區塊之該命令。
[22] 如請求項21之方法，其中判定一延時值與該命令路徑之一命令路徑延遲之間的一差包括：模型化該命令路徑之一路徑延遲；計算一移位計數，該移位計數至少部分地基於該經模型化路徑延遲且指示該延時值與該經模型化路徑延遲之間的該差。
[23] 如請求項22之方法，其中計算一移位計數包括至少部分地基於通過該經模型化路徑延遲之延遲之時脈週期之一數目而計算該移位計數。
[24] 如請求項22之方法，其中模型化一路徑延遲包括：模型化通過一模型延遲路徑之該路徑延遲，包含表示通過一資料區塊及命令路徑之傳播延遲之模型延遲。
[25] 如請求項21之方法，其中傳播該命令通過該命令路徑包括傳播該命令通過包含以下各項之一命令路徑：一命令接收器；一命令鎖存器，其耦合至該命令接收器；一加性延時移位器，其耦合至該命令鎖存器；及一命令緩衝器及時序調整區塊，其耦合至該加性延時移位器。
[26] 如請求項21之方法，其進一步包括：至少部分地基於該時脈信號之一時脈邊緣而將延遲添加至該命令路徑延遲。
[27] 如請求項26之方法，其中將延遲添加至該命令路徑延遲包括：將延遲添加至該命令路徑延遲以使該命令之一前邊緣與該時脈信號之一下降邊緣實質上對準。
[28] 如請求項21之方法，其中接收該命令包括：接收一讀取命令。
[29] 如請求項21之方法，其中接收該命令包括：接收一晶粒上終止命令。
[30] 如請求項21之方法，其中延遲該命令至一資料區塊之該輸出包括：使該命令至該資料區塊之該輸出延遲實質上等於該時脈信號之一時脈週期之一整數計數之一延遲。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/074,972|US8984320B2|2011-03-29|2011-03-29|Command paths, apparatuses and methods for providing a command to a data block|

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