• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明提供了一種橫跨一第一電源域(Power Domain)與一第二電源域的先入先出裝置，其中先入先出裝置接收一輸入訊號，先入先出裝置包含複數個輸入暫存器、一第一控制器、一多工器、一第二控制器、以及一輸出暫存器。複數個輸入暫存器，屬於第一電源域，用以接收該輸入訊號，且每一輸入暫存器各自具有一第一輸出資料；第一控制器屬於該第一電源域，用以依據一順序以致能輸入暫存器，並產生一起始訊號；多工器耦接輸入暫存器，接收第一輸出資料並依據順序輸出第一輸出資料，以產生一第二輸出資料；第二控制器屬於第二電源域，其透過一非同步介面接收起始訊號，且依據起始訊號產生一控制訊號以控制多工器輸出第二輸出資料；輸出暫存器屬於第二電源域，用以接收第二輸出資料。其中，第一電源域依據一第一時脈訊號進行運作，第二電源域依據一第二時脈訊號進行運作，且第二時脈訊號和第一時脈訊號為相同頻率但不同相位之時脈。
    公开号:TW201303716A
    申请号:TW100123335
    申请日:2011-07-01
    公开日:2013-01-16
    发明作者:Hsu-Jung Tung；Sen-Huang Tang
    申请人:Realtek Semiconductor Corp；
    IPC主号:G06F1-00
    专利说明:
    先入先出裝置及其實現方法
    本發明係關於一種先入先出(First In First Out,FIFO)裝置，尤指一種用於橫跨不同電源域之先入先出裝置。
    在數位電路中，通常使用時脈訊號(Clock Signal，或簡稱時脈)來定義用於電路中資料移動的時間參考，而為使電路中受時脈訊號驅動的各元件能夠接收到時脈訊號，通常會自該時脈訊號的其中一點或其來源產生時脈樹(Clock Tree)以供積體電路(Integrated Circuit,以下簡稱IC)內部元件使用，但時脈樹產生前與產生後的時脈訊號間會具有一延遲(delay)，因而造成資料的維持時間(Hold Time)必須作對應的調整。
    隨著環保意識的提升，若IC處於電源關機(Power Down)或電源節省(Power Saving)狀態下時，其對IC的低耗功需求也越來越嚴苛，目前的技術是將IC切割分成不同的電源域(Power Domain)。如第1A圖所示，將IC分成三個不同的電源域PD1~PD3，電源域PD1~PD3各自具有其對應的供應電源P1~P3。在電源關機(Power Down)或電源節省(Power Saving)狀態下，只保留之後執行致能動作所需的電源域與相對應的電源，即可達成最小耗功的需求。
    請參考第1B圖，第1B圖顯示不同電源域之部分電路。如第1B圖所示，圖中10與11表示一虛擬的緩衝器(buffer)或延遲單元，用來表示由來源時脈產生的時脈樹與來源時脈間產生的延遲，須注意的是，圖中的緩衝器或延遲單元10與11僅是時脈樹的延遲示意，非真的緩衝器或延遲單元，而實際時脈樹的緩衝器未標出。
    在第1B圖中的來源端(電源域PD1)設有輸入暫存器13，其接收輸入訊號In並由來源時脈SC經延遲單元10所產生之第一時脈訊號TC1驅動，輸入訊號In的資料由輸入暫存器13傳送至後端的輸出暫存器15，並輸出一輸出訊號Out。其中，延遲單元10與11輸出之第一時脈訊號TC1與第二時脈訊號TC2之線路，可利用時脈樹合成(clock tree synthesis)來產生。理想的第一時脈訊號TC1與第二時脈訊號TC2會實質上相等(接近對齊)，如第1B圖下方時序所示。
    然而，即使不同獨立電源域原先規劃的電壓相同，實際上因為不同的電源域之耗功的不同，電源域的電壓也會產生不同壓降，而讓時脈樹產生不同的延遲時間變化。如第1C圖所示，為遭遇上述問題的一示意圖，由於在不同的電源域中，仍然存在著資料的傳輸，若是同步資料傳輸的話，由於不同的電源域之耗功的不同，會讓時脈樹的延遲時間產生改變。由第1C圖下方的時序可以了解，由於電源域PD1之供應電壓高於電源域PD2，使第一時脈訊號TC1較第二時脈訊號TC2快(如虛線處所示)，則會產生維持時間違例(Hold Time Violation)的狀況。
    相反地，請參考第1D圖，由第1D圖下方的時序可以了解，電源域PD2之供應電壓高於電源域PD1時，第二時脈訊號TC2會較第一時脈訊號TC1快(如虛線處所示)，亦會產生設定時間違例(Set Up Time Violation)的狀況發生。
    本發明的目的之一在於提供一種先入先出(First In First Out,FIFO)裝置與方法，解決橫跨不同電源域時，因電壓不同所產生的設定時間違例(Set Up Time Violation)或維持時間違例(Hold Time Violation)之狀況。
    本發明之一實施例提供了一種橫跨一第一電源域(Power Domain)與一第二電源域的先入先出裝置，其中先入先出裝置接收一輸入訊號，先入先出裝置包含複數個輸入暫存器、一第一控制器、一多工器、一第二控制器、以及一輸出暫存器。複數個輸入暫存器，屬於第一電源域，用以接收該輸入訊號，且每一輸入暫存器各自具有一第一輸出資料；第一控制器屬於該第一電源域，用以依據一順序以致能輸入暫存器，並產生一起始訊號；多工器耦接輸入暫存器，接收第一輸出資料並依據順序輸出第一輸出資料，以產生一第二輸出資料；第二控制器屬於第二電源域，其透過一非同步介面接收起始訊號，且依據起始訊號產生一控制訊號以控制多工器輸出第二輸出資料；輸出暫存器屬於第二電源域，用以接收第二輸出資料。其中，第一電源域依據一第一時脈訊號進行運作，第二電源域依據一第二時脈訊號進行運作，且第二時脈訊號與第一時脈訊號不同步。
    本發明之一實施例提供了一種橫跨一第一電源域與一第二電源域的先入先出裝置之實現方法，包含以下步驟：藉由複數個輸入暫存器接收一輸入訊號，其中輸入暫存器各自具有一第一輸出資料；藉由一第一控制器，依據一順序以致能輸入暫存器，並產生一起始訊號；藉由一多工器，接收第一輸出資料，並依據順序輸出第一輸出資料，以產生一第二輸出資料；藉由一第二控制器，透過一非同步介面接收起始訊號，且依據起始訊號產生一控制訊號以控制多工器輸出第二輸出資料；以及藉由一輸出暫存器，接收第二輸出資料。
    其中，複數個輸入暫存器與該第一控制器屬於第一電源域；多工器、第二控制器、非同步介面與輸出暫存器屬於第二電源域；以及第一電源域依據一第一時脈訊號進行運作，第二電源域依據一第二時脈訊號進行運作，且第二時脈訊號與第一時脈訊號不同步。
    請參閱第2A圖，第2圖係本發明先入先出(First In First Out,以下簡稱FIFO)裝置200一實施例之示意圖。其中，FIFO裝置200包含有電源域PD1與PD2，且電源域PD1與PD2，因原本規劃的供應電壓就不相同或原本規劃的供應電壓相同但因不同的壓降而使其不同，而使其供應電壓不相同。
    本實施例中，FIFO裝置200包含輸入暫存器201～203、第一控制器204、多工器205、第二控制器206、輸出暫存器207、延遲單元208a~208b及非同步介面209。一實施例中，第一控制器204與輸入暫存器201～203設於電源域PD1；而多工器205、第二控制器206、輸出暫存器207、延遲單元208b、以及非同步介面209設於電源域PD2。
    在此請注意，延遲單元208a、208b表示來源時脈訊號SC因二電源域之電壓不同或負載(線長等)不同所產生的延遲。因此，來源時脈訊號SC與時脈樹的時脈訊號之間及其不同電源域間的時脈訊號不同步且具有一相位差(例如：來源時脈訊號SC與時脈樹的時脈訊號可為相同頻率但具有一相位差，故可視為不同步)。而由於電源域PD1與PD2之功耗差異或原本規劃的供應電壓就不相同，使得時脈樹之延遲隨著電源域PD1與PD2之供應電壓差異而產生改變。因此，電源域PD1依據第一時脈訊號PS1運作，電源域PD2依據第二時脈PS2運作。其中，第一時脈訊號PS1與第二時脈訊號PS2為來源時脈訊號SC所產生的時脈樹。
    請注意，輸入暫存器201～203與第一控制器204由第一時脈訊號PS1驅動，第二控制器206與輸出暫存器207由第二時脈訊號PS2驅動。
    輸入暫存器201～203用以接收一輸入訊號IS，其中，輸入訊號IS可為一單一位元(Bit)或包含多位元資料，本發明不以此為限，且輸入暫存器201～203分別產生第一輸出資料OS1~OS3。輸入暫存器201～203分別耦接至多工器205的輸入端。
    第一控制器204分別耦接至輸入暫存器201～203，並依一預設順序驅動輸入暫存器201～203，使輸入訊號的資料依順序寫入輸入暫存器201～203中。
    當第一控制器204產生一起始訊號ES，並傳送至第二控制器206時，表示第一控制器204已開始動作。由於第一控制器204屬於電源域PD1，而第二控制器206屬電源域PD2，故由第二控制器206透過非同步介面209接收起始訊號ES。
    第二控制器206依據起始訊號ES產生一控制訊號CS，以控制多工器205產生第一輸出資料OS1~OS3。當第二控制器206收到起始訊號ES後，由控制訊號驅動多工器205以依順序輸出該些第一輸出資料OS1~OS3。輸出暫存器207接收第一輸出資料OS1~OS3以產生一第二輸出資料OS4。
    本發明一實施例中，輸入暫存器201～203與輸出暫存器207為D型正反器(D Flip-Flop)。此外，第一控制器204中包含一第一計數器204a，第二控制器206中包含一第二計數器206a。第一計數器204a與第二計數器206a依據來源時脈訊號SC進行計數，而第二計數器206a在第二控制器206收到起始訊號ES後，從一起始值(例如：零)開始進行計數。第一控制器204與第二控制器206分別依據第一計數器204a與第二計數器206a所計數的值，控制輸入暫存器201～203讀取輸入訊號IS之順序。
    第2B圖係顯示本發明之一實施例之非同步介面之示意圖。非同步介面209於一實例中可由一二級正反器所實現。
    請同時參考第2C、2D圖，第2C圖顯示本發明FIFO裝置一實施之時序圖(假設電源域PD1之供應電壓高於電源域PD2之供應電壓)，第2D圖顯示本發明FIFO裝置一實施之時序圖(假設電源域PD2之供應電壓高於電源域PD1之供應電壓)。
    如第2C圖所示，在本實施例中，FIFO裝置200中之三組輸入暫存器201～203，透過第一控制器204的控制，依序將輸入訊號IS儲存於暫存器201～203。例如：當T=0時，第一計數器的計數值為0，此時，第一控制器控制暫存器201讀取輸入訊號IS(D00)。當T=1時，第一計數器的計數值為1，第一控制器控制暫存器202讀取輸入訊號IS(D01)，而暫存器201輸出資料OS1(D00)。當T=2時，第一計數器的計數值為2，第一控制器控制暫存器203讀取輸入訊號IS(D02)，而暫存器201輸出資料OS1(D00)、以及暫存器202輸出資料OS2(D01)。接著，當T=3時，第一計數器的計數值回到0，此時，第一控制器控制暫存器201讀取輸入訊號IS(D10)，而暫存器201輸出資料OS1(D00)、暫存器202輸出資料OS2(D01)、以及暫存器203輸出資料OS3(D02)，以此類推。因此，三組輸入暫存器201～203分別依序讀取輸入訊號IS，且依序輸出輸出訊號。由於FIFO裝置200具有三組輸入暫存器201～203，故每組輸入暫存器的輸出可維持三個週期。
    為使輸入訊號IS能夠順利地由電源域PD1傳送至電源域PD2，本發明之一實施例係藉由非同步介面209與第一控制器206來控制多工器205的輸出。詳細操作原理如下所述。
    第2C圖中，電源域PD1之供應電壓高於電源域PD2之供應電壓，因此，第一時脈訊號PS1會超前第二時脈訊號PS2。另外，據一實施例，非同步介面209係由兩級D型正反器構成。非同步介面209可依據第二時脈訊號PS2對第一控制器204輸出之起始訊號ES進行取樣並輸出至第二控制器206。例如：第2C圖中T=0時，非同步介面209藉由第二時脈訊號PS2取樣到第一控制器204輸出之起始訊號ES之後，於T=1時傳給第二控制器206，使得第二控制器206中之第二計數器206a開始由0計數，同時間，第二控制器206亦控制多工器205輸出其輸出資料OS1(D00)。接著，於T=2時，輸出暫存器207再輸出其輸出資料OS4(D00)。如此一來，在電源域PD1之供應電壓高於電源域PD2之供應電壓時，於T=0時進入FIFO裝置200的輸入訊號IS(D00)可於T=2時由電源域PD2輸出。換言之，FIFO裝置200中之第二計數器206被起始訊號ES所觸發後，開始依據第二時脈訊號PS2進行計數(0~2)，使第二控制器206控制多工器205依序(0~2)輸出暫存器201~203的輸出資料D00~Dnm。最後，再由輸出暫存器207進行輸出。因此，本發明之架構，可解決因電源域PD1之第一時脈訊號PS1與電源域PD2之第二時脈訊號PS2之間維持時間(hold time)的問題。需注意的是，此實施例之當先入先出裝置200具有三個輸入暫存器201～203，輸出暫存器207所產生之第二輸出資料OS4落後輸入訊號IS至少二個第一時脈訊號PS1的時脈週期。而在另一實施例中，先入先出裝置200亦可具有三個以上的輸入暫存器，但輸入暫存器越多，第二輸出資料OS4落後輸入訊號IS的時間也會越長。
    第2D圖與第2C圖之差異在於電源域PD1之供應電壓低於電源域PD2之供應電壓，故第二時脈訊號PS2係超前第一時脈訊號PS1。由於非同步介面209取樣起始訊號ES的時間關係，第二計數器206a實際上會落後第一計數器204a兩個週期。故於T=0時進入FIFO裝置200的輸入訊號IS(D00)可於T=3時由電源域PD2輸出。而在此設計下，由時序圖可看出輸出暫存器207仍可以正確存取存於三級輸入暫存器201～203的資料。因此，可解決因電源域PD1之第一時脈訊號PS1與電源域PD2之第二時脈訊號PS2之間設定時間(setup time)的問題。需注意的是，此實施例之當先入先出裝置200具有三個輸入暫存器201～203，輸出暫存器207所產生之第二輸出資料OS4落後輸入訊號IS至少三個第一時脈訊號PS1的時脈週期。而在另一實施例中，先入先出裝置200亦可具有三個以上的輸入暫存器，但輸入暫存器越多，第二輸出資料OS4落後輸入訊號IS的時間也會越長。
    請參考第3圖，第3圖顯示本發明一實施例一種橫跨一第一電源域與一第二電源域的先入先出裝置之示意圖。先入先出裝置300與先入先出裝置200之差異在於，其來源時脈訊號SC亦可屬於另一電源域PD3，此時第一時脈訊號PS1與第二時脈訊號PS2係根據來源時脈訊號SC所產生的時脈，但三者各由不同的電源驅動，其餘操作原理與前述相同，在此不另行贅述。請參考第4圖，第4圖顯示本發明一實施例之一種橫跨一第一電源域(Power Domain)與一第二電源域的先入先出裝置之實現方法，包含以下步驟步驟S401：藉由複數個輸入暫存器接收一輸入訊號，其中，該些輸入暫存器各自具有一第一輸出資料；步驟S402：藉由一第一控制器，依據一順序以致能該些輸入暫存器，並產生一起始訊號；步驟S403：藉由一第二控制器，透過一非同步介面接收起始訊號，且依據該起始訊號產生一控制訊號以控制多工器輸出第二輸出資料步驟S404：藉由一多工器，接收該些第一輸出資料，並依據該順序輸出第一輸出資料，以產生第二輸出資料；以及步驟S405藉由一輸出暫存器，接收該第二輸出資料；其中，複數個輸入暫存器與第一控制器屬於第一電源域；多工器、第二控制器、非同步介面與輸出暫存器屬於第二電源域；以及，第一電源域依據一第一時脈訊號進行運作，第二電源域依據一第二時脈訊號進行運作，且第二時電源脈訊號與該第一時脈訊號可為不同步或不同相位。在一實施例中，第二時脈訊號PS2與第一時脈PS1訊號分別為根據來源時脈訊號SC所產生之時脈訊號。
    綜上所述，本發明橫跨兩電源域之先入先出(FIFO)裝置藉由複數個暫存器，於第一電源域中，先將輸入訊號依序的進行暫存，使得每筆輸入訊號的儲存週期增加，因此，在第二電域的電路可有較寬裕的時間將資料由暫存器讀出。故解決橫跨不同電源域，因電壓不同所產生的設定時間違例(Set Up Time Violation)與維持時間違例(Hold Time Violation)之狀況。
    200、300．．．先入先出裝置
    13、201~203．．．輸入暫存器
    204、206．．．控制器
    205．．．多工器
    15、207．．．輸出暫存器
    208a、208b、10、11．．．延遲單元
    209．．．非同步介面
    PD1~PD3．．．電源域
    P1~P3．．．供應電壓
    S301~S305．．．步驟
    第1A圖顯示IC分成不同的電源域之示意圖。
    第1B圖是先前技術於理想狀態之示意圖。
    第1C圖是先前技術之電源域PD1之供應電壓高於電源域PD2時之示意圖。
    第1D圖是先前技術之電源域PD2之供應電壓高於電源域PD1時之示意圖。
    第2A圖係本發明先入先出裝置一實施例之示意圖。
    第2B圖係本發明之一實施例之非同步介面之示意圖。
    第2C圖顯示本發明FIFO裝置一實施之時序圖(電源域PD1之供應電壓高於電源域PD2之供應電壓)。
    第2D圖顯示本發明FIFO裝置一實施之時序圖(電源域PD2之供應電壓高於電源域PD1之供應電壓)。
    第3圖係本發明先入先出裝置一實施例之示意圖。
    第4圖顯示本發明FIFO裝置一實施例之流程圖。
    200．．．先入先出裝置
    201~203．．．輸入暫存器
    204、206．．．控制器
    205．．．多工器
    207．．．輸出暫存器
    208a、208b、10、11．．．延遲單元
    209．．．非同步介面
    权利要求:
    Claims (12)
    [1] 一種橫跨一第一電源域(Power Domain)與一第二電源域的先入先出(First In First Out,FIFO)裝置，其包含：複數個輸入暫存器，屬於該第一電源域，用以接收一輸入訊號，且每一輸入暫存器各自輸出一第一輸出資料；一第一控制器，其屬於該第一電源域，用以依據一順序以致能該些輸入暫存器，並產生一起始訊號；一多工器，屬於該第二電源域，用以接收該些第一輸出資料並依據該順序輸出該第一輸出資料，以產生一第二輸出資料；一第二控制器，屬於該第二電源域，其透過一非同步介面接收該起始訊號，且依據該起始訊號產生一控制訊號以控制該多工器輸出該第二輸出資料；以及一輸出暫存器，屬於該第二電源域，用以接收該第二輸出資料；其中，該第一電源域依據一第一時脈訊號進行運作，該第二電源域依據一第二時脈訊號進行運作，且該第二時脈訊號與該第一時脈訊號不同步。
    [2] 如申請專利範圍第1項所述之先入先出裝置，其中該些輸入暫存器包含至少三個輸入暫存器。
    [3] 如申請專利範圍第1項所述之先入先出裝置，其中當該些輸入暫存器包含三個輸入暫存器，且該第一電源域的供應電壓高於該第二電源域的供應電壓時，該第二輸出資料落後該輸入訊號至少二個該第一時脈訊號的時脈週期。
    [4] 如申請專利範圍第1項所述之先入先出裝置，其中當該些輸入暫存器包含三個輸入暫存器，且該第一電源域的供應電壓低於該第二電源域的供應電壓時，該第二輸出資料落後該輸入訊號至少三個該第一時脈訊號的時脈週期。
    [5] 如申請專利範圍第1項所述之先入先出裝置，其中該輸出暫存器與該些輸入暫存器中之每一輸入暫存器為一D型正反器(D Flip-Flop)。
    [6] 如申請專利範圍第1項所述之先入先出裝置，其中該第一控制器包括一第一計數器，該第一計數器被該第一時脈訊號觸發並依照該順序進行計數，使該第一控制器依該順序致能該些輸入暫存器。
    [7] 如申請專利範圍第1項所述之先入先出裝置，其中該第二控制器包括一第二計數器，該第二計數器被該第二時脈訊號觸發，且依據該起始訊號開始按照該順序進行計數，使該第二控制器控制該多工器，使該多工器依據該順序輸出該些第一輸出資料。
    [8] 如申請專利範圍第1項所述之先入先出裝置，其中該非同步介面包含一二級D型正反器，且該非同步介面為該第二電源域並接收該起始訊號，且具有一輸出端將該起始訊號傳送至該第二控制器。
    [9] 一種橫跨一第一電源域(Power Domain)與一第二電源域的先入先出裝置之實現方法，包含以下步驟：藉由複數個輸入暫存器接收一輸入訊號，其中該些輸入暫存器各自具有一第一輸出資料；藉由一第一控制器，依據一順序以致能該些輸入暫存器，並產生一起始訊號；藉由一多工器，接收該些第一輸出資料，並依據該順序輸出該第一輸出資料，以產生一第二輸出資料；藉由一第二控制器，透過一非同步介面接收該起始訊號，且依據該起始訊號產生一控制訊號以控制該多工器輸出該第二輸出資料；以及藉由一輸出暫存器，接收該第二輸出資料；其中，該複數個輸入暫存器與該第一控制器屬於該第一電源域；該多工器、該第二控制器、該非同步介面與該輸出暫存器屬於該第二電源域；以及該第一電源域依據一第一時脈訊號進行運作，該第二電源域依據一第二時脈訊號進行運作，且該第一電源域的供應電壓與該一第二電源域的供應電壓不同。
    [10] 如申請專利範圍第9項所述之方法，其中係藉由至少三個輸入暫存器接收該輸入訊號。
    [11] 如申請專利範圍第9項所述之方法，更包含以下步驟：藉由一第一計數器進行計數，且該第一計數器依據該第一時脈訊號觸發並依照該順序進行計數，使該第一控制器依該順序致能該些寫入該些暫存器。
    [12] 如申請專利範圍第9項所述之方法，更包含以下步驟：藉由一第二計數器進行計數，且該第二計數器依據該第二時脈訊號觸發並依照該起始訊號開始按照該順序進行計數，使該第二控制器控制該多工器，使該多工器依據該順序輸出該些第一輸出資料。
    类似技术:
    公开号 | 公开日 | 专利标题
    US4785415A|1988-11-15|Digital data buffer and variable shift register
    US7366938B2|2008-04-29|Reset in a system-on-chip circuit
    TWI466016B|2014-12-21|先入先出裝置及其實現方法
    US9197211B2|2015-11-24|Reset synchronization logic circuit
    US10725950B2|2020-07-28|Peripheral interface circuit for serial memory
    US10146251B2|2018-12-04|Semiconductor device
    TWI658700B|2019-05-01|積體電路、多通道傳輸裝置及其信號傳輸方法
    CN111161766B|2021-12-03|Ddr sdram物理层接口电路与ddr sdram控制装置
    US9843339B1|2017-12-12|Asynchronous pulse domain to synchronous digital domain converter
    JP2009080634A|2009-04-16|リセットクロック制御回路
    US6792554B2|2004-09-14|Method and system for synchronously transferring data between clock domains sourced by the same clock
    GB2513529A|2014-11-05|System and method of low latency data tranfer between clock domains operated in various synchronization modes
    KR101136936B1|2012-04-20|반도체 장치 및 그 동작방법
    TWI518703B|2016-01-21|提供多埠功能的記憶體裝置與方法
    TWI437411B|2014-05-11|用於時脈樹轉換處的先入先出（ｆｉｆｏ）裝置與方法
    US10924091B2|2021-02-16|Immediate fail detect clock domain crossing synchronizer
    CN102880441B|2015-06-10|先入先出装置及其实现方法
    CN104637525B|2018-08-21|一种延迟计数器
    JP2022505662A|2022-01-14|非同期ａｓｉｃ
    US7007186B1|2006-02-28|Systems and methods for synchronizing a signal across multiple clock domains in an integrated circuit
    CN111857647A|2020-10-30|先入先出装置与相关的驱动方法
    CN105607689A|2016-05-25|高速多相时钟同步方法
    WO2020172871A1|2020-09-03|一种数据处理装置
    Kumar et al.2014|Verification of Asynchronous FIFO using System Verilog
    Herlev et al.2014|Open core protocol | clock domain crossing interfaces
    同族专利:
    公开号 | 公开日
    US20130007314A1|2013-01-03|
    US8578074B2|2013-11-05|
    TWI466016B|2014-12-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US5841750A|1996-04-19|1998-11-24|Asahi Kasei Microsystems Co., Ltd.|Information playback apparatus|
    AU9798598A|1997-10-10|1999-05-03|Rambus Incorporated|Apparatus and method for generating a distributed clock signal using gear ratio techniques|
    US6594329B1|1999-11-01|2003-07-15|Intel Corporation|Elastic buffer|
    US7180891B1|2002-01-25|2007-02-20|Advanced Micro Devices, Inc.|Method of transferring data to multiple units operating in a lower-frequency domain|
    US6900665B2|2003-06-10|2005-05-31|James Ma|Transfer of digital data across asynchronous clock domains|
    US7454538B2|2005-05-11|2008-11-18|Qualcomm Incorporated|Latency insensitive FIFO signaling protocol|
    US7793021B2|2006-01-05|2010-09-07|Freescale Semiconductor, Inc.|Method for synchronizing a transmission of information and a device having synchronizing capabilities|
    US8266405B2|2006-12-13|2012-09-11|Cypress Semiconductor Corporation|Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain|
    US7737752B2|2007-05-17|2010-06-15|Globalfoundries Inc|Techniques for integrated circuit clock management|
    US8014485B2|2007-05-17|2011-09-06|Advanced Micro Devices, Inc.|Techniques for integrated circuit clock management using multiple clock generators|
    US7839016B2|2007-12-13|2010-11-23|Arm Limited|Maintaining output I/O signals within an integrated circuit with multiple power domains|
    US8139430B2|2008-07-01|2012-03-20|International Business Machines Corporation|Power-on initialization and test for a cascade interconnect memory system|
    US8352774B2|2010-06-23|2013-01-08|King Fahd University Of Petroleum And Minerals|Inter-clock domain data transfer FIFO circuit|EP2573947A1|2011-09-16|2013-03-27|Alcatel Lucent|Method and apparatus for exchanging data signals over a plurality of domains in a home network|
    US9715914B1|2015-09-26|2017-07-25|Syntropy Systems, Llc|Polyphase buffer for rate-conversion|
    US10928850B2|2019-04-25|2021-02-23|Realtek Semiconductor Corporation|First in and first out apparatus and driving method thereof|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    TW100123335A|TWI466016B|2011-07-01|2011-07-01|先入先出裝置及其實現方法|TW100123335A| TWI466016B|2011-07-01|2011-07-01|先入先出裝置及其實現方法|
    US13/538,396| US8578074B2|2011-07-01|2012-06-29|First in first out device and method thereof|
    [返回顶部]