台湾专利TW201303595A 橫越多個記憶體區塊之資料保護

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专利摘要:
本發明揭示橫越多個記憶體區塊之資料保護，其可包含將一碼字之一第一部分寫入於一第一記憶體區塊之第一位置中及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中。相對於該第二記憶體區塊及該第一記憶體區塊，該第二位置可不同於該第一位置。
公开号:TW201303595A
申请号:TW101119402
申请日:2012-05-30
公开日:2013-01-16
发明作者:Sampath K Ratnam；Troy D Larsen；Doyle W Rivers；Troy A Manning；Martin L Culley
申请人:Micron Technology Inc；
IPC主号:G06F11-00

专利说明:
橫越多個記憶體區塊之資料保護
本發明一般而言係關於半導體記憶體裝置、方法及系統，且更特定而言係關於橫越多個記憶體區塊之資料保護。
記憶體裝置通常經提供作為電腦或其他電子裝置中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體在內之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資訊且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)以及其他記憶體。非揮發性記憶體可藉由在不供電時存留所儲存資訊而提供持續資訊且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)、相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)(諸如自旋扭矩傳輸隨機存取記憶體(STT RAM))以及其他記憶體。
可將若干記憶體裝置組合在一起以形成一固態硬碟(SSD)。一固態硬碟可包含非揮發性記憶體(例如，NAND快閃記憶體及NOR快閃記憶體)及/或可包含揮發性記憶體(例如，DRAM及SRAM)以及各種其他類型之非揮發性及揮發性記憶體。對於一廣泛範圍之電子應用，可利用包含浮動閘極快閃裝置及電荷陷獲快閃(CTF)裝置(其使用將資訊儲存於氮化物層中之電荷陷阱中之半導體-氧化物-氮化物-氧化物-半導體及金屬-氧化物-氮化物-氧化物-半導體電容器結構)之快閃記憶體裝置作為一非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體胞。
可使用一SSD來替換硬碟機作為一電腦之主要儲存裝置，此乃因該固態硬碟可在效能、大小、重量、耐用性、操作溫度範圍及電力消耗方面具有勝於硬碟之優點。舉例而言，SSD可在與磁碟機相比較時因其缺乏移動部件而具有優越效能，此可避免尋覓時間、延時及與磁碟機相關聯之其他機電延遲。SSD製造商可使用非揮發性快閃記憶體來形成可不使用一內部電池電源之快閃SSD，因此允許該硬碟更通用且更小型。
一SSD可包含若干個記憶體裝置，例如，若干個記憶體晶片(如本文中所使用，「若干個」某物可係指此等事物中之一或多者，例如，若干個記憶體裝置可係指一或多個記憶體裝置)。如熟習此項技術者將瞭解，一記憶體晶片可包含若干個晶粒及/或邏輯單元(LUN)。每一晶粒上可包含若干個記憶體陣列及周邊電路。該等記憶體陣列可包含組織成若干個實體頁之若干個記憶體胞，且該等實體頁可組織成若干個區塊。資訊可寫入至頁作為碼字，其中一碼字包含寫入資訊及錯誤資訊，例如，錯誤偵測及/或校正資訊。在各種例項中，可將若干個碼字寫入至一單個頁。
本發明包含用於橫越多個記憶體區塊之資料保護之方法、裝置及系統。一項方法實施例包含將一碼字之一第一部分寫入於一第一記憶體區塊之一第一位置中及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中。相對於該第二記憶體區塊及該第一記憶體區塊，該第二位置可不同於該第一位置。用以寫入碼字之某些先前方法包含每頁(例如，一單個記憶體區塊中之每記憶體胞頁)寫入一整個碼字或一個以上整個碼字。
本發明可用於幫助藉由佈置碼字以減輕及/或減少峰值錯誤源而減少具有系統相依性之錯誤，例如，可解決問題設計、製程及/或其他困境。考量各種拓撲相依錯誤率，碼字可以導致較低峰值錯誤率之一方式予以佈置。減少峰值錯誤率可對系統設計具有一直接影響，舉例而言，此乃因系統之設計可考量最糟情形困境。
在本發明之以下實施方式中，參考形成本發明之一部分之隨附圖式，且在該等圖式中以圖解說明之方式展示可如何實踐本發明之若干項實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之情況下作出製程、電、及/或結構改變。如本文中所使用，指定符「B」、「D」、「N」、「M」、「R」及「S」(特定而言關於圖式中之元件符號)指示本發明之若干項實施例可包含如此指定之若干個特定特徵。
本文中之圖遵循其中第一數字或前幾個數字對應於圖式圖編號，且剩餘數字識別該圖式中之一元件或組件之一編號慣例。不同的圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，360-1可指代圖3中之元件「60-1」，且在圖4中一類似元件可指代為「460-1」。如將瞭解，可添加、交換及/或消除本文中各種實施例中所示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對比例尺意欲圖解說明本發明之實施例且不應視為限定意義。
圖1係根據本發明之若干項實施例之一非揮發性記憶體陣列100之一部分之一示意圖。圖1之實施例圖解說明一NAND架構非揮發性記憶體陣列。然而，本文中所闡述之實施例不限於此實例。如圖1中所示，記憶體陣列100包含存取線(例如，字線105-1、...、105-N)及交叉資料線(例如，局部位元線107-1、107-2、107-3、...、107-M)。為便於在數位環境中定址，字線105-1、...、105-N之數目及局部位元線107-1、107-2、107-3、...、107-M之數目可係2之某一冪，例如，256個字線×4,096個位元線。然而，實施例不限於係2之一冪個字線105-1、...、105-N及/或位元線107-1、107-2、107-3、...、107-M之數目。
記憶體陣列100包含NAND串109-1、109-2、109-3、...、109-M。每一NAND串包含非揮發性記憶體胞111-1、...、111-N，每一者以通信方式耦合至一各別字線105-1、...、105-N。每一NAND串(及其構成記憶體胞)亦係與一局部位元線107-1、107-2、107-3、...、107-M相關聯。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體胞111-1、...、111-N在一源極選擇閘極(SGS)(例如，一場效應電晶體(FET)113)與一汲極選擇閘極(SGD)(例如，FET 119)之間源極至汲極地串聯連接。每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號將一各別NAND串選擇性地耦合至一共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號將一各別NAND串選擇性地耦合至一各別位元線。
如圖1中所圖解說明之實施例中所展示，源極選擇閘極113之一源極連接至一共同源極線123。源極選擇閘極113之汲極連接至對應的NAND串109-1之記憶體胞111-1之源極。汲極選擇閘極119之汲極在汲極觸點121-1處連接至對應NAND串109-1之位元線107-1。汲極選擇閘極119之源極連接至對應NAND串109-1之最後記憶體胞111-N之汲極(例如’一浮動閘極電晶體)。
在若干項實施例中，非揮發性記憶體胞111-1、...、111-N之構造包含一源極、一汲極、諸如一浮動閘極之一電荷儲存節點及一控制閘極。非揮發性記憶體胞111-1、...、111-N使其控制閘極分別耦合至一字線105-1、...、105-N。一「行」非揮發性記憶體胞111-1、...、111-N構成NAND串109-1、109-2、109-3、...、109-M且分別耦合至一既定局部位元線107-1、107-2、107-3、...、107-M。一「列」非揮發性記憶體胞係通常耦合至一既定字線105-1、...、105-N之彼等記憶體胞。術語「行」及「列」之使用並非意欲暗示非揮發性記憶體胞之一特定線性(例如，垂直及/或水平)定向。一NOR陣列架構將係類似佈置，惟記憶體胞串將係並聯耦合於該等選擇閘極之間。
如熟習此項技術者將瞭解，可將耦合至一選定字線(例如，105-1、...、105-N)之單元之子組作為一群組一起程式化及/或感測(例如，讀取)。一程式化操作(例如，一寫入操作)可包含施加若干個程式化脈衝(例如，16 V至20 V)至一選定字線以便將耦合至彼選定存取線之選定單元之臨限電壓(Vt)增加至對應於一目標(例如，所期望)程式化狀態之一所期望程式化電壓位準。
一感測操作(諸如一讀取或程式化驗證操作)可包含感測耦合至一選定單元之一位元線之一電壓及/或電流改變以便判定該選定單元之狀態。感測操作可涉及提供一電壓至(例如，加偏壓於)與一選定記憶體胞相關聯之一位元線(例如，位元線107-1)，該電壓超過提供至與該選定記憶體胞相關聯之一源極線(例如，源極線123)之一電壓(例如，偏壓電壓)。另一選擇係，一感測操作可包含預充電位元線107-1，隨後當一選定單元開始導電時放電並感測該放電。
感測一選定單元之狀態可包含提供若干個感測電壓(例如，讀取電壓)至一選定字線同時提供若干個通過信號(例如，讀取通過電壓)至耦合至該串之未選定單元之字線以足以將該等未選定單元置於一導電狀態中而不管未選定單元之臨限電壓如何。對應於正被讀取及/或驗證之選定單元之位元線可經感測以判定該選定單元是否回應於施加至該選定字線之特定感測電壓而導電。舉例而言，一選定單元之狀態可由位元線電流在其處到達與一特定狀態相關聯之一特定參考電流之字線電壓來判定。
如熟習此項技術者將瞭解，在對一NAND串中之一選定記憶體胞執行之一感測操作中，該串之未選定記憶體胞經加偏壓以便處於一導電狀態中。在此一感測操作中，可基於在對應於該串之位元線上所感測之電流及/或電壓來判定該選定單元之狀態。舉例而言，可基於該位元線電流在一既定時間週期中是改變了一特定量還是到達一特定位準而判定該選定單元之狀態。
當該選定單元係處於一導電狀態中時，電流在該串之一個端處之源極線觸點與該串之另一端處之一位元線觸點之間流動。如此，與感測該選定單元相關聯之電流透過該串中之其他單元中之每一者、單元堆疊之間的擴散區及選擇電晶體而攜載。
圖2係根據本發明之若干項實施例之包含至少一個記憶體系統204之一計算系統225之一方塊圖。在圖2中所圖解說明之實施例中，記憶體系統204(例如，一固態硬碟(SSD))可包含一主機介面206、一記憶體控制器208(例如，記憶體控制電路及/或記憶體控制韌體)及若干個記憶體裝置210-1、...、210-D(例如，包含非揮發性多位階記憶體胞之固態記憶體裝置)。記憶體裝置210-1、...、210-D可為記憶體系統提供一儲存磁碟區，例如，藉助經格式化至該等記憶體裝置之一檔案系統。在若干項實施例中，記憶體控制器208可係耦合至包含實體主機介面206及記憶體裝置210-1、...、210-D之一印刷電路板之一特殊應用積體電路(ASIC)。
如圖2中所圖解說明，記憶體控制器208可耦合至主機介面206及藉由複數個通道耦合至記憶體裝置210-1、...、210-D。除如熟習此項技術者將瞭解之其他記憶體操作以外，記憶體控制器208亦可經組態以執行本文中所闡述之操作。主機介面206可用於在記憶體系統204與另一裝置(諸如一主機202)之間傳遞資訊。主機202可包含一記憶體存取裝置，例如，一處理器。熟習此項技術者將瞭解，「一處理器」可意指一或多個處理器，諸如，一平行處理系統、若干個共處理器等。實例性主機包含膝上型電腦、個人電腦、數位相機、數位記錄及回放裝置、行動電話、PDA、記憶體讀卡器、介面集線器及諸如此類。對於若干項實施例，主機介面206可呈一標準化介面之形式。舉例而言，當記憶體系統204用於一計算系統225中之資訊儲存時，實體主機介面206可係一串列進階技術附接(SATA)、高速周邊組件互連(PCIe)或一通用串列匯流排(USB)以及其他連接器及介面。然而，一般而言，主機介面206可提供用於在記憶體系統204與具有用於主機介面206之相容接收器之一主機202之間傳遞控制、位址、資訊及其他信號之一介面。
記憶體控制器208可包含主機-記憶體轉譯電路，該主機-記憶體轉譯電路經組態以將主機位址轉譯成記憶體位址(例如，與諸如一讀取及/或寫入命令之一接收命令相關聯之位址)。主機-記憶體轉譯電路可(舉例而言)將主機區段讀取及寫入操作轉換為定向至記憶體裝置210-1、...、210-D之特定部分之命令。每一主機操作可被轉譯成單區段或多區段記憶體裝置210-1、...、210-D操作。舉例而言，主機讀取及寫入命令可被轉譯成記憶體裝置210-1、...、210-D讀取及寫入命令。儘管可僅使用記憶體控制電路，但本發明之若干項實施例可經由記憶體控制韌體實施。因此，如本文中所使用，「記憶體控制器」經定義以包含記憶體控制電路及/或記憶體控制韌體。記憶體控制韌體可儲存於一有形媒體中且可由記憶體控制器208執行以致使記憶體系統204執行本文中所闡述之各種功能，例如，將一碼字之部分寫入於不同記憶體區塊之不同位置中。
主機-記憶體轉譯電路可包含第一及/或第二層級錯誤電路。錯誤電路之某些實例可執行錯誤偵測及/或錯誤校正。如熟習此項技術者將所理解，第一層級錯誤電路可經組態以偵測錯誤及/或應用錯誤校正(諸如BCH錯誤校正)以偵測及/或校正與儲存於記憶體裝置210-1、...、210-D中之資訊相關聯之錯誤。舉例而言，第一層級錯誤電路可經由一1080位元碼字提供29個位元之錯誤校正，然而，實施例不限於碼字之特定大小或每碼字之錯誤校正之量。在若干項實施例中，錯誤校正之位元之數目可在一每碼字基礎上經最佳化以獲得最佳錯誤特性。舉例而言，可為與具有一較高錯誤率之存取線(例如，接近一汲極選擇線之字線)相關聯之碼字提供較多錯誤校正。一碼字可包含小於、等於或大於一資料頁中之一資訊量之一資訊量。舉例而言，一碼字可包含寫入資訊(例如，使用者資訊)、快閃轉譯層(FTL)特定資訊、第一層級錯誤資訊(例如，CRC資訊)及/或第二層級錯誤資訊(例如，同位資訊)。
諸如回應於第一層級錯誤電路判定存在超過臨限量之可校正錯誤，第二層級錯誤電路可校正由第一層級錯誤電路不可校正之錯誤，例如，不可校正錯誤校正碼(UECC)錯誤。UECC錯誤可藉由使用第二層級錯誤資訊(例如，同位資訊)重新形成先前所寫入之寫入資訊而得以校正。第二級錯誤電路可包含「互斥或」(XOR)電路，例如，RAIDXOR電路。該XOR電路可基於自主機介面電路所接收之寫入資訊而計算同位資訊。舉例而言，針對寫入至若干個記憶體裝置210-1、...、210-D中之其他者之寫入資訊之每一位元，可由RAID XOR電路計算一同位位元並將其寫入至記憶體裝置210-1、...、210-D中之一特定者。實施例不限於包括RAID XOR電路之第二層級錯誤電路，實施例以不限於使用一RAID之第二層級錯誤電路，此乃因第二層級錯誤電路可在不使用一RAID之情況下實施。
與圖2中之記憶體控制器208相關聯之ECC電路可計算寫入資訊之部分(例如，片段)之第一層級錯誤資訊及/或儲存於記憶體裝置中之第二層級偵測(例如，同位)資訊。寫入資訊及錯誤資訊可被一同寫入。若在資訊(無論是寫入資訊還是同位資訊)中偵測到一錯誤，則可使用第一層級錯誤資訊以試圖在實施一第二層級之錯誤校正(例如，與以上所闡述之同位資訊相關聯之校正)之前或在不實施該第二層級之錯誤校正之情況下校正該錯誤。一記憶體系統可儲存足夠第一層級錯誤資訊以使能夠校正臨限量之錯誤位元。若在一讀取操作期間偵測到包含比可藉助第一層級錯誤資訊校正之位元錯誤多之位元錯誤之一錯誤(例如，一UECC錯誤)，則可實施(例如)使用上文所闡述之同位資訊之第二層級錯誤校正，例如，可使用同位資訊及寫入資訊之一剩餘部分重新形成與該(等)錯誤相關聯之資訊。
根據本發明之若干項實施例，寫入資訊可係在一RAID操作中橫越複數個通道經等量化至若干個固態記憶體裝置。如熟習此項技術者將瞭解，等量化包含劃分(例如，分割)資訊以使得其係橫越複數個通道儲存(舉例而言)於一個以上裝置上。儲存所劃分資訊之一個以上裝置之部分統稱為一等量空間(strip)。相比而言，鏡像化可包含將資訊之複本儲存於一個以上裝置上。
一RAID結構可表示經設計以橫越多個記憶體裝置劃分及/或複製資訊之一RAID儲存方案之一實施方案。舉例而言，可橫越兩個或兩個以上裝置將資料等量化及/或鏡像化。另外，等量化可包含將寫入資訊劃分成若干部分且將至少一個部分段儲存於若干個記憶體裝置中之每一者中。鏡像化可包含將寫入資訊之一複本冗餘地儲存於至少兩個記憶體裝置中。等量化與鏡像化兩者皆可包含使用錯誤偵測。同位資訊可儲存於相同記憶體裝置中作為寫入資訊及/或儲存於單獨於儲存寫入資訊之裝置之一裝置中。根據本發明之若干項實施例，欲由一記憶體系統實施之特定RAID結構可係一可程式化選項。
一記憶體通道、一記憶體裝置、一記憶體區塊、一記憶體頁或一記憶體裝置之另一部分可經歷一不可校正錯誤或其他錯誤。類似於形成同位資訊之情形，記憶體系統(例如，RAID XOR電路)可使用同位資訊連同寫入資訊來計算與經歷一不可校正錯誤或其他錯誤之記憶體系統之一部分相關聯之資訊之替代資訊。
記憶體控制器208可維持一LBA表及/或一區塊表。LBA表可儲存若干個記憶體裝置210-1、...、210-D中之頁之實體頁位址且包含對應邏輯位址。LBA表可由含於一相關聯命令(例如，一相關聯SATA命令)中之LBA來加索引。LBA表可用於查詢對應於其中可儲存對應資訊之邏輯區塊位址之實體頁位址。區塊表可儲存若干個記憶體裝置210-1、...、210-D中之可抹除區塊之資訊。儲存於該區塊表中之資訊可包含有效頁資訊、抹除計數及其他狀態資訊。自區塊表存取之資訊可由實體區塊位址來加索引。
記憶體控制器208可與記憶體裝置210-1、...、210-D通信以讀取、寫入及抹除資訊，以及其他操作。儘管記憶體裝置210-1、...、210-D經圖解說明係耦合至一集體記憶體控制器208、但本發明之若干項實施例可包含用於每一記憶體通道之一離散非揮發性記憶體控制器。一記憶體裝置210-1、...、210-D可包含若干個記憶體胞陣列，例如，圖1中所圖解說明之陣列100。
記憶體裝置210-1、...、210-D可包含可分組之若干個記憶體胞。如本文中所使用，一群組可包含若干個記憶體胞，諸如，一頁、區塊、平面、晶粒，一整個陣列或其他記憶體胞群組。舉例而言，某些記憶體陣列可包含構成一記憶體胞區塊之若干個記憶體胞頁。若干個區塊可包含於一記憶體胞平面中。若干個記憶體胞平面可包含於一晶粒上。作為一實例，一128 Gb記憶體裝置可包含每頁4314個位元組之資訊(例如，4096個位元組之寫入資訊加218個位元組之附加項資訊)、每區塊128個頁、每平面2048個區塊及每裝置16個平面。
圖2之實施例可包含為不使本發明之實施例模糊而不加以圖解說明之額外電路。舉例而言，記憶體系統204可包含位址電路以鎖存透過I/O電路經由I/O連接提供之位址信號。可藉由一列解碼器及一行解碼器接收並解碼位址信號以存取記憶體裝置210-1、...、210-D。熟習此項技術者將瞭解，位址輸入連接之數目可取決於記憶體裝置210-1、...、210-D之密度及架構。
圖3圖解說明根據本發明之若干項實施例之一記憶體裝置310(例如，類似於圖2中之記憶體裝置210-1、...、210-D)之一部分之一方塊圖。儘管圖3中未展示，但熟習此項技術者將瞭解，記憶體裝置310可連同與其操作相關聯之各種周邊電路一起位於一半導體晶粒上。記憶體裝置310可包含(例如)類似於圖1中所圖解說明之陣列100之若干個記憶體胞陣列。
如圖3中所示，記憶體裝置310可包含記憶體胞之若干個實體區塊360-1(區塊1)、360-2(區塊2)、...、360-B(區塊B)。作為一實例，記憶體裝置310中實體區塊之數目可係128個區塊、4,096個區塊或32,768個區塊；然而，實施例不限於一記憶體裝置中之特定數目個或多個實體區塊。在圖3中所圖解說明之實施例中，記憶體裝置310可係(舉例而言)一NAND快閃記憶體裝置以使得(舉例而言)每一實體區塊360-1、360-2、...、360-B中之記憶體胞可作為一單元一同抹除，例如，每一實體區塊中之胞可以一實質上同時方式抹除。
指示符「R」用於指示一實體區塊(例如，360-1、360-2、...、360-B)可包含列之數目。在某些實施例中，每一實體區塊中之列(例如，字線)之數目可係64，但實施例不限於每實體區塊特定數目個列370-1、370-2、...、370-R。如熟習此項技術者將瞭解，每一列370-1、370-2、...、370-R可包含若干個實體頁、例如，一偶數頁及一奇數頁。一實體頁係指一寫入及/或讀取單元，例如，一同或作為一功能性記憶體胞群組寫入及/或讀取之若干個胞。因此，可藉助單獨寫入及/或讀取操作來寫入及/或讀取一偶數頁及一奇數頁。
針對包含多位階胞(MLC)之實施例，可將一實體頁在邏輯上劃分成一下部頁及一上部頁，且在某些例項中，若干個中間頁。舉例而言，儲存兩個位元之資訊之一記憶體胞可將一個位元貢獻給一上部資訊頁及將一個位元貢獻給一下部資訊頁。因此，一記憶體胞可經程式化至一資料狀態「01」，其中「0」對應於下部頁且「1」對應於上部頁。舉例而言，儲存三個位元之資訊之一記憶體胞可將一個位元貢獻給一上部資訊頁，將一個位元貢獻給一中間資訊頁及將一個位元貢獻給一下部資訊頁。因此，一記憶體胞可經程式化至一資料狀態「101」，其中「1」對應於下部頁，「0」對應於中間頁且「1」對應於上部頁。實施例不限於此等特定實例。程式化一記憶體胞可包含若干個下部頁程式化、中間頁程式化及上部頁程式化。下部頁程式化及/或中間頁程式化可包含將記憶體胞程式化至一中間狀態且上部頁程式化包含將記憶體胞程式化至一最終狀態。邏輯上部頁、邏輯中間頁及/或邏輯下部頁可係相同實體頁之一部分。
在本發明之若干項實施例中，且如圖3中所示，一頁可將資訊儲存於若干個區段380-1、380-2、...、380-S中。指示符「S」用於指示一頁可包含區段之數目。每一區段380-1、380-2、...、380-S可儲存寫入資訊及/或錯誤資訊(諸如錯誤校正碼(ECC)資訊)及/或其他資訊(諸如邏輯區塊位址(LBA)資訊)。如熟習此項技術者將瞭解，邏輯區塊定址係可由一主機用於識別一資訊區段之一方案，例如，每一區段可對應於一唯一LBA。在若干項實施例中，一區段係一儲存磁碟區之最小可定址部分。作為一實例，一資訊區段可係若干個資訊位元組，例如，256個位元組、512個位元組或1,024個位元組。舉例而言，一SSD可在一頁中具有4個、8個或16個區段，其中一區段可系512個位元組，且一SSD可每實體區塊具有128個、256個或512個頁，因此實體區塊大小係131072個位元組、262144個位元組及524288個位元組。實施例不限於此等實例。
注意，實體區塊360-1、360-2、...、360-B、列370-1、370-2、...、370-R、區段380-1、380-2、...、380-S及頁之其他組態係可能的。舉例而言，實體區塊360-1、360-2、...、360-B之列370-1、370-2、...、370-R可各自對應於可包含(舉例而言)多於或少於512個位元組之資訊之一單個區段而儲存資訊。
包含(舉例而言)寫入資訊(例如，使用者資訊)、快閃轉譯層(FTL)特定資訊、第一層級錯誤資訊(例如，CRC資訊)及/或第二層級錯誤資訊(例如，同位資訊)之資訊可作為一碼字被寫入。碼字可包含寫入資訊346之若干個部分及同位資訊350之若干個部分。碼字可在寫入碼字之前自寫入資訊及同位資訊編譯。舉例而言，同位資訊可係針對寫入資訊計算且與寫入資訊組合以在寫入該碼字之前形成一碼字。如本文中所闡述，可藉助一記憶體控制器(例如，控制韌體及/或第二層級錯誤電路)產生(例如，計算)同位資訊。相對於圖3，寫入資訊346之部分及同位資訊350之部分經圖解說明為資訊之區段380-1、380-2、...、380-S，然而，實施例不限於此，此乃因資訊之部分可經劃分成除區段380-1、380-2、...、380-S以外之部分。
根據本發明之若干項實施例，一單個碼字之部分可寫入於一記憶體裝置310之不同區塊360-1、360-2、...、360-B中。該單個碼字之部分可寫入於記憶體裝置310之不同陣列中。此外，碼字之不同部分可寫入於不同區塊360-1、360-2、...、360-B之不同位置中。舉例而言，包含寫入資訊346及同位資訊350之一單個碼字可作為一第一部分橫越區塊360-1之列370-1(例如，一頁及/或字線)予以寫入及作為一第二部分橫越區塊360-2之列370X(例如，一頁及/或字線)予以寫入。
該第一部分可寫入於第一區塊360-1中之一第一位置(例如，列370-1)中，且第二部分可寫入於第二區塊360-2中之一第二位置(例如，列370X)中。相對於第二記憶體區塊360-2及第一記憶體區塊360-1，第二位置370X不同於第一位置370-1。舉例而言，第一區塊360-1及第二區塊360-2可各自包含若干個字線，例如，64個字線。第一位置可係在第一區塊360-1之一特定位置中之一字線，例如，第一區塊360-1之第1號字線，且第二位置可係第二區塊之一不同位置中之一字線，例如，第二區塊360-2之第2號字線。在某些實施例中，一碼字之兩個或兩個以上部分可橫越一第一區塊360-1中之兩個或兩個以上字線予以寫入且碼字之至少一個部分可橫越一第二區塊360-2中之至少一個字線予以寫入。第一字線及第二字線中之一者可比第一字線及第二字線中之另一者更接近各別記憶體區塊中之一汲極選擇線。第一位置可具有一第一錯誤率且第二位置可具有不同於第一錯誤率之一第二錯誤率。
寫入第一部分可包含程式化一第一記憶體胞頁。寫入第二部分可包含程式化一第二記憶體胞頁。在某些實施例中，程式化第一記憶體胞頁可包含程式化第一數目個記憶體胞中之一下部資訊頁，且程式化第二記憶體胞頁可包含程式化第二數目個記憶體胞中之一上部資訊頁，或反之亦然。碼字可包含第一數目個記憶體胞中之下部資訊頁及第二數目個記憶體胞中之上部資訊頁。第二數目個記憶體胞可經程式化有不包含於該碼字中之一下部資訊頁，例如，程式化於第二數目個記憶體胞中之下部資訊頁可包含於一不同碼字中。在若干項實施例中，寫入第一部分可包含程式化若干個下部資訊頁且寫入第二部分可包含程式化若干個上部資訊頁，或反之亦然。
在若干項實施例中，經程式化於若干個記憶體胞中之一下部資訊頁及一上部資訊頁兩者可係一個碼字之一部分。一下部資訊頁及一上部資訊頁可橫越區塊360-1中之列370-1被程式化至記憶體胞作為一碼字之一部分，而碼字之另一部分可係橫越區塊360-2中之列370X予以寫入。
碼字可作為兩個以上個部分予以寫入。舉例而言，相對於圖3，碼字可作為一第一部分寫入於一第一區塊360-1之一第一位置(例如，列370-1)中，作為一第二部分寫入於一第二區塊360-2之一第二位置(例如，列370X)中及作為一第三部分寫入於一第三區塊360-B之一第三位置(例如，列370Y)中。
一記憶體裝置310及/或一記憶體區塊360-1、360-2、...、360-B中之不同位置可具有與其相關聯之不同錯誤率。舉例而言，一記憶體裝置310之每一記憶體區塊360-1、360-2、...、360-B中之一第一位置可具有一錯誤率1x，一第二位置可具有一錯誤率2x、一第三位置可具有一錯誤率3x及一第四位置可具有一錯誤率4x。若一碼字欲橫越四個記憶體區塊中之每一者之第四位置寫入，則組合錯誤率將係16x(4x+4x+4x+4x)。然而，根據本發明之若干項實施例，碼字可橫越不同記憶體區塊360-1、360-2、...、360-B中之不同位置予以寫入。因此，舉例而言，可以一組合錯誤率10x(1x+2x+3x+4x)橫越第一區塊之第一位置、第二區塊之第二位置、第三區塊之第三位置及第四區塊之第四位置寫入碼字。因此，本發明之若干項實施例可提供一經減少之組合錯誤率。一記憶體控制器可經組態以基於各別位置之錯誤率將一碼字之部分寫入至各種位置。舉例而言，控制器可將碼字之一第一部分寫入至具有一第一錯誤率之一第一位置及將碼字之一第二部分寫入至具有不同於該一第一錯誤率之第二錯誤率之一第二位置。此等實施例可有益於藉由用另一位置之一較低錯誤率減輕一特定位置之一較高錯誤率而減少一組合錯誤率。
在某些例項中，記憶體裝置310可具備一定量之第一層級錯誤電路及/或資訊(例如，ECC)以校正以上實例中之一「最糟情形」組合錯誤率(例如，16x)。在某些實施例中，第一層級錯誤電路可經組態以在一每頁基礎上提供第一層級錯誤資訊。本發明之某些實施例可由於經減少之組合錯誤率而允許給一記憶體裝置310佈建較少的第一層級錯誤電路及/或資訊，因此使記憶體裝置310較成本有效。舉例而言，某些實施例可在一每頁基礎上提供一較低組合錯誤率，且因此可基於每頁產生較少錯誤資訊，同時仍維持記憶體裝置310中所儲存之資訊之完整性。
一記憶體裝置310及/或記憶體區塊360-1、360-2、...、360-B內之不同位置之錯誤率可係與記憶體裝置310及/或記憶體區塊360-1、360-2、...、360-B之技術及/或拓撲(例如，實體組織)(例如，SLC、MLC、每區塊之字線之數目、字線相對於一記憶體陣列之其他部分之位置等)相關。舉例而言，相對於記憶體裝置310之技術，MLC裝置可具有比SLC裝置高之一錯誤率，且錯誤率可隨每記憶體胞所儲存之位元之一增加數目而增加。作為相對於記憶體裝置310之技術之另一實例，上部資訊頁可具有比下部資訊頁高之一錯誤率。
本發明可用於幫助藉由佈置碼字以減輕及/或減少峰值錯誤源而減少具有系統相依性之錯誤，例如，可解決問題設計、製程及/或其他困境。考量各種拓撲相依錯誤率，碼字可以導致較低峰值錯誤率之一方式予以佈置。減少峰值錯誤率可對系統設計具有一直接影響，舉例而言，此乃因系統之設計可考量最糟情形困境。
舉例而言，相對於拓撲，邊緣字線(例如，接近或毗鄰諸如圖1中所圖解說明之源極選擇線117之源極選擇線及/或諸如圖1中所圖解說明之汲極選擇線115之汲極選擇線之字線)可較可能具有較高錯誤率。此外，接近或毗鄰一汲極選擇線之字線可具有比離汲極選擇線較遠之字線高之錯誤率。作為一較特定實例，針對四個記憶體區塊之一樣本大小，每一記憶體區塊含有64個字線(每字線儲存四個資訊頁)，橫越該樣本，測試已表明經編號1至55(其中毗鄰於源極選擇線開始編號)之字線之每字線少於一個頁之頁錯誤及經編號56至64之字線之介於零與六個頁之間的錯誤。測試亦已表明自經編號1至64之字線之位元錯誤之數目之一幾乎線性增加。此外，測試已表明上部資訊頁具有比下部資訊頁成比例高之位元錯誤率。實施例不限於此特定實例。
舉例而言，藉由測試記憶體區塊360-1、360-2、...、360-B中之位置及計算每一位置之一平均錯誤率，可共同地判定若干個記憶體區塊360-1、360-2、...、360-B中之每一位置之一平均錯誤率。平均錯誤率可用於判定一碼字之各種部分欲寫入至哪些位置(例如)以減少碼字之一組合錯誤率。例如，藉由測試每一記憶體區塊360-1、360-2、...、360-B中之特定位置，可個別地判定若干個記憶體區塊360-1、360-2、...、360-B中之每一位置之一錯誤率。
圖4圖解說明根據本發明之若干項實施例之若干個記憶體裝置410-1、410-2、...、410-D之部分之一方塊圖。記憶體裝置410-1、410-2、...、410-D可係一記憶體系統(圖2中所圖解說明之記憶體系統204)之一部分。記憶體裝置410-1、410-2、...、410-D可類似於圖3中所圖解說明之記憶體裝置310。每一記憶體裝置410-1、410-2、...、410-D可包含記憶體胞460-1、460-2、...、460-B之若干個區塊，且每一區塊可包含若干個列470-1、470-2、...、470-R。
一記憶體控制器(例如，圖2中所圖解說明之記憶體控制器208)可經組態以將一碼字之一第一部分(例如，「碼字1A」)寫入於若干個記憶體裝置410-1、410-2、...、410-D之一第一者410-1中之一第一位置中，例如，在列470-1中。控制器可經組態以將碼字之一第二部分(例如，「碼字1B」)寫入於若干個記憶體裝置410-1、410-2、...、410-D之一第二者410-2中之一第二位置中，例如，在列470-1B中。碼字之額外部分可寫入至記憶體裝置410-1、410-2、...、410-D中之額外位置中，例如，「碼字1C」可寫入於裝置410-D中之列470-1C中。如圖4中所圖解說明，一碼字(例如，包含部分「碼字1A」、「碼字1B」、...、「碼字1C」)可寫入至各種記憶體裝置410-1、410-2、...、410-D之區塊(在各別記憶體裝置410-1、410-2、...、410-D中之每一者中具有相同實體位置之區塊)中之不同位置(例如，列470-1、470-1B、...、470-1C)中。亦如圖4中所圖解說明，一碼字(例如，包含部分「碼字2A」、「碼字2B」、...、「碼字2C」)可寫入至各種記憶體裝置410-1、410-2、...、410-D之不同區塊(在各別記憶體裝置410-1、410-2、...、410-D中之每一者中具有不同實體位置之區塊)中之不同位置(例如，列470-2、470-2B、...、470-2C)中。
如本文中所闡述，第一及第二位置可具有與其相關聯之不同錯誤率。寫入各種部分可包含程式化若干個下部資訊頁及/或程式化若干個上部資訊頁。結論
本發明包含用於橫越多個記憶體區塊之資料保護之方法、裝置及系統。一項方法實施例包含將一碼字之一第一部分寫入於一第一記憶體區塊之一第一位置中及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中。相對於該第二記憶體區塊及該第一記憶體區塊，該第二位置可不同於該第一位置。
本發明可用於幫助藉由佈置碼字以減輕及/或減少峰值錯誤源而減少具有系統相依性之錯誤，例如，可解決問題設計、製程及/或其他困境。考量各種拓撲相依錯誤率，碼字可以導致較低峰值錯誤率之一方式予以佈置。減少峰值錯誤率可對系統設計具有一直接影響，舉例而言，此乃因系統之設計可考量最糟情形困境。
應理解，當稱一元件「在另一元件上」、「連接至另一元件」或「與另一元件耦合」時，其可直接位於其他元件上、與其他元件連接或與其他元件耦合或可存在中介元件。相比而言，當稱一元件「直接在另一元件上」、「直接連接至另一元件」或「直接與另一元件耦合」時，不存在中介元件或層。
如本文中所使用，術語「及/或」包含所列舉相關聯物項中之若干者之任何及所有組合。如本文中所使用，除非另有說明，否則術語「或」意指在邏輯上包含或。亦即，「A或B」可包含(僅A)、(僅B)或(A及B兩者)。換言之，「A或B」可意指「A及/或B」或「A及B中之一或多者」。
將理解，儘管可在本文中使用術語第一、第二、第三等來闡述各種元件，但此等元件不應受到此等術語之限制。此等術語僅用於將一個元件與另一元件區分開。因此，可在不背離本發明之教示之情況下將一第一元件稱為一第二元件。此外，一「第一部分」及一「第二部分」之使用不排除額外部分之可能性，除非特別說明。
儘管本文中已圖解說明且闡述特定實施例，但熟習此項技術者將瞭解可用經計算以達成相同結果之一配置來替代所展示之特定實施例。本發明意欲涵蓋本發明之若干項實施例之改動或變化。應理解，已以一說明性方式而非一限定方式做出以上闡述。在審閱以上說明時，熟習此項技術者將明瞭，在本文中未特定闡述以上實施例之組合及其他實施例。本發明之若干項實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範圍來判定本發明之若干項實施例之範疇。
在前述實施方式中，出於簡化本發明之目的而將某些特徵一同集合於一單項實施例中。本發明之此方法不應被視為反映本發明所揭示實施例必須使用比明確陳述於每一請求項中多的特徵之意圖。而是，如以下申請專利範圍反映，發明性標的物在於少於一單個所揭示實施例的所有特徵。因此，以下申請專利範圍特此併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
100‧‧‧非揮發性記憶體陣列/記憶體陣列/陣列
105-1‧‧‧字線
105-N‧‧‧字線
107-1‧‧‧局部位元線/位元線
107-2‧‧‧局部位元線/位元線
107-3‧‧‧局部位元線/位元線
107-M‧‧‧局部位元線/位元線
109-1‧‧‧NAND串
109-2‧‧‧NAND串
109-3‧‧‧NAND串
109-M‧‧‧NAND串
111-1‧‧‧非揮發性記憶體胞
111-N‧‧‧非揮發性記憶體胞
113‧‧‧場效應電晶體/源極選擇閘極
115‧‧‧汲極選擇線
117‧‧‧源極選擇線
119‧‧‧場效應電晶體/汲極選擇閘極
121-1‧‧‧汲極觸點
123‧‧‧共同源極線/源極線
202‧‧‧主機
204‧‧‧記憶體系統
206‧‧‧主機介面/實體主機介面
208‧‧‧記憶體控制器/集體記憶體控制器
210-1‧‧‧記憶體裝置
210-D‧‧‧記憶體裝置
225‧‧‧計算系統
310‧‧‧記憶體裝置
346‧‧‧寫入資訊
350‧‧‧同位資訊
360-1‧‧‧實體區塊/區塊/第一區塊/第一記憶體區塊/記憶體區塊
360-2‧‧‧實體區塊/區塊/第二區塊/第二記憶體區塊/記憶體區塊
360-B‧‧‧實體區塊/區塊/第三區塊/記憶體區塊
370-1‧‧‧列/第一位置
370-2‧‧‧列
370-R‧‧‧列
380-1‧‧‧區段
380-2‧‧‧區段
380-S‧‧‧區段
410-1‧‧‧記憶體裝置
410-2‧‧‧記憶體裝置
410-D‧‧‧記憶體裝置
460-1‧‧‧記憶體胞
460-2‧‧‧記憶體胞
460-B‧‧‧記憶體胞
470-1‧‧‧列
470-1B‧‧‧列
470-1C‧‧‧列
470-2‧‧‧列
470-2B‧‧‧列
470-2C‧‧‧列
470-R‧‧‧列
圖1係根據本發明之若干項實施例之一非揮發性記憶體陣列之一部分之一示意圖。
圖2係根據本發明之若干項實施例之包含至少一個記憶體系統之一計算系統之一方塊圖。
圖3圖解說明根據本發明之若干項實施例之一記憶體裝置之一部分之一方塊圖。
圖4圖解說明根據本發明之若干項實施例之若干個記憶體裝置之部分之一方塊圖。
410-1‧‧‧記憶體裝置
410-2‧‧‧記憶體裝置
410-D‧‧‧記憶體裝置
460-1‧‧‧記憶體胞
460-2‧‧‧記憶體胞
460-B‧‧‧記憶體胞
470-1‧‧‧列
470-1B‧‧‧列
470-1C‧‧‧列
470-2‧‧‧列
470-2B‧‧‧列
470-2C‧‧‧列
470-R‧‧‧列

权利要求:
Claims (30)
[1] 一種用於橫越多個記憶體區塊之資料保護之方法，其包括：將一碼字之一第一部分寫入於一第一記憶體區塊之一第一位置中；及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中，其中相對於該第二記憶體區塊及該第一記憶體區塊，該第二位置不同於該第一位置。
[2] 如請求項1之方法，其中：寫入該碼字之該第一部分包含：程式化一第一記憶體胞頁；且寫入該碼字之該第二部分包含：程式化一第二記憶體胞頁。
[3] 如請求項2之方法，其中：程式化該第一頁包括：程式化第一數目個記憶體胞中之一下部資訊頁；且程式化該第二頁包括：程式化第二數目個記憶體胞中之一上部資訊頁。
[4] 如請求項1之方法，其中該方法包含將該碼字之一第三部分寫入於一第三記憶體區塊之一第三位置中。
[5] 如請求項1至3中任一項之方法，其中該方法包含在寫入該第一部分及該第二部分之前自寫入資訊及第二層級錯誤資訊編譯該碼字。
[6] 如請求項5之方法，其中該方法包含藉助控制韌體產生該第二層級錯誤資訊。
[7] 如請求項5之方法，其中該方法包含藉助第二層級錯誤電路產生該第二層級錯誤資訊。
[8] 如請求項1至3中任一項之方法，其中：寫入該第一部分包含：將該第一部分寫入於該第一位置中，其中該第一位置具有與其相關聯之一第一錯誤率；且寫入該第二部分包含：將該第二部分寫入於該第二位置中，其中該第二位置具有與其相關聯之一第二錯誤率，該第二錯誤率不同於該第一錯誤率。
[9] 一種用於橫越多個記憶體區塊之資料保護之方法，其包括：將一碼字之一第一部分寫入於一第一記憶體區塊之一第一位置中，其中該第一位置具有一第一錯誤率；及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中，其中該第二位置具有一第二錯誤率，且其中該第二錯誤率不同於該第一錯誤率。
[10] 如請求項9之方法，其中寫入該第一部分及該第二部分包含：共同地根據該第一記憶體區塊及該第二記憶體區塊中之複數個位置中之每一者之一先前所判定平均錯誤率而寫入該第一部分及該第二部分。
[11] 如請求項9之方法，其中寫入該第一部分及該第二部分包含：個別地根據該第一記憶體區塊及該第二記憶體區塊中之複數個位置中之每一者之一先前所判定錯誤率而寫入該第一部分及該第二部分。
[12] 如請求項9之方法，其中：寫入該第一部分包括：程式化第一數目個記憶體胞中之一上部資訊頁；且寫入該第二部分包括：程式化第二數目個記憶體胞中之一下部資訊頁。
[13] 如請求項9之方法，其中：寫入該第一部分包括：程式化耦合至一第一存取線之一記憶體胞頁；且寫入該第二部分包括：程式化耦合至一第二存取線之記憶體胞頁，其中該第二存取線接近該第二記憶體區塊中之一第二汲極選擇線比該第一存取線接近該第一記憶體區塊中之一第一汲極選擇線更近。
[14] 一種用於橫越多個記憶體區塊之資料保護之方法，其包括：將一碼字之一第一部分寫入於一第一記憶體區塊之一第一位置中，其中寫入該第一部分包含程式化一下部資訊頁；及將該碼字之一第二部分寫入於一第二記憶體區塊之一第二位置中，其中該寫入該第二部分包含程式化一上部資訊頁。
[15] 如請求項14之方法，其中：寫入該第一部分包含：程式化第一數目個記憶體胞中之該下部資訊頁；且寫入該第二部分包含：程式化第二數目個記憶體胞中之該上部資訊頁；其中該碼字包含該下部資訊頁及該上部資訊頁。
[16] 如請求項15之方法，其中該方法包含程式化該第二數目個記憶體胞中之一下部資訊頁；其中該碼字不包含被程式化至該第二數目個記憶體胞中之該下部資訊頁。
[17] 如請求項14至16中任一項之方法，其中：寫入該第一部分包含：將該第一部分寫入於該第一位置中，其中該第一位置具有一第一錯誤率；且寫入該第二部分包含：將該第二部分寫入於該第二位置中，其中該第二位置具有不同於該第一錯誤率之一第二錯誤率。
[18] 如請求項14至16中任一項之方法，其中該方法包含將該碼字之一第三部分寫入於一第三記憶體區塊中，其中該寫入該第三部分包含在該第三記憶體區塊中程式化一下部資訊頁及程式化一上部資訊頁。
[19] 一種記憶體裝置，其包括：一記憶體胞陣列，其包含若干個區塊，其中該若干個區塊中之每一者中之記憶體胞係藉由若干個存取線耦合；及控制電路，其耦合至該陣列且經組態以：橫越該若干個區塊中之一第一者之該若干個存取線中之一第一者寫入一碼字之一第一部分；及橫越該若干個區塊中之一第二者之該若干個存取線中之一第二者寫入該碼字之一第二部分，其中該若干個存取線中之該第二者係位於不同於該若干個記憶體區塊中之該第一者中之該若干個存取線中之該第一者之一位置的該若干個區塊中之該第二者中之一位置中。
[20] 如請求項19之記憶體裝置，其中該控制電路包含經組態以計算寫入資訊之第二層級錯誤資訊之第二層級錯誤電路，且其中該碼字包含該寫入資訊及該第二層級錯誤資訊。
[21] 如請求項19之記憶體裝置，其中該控制電路經組態以：橫越該若干個區塊中之該第一者之該若干個存取線中之一第二者寫入一不同碼字之一第一部分；且橫越該若干個區塊中之該第一者之該若干個存取線中之一第三者寫入該不同碼字之一第二部分。
[22] 如請求項19至21中任一項之記憶體裝置，其中該若干個區塊中之該第一者之該若干個存取線中之該第一者毗鄰於該若干個區塊中之該第一者之一汲極選擇線。
[23] 如請求項22之記憶體裝置，其中該若干個區塊中之該第二者之該若干個存取線中之該第二者不毗鄰於該若干個區塊中之該第二者之一汲極選擇線。
[24] 如請求項19至21中任一項之記憶體裝置，其中該記憶體裝置包含耦合至該控制電路之若干個記憶體胞陣列；且其中該控制電路經組態以：橫越該若干個陣列中之一第一者之該若干個區塊中之該第一者的該若干個存取線中之一第二者寫入一不同碼字之一第一部分；且橫越該若干個陣列中之一第二者之一區塊之一存取線寫入該不同碼字之一第二部分。
[25] 一種記憶體系統，其包括：若干個記憶體裝置，其包含若干記憶體胞；及一記憶體控制器，其耦合至該若干個記憶體裝置，其中該記憶體控制器經組態以：將一碼字之一第一部分寫入於該若干個記憶體裝置中之一第一者中之一第一位置中，其中該第一位置具有一第一錯誤率；及將該碼字之一第二部分寫入於該若干個記憶體裝置中之一第二者之一第二位置中，其中該第二位置具有一第二錯誤率，且其中該第二錯誤率不同於該第一錯誤率。
[26] 如請求項25之記憶體系統，其中該記憶體控制器包含經組態以在一每碼字基礎上提供第一層級錯誤資訊之第一層級錯誤電路。
[27] 如請求項25之記憶體系統，其中該記憶體控制器包含儲存於一有形媒體中可執行以致使該記憶體系統寫入該碼字之該第一部分及該第二部分之控制韌體指令。
[28] 如請求項25至27中任一項之記憶體系統，其中該記憶體控制器包含經組態以致使該記憶體系統寫入該碼字之該第一部分及該第二部分之控制電路。
[29] 一種記憶體系統，其包括：若干個記憶體裝置，其包含若干記憶體胞；及一記憶體控制器，其耦合至該若干個記憶體裝置，其中該記憶體控制器經組態以：基於該若干個記憶體裝置中之一第一者之一第一位置之錯誤率資訊而將一碼字之一第一部分寫入於該第一位置中；及基於一第二記憶體區塊之一第二位置之錯誤率資訊而將該碼字之一第二部分寫入於該第二位置中。
[30] 如請求項29之記憶體系統，其中該第一位置之該錯誤率資訊指示高於該第二位置之該錯誤率資訊之一錯誤率，且其中該控制器經組態以將該碼字之該第二部分寫入至該第二位置以減輕與該第一位置相關聯之該較高錯誤率。

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