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    藉由輸入電壓至記憶體內包含之廣域字元線，並偵測廣域字元線上對應產生的電流，可產生電流與電壓的關係函數，並且可根據關係函數的偏離幅度或斜率判斷廣域字元線是否具有連接缺陷。
    公开号:TW201303327A
    申请号:TW100123823
    申请日:2011-07-06
    公开日:2013-01-16
    发明作者:Min-Chih Chang；Shih-Hsing Wang；Te-Yi Yu；Lien-Sheng Yang
    申请人:Etron Technology Inc；
    IPC主号:G11C29-00
    专利说明:
    偵測記憶體中連接缺陷的方法與可偵測連接缺陷之記憶體
    本發明揭露一種用來偵測記憶體中連接缺陷之方法與可偵測連接缺陷之記憶體，尤指一種根據廣域字元線上輸入電壓與對應電流間之關係來偵測是否存在有連接缺陷的方法與記憶體。
    請參閱第1圖，其用來說明一般記憶體在字元線上所產生之連接缺陷。第1圖圖示有同一記憶體所包含之二相鄰子字元線驅動電路(Sub word line driver) M1與M2，其中子字元線驅動電路M1包含一P型金氧半電晶體P1與一N型金氧半電晶體N1，子字元線驅動電路M2包含一P型金氧半電晶體P2與一N型金氧半電晶體N2，子字元線驅動電路M1與M2各自偏壓於一電壓源Vpp與一接地端GND。子字元線驅動電路M1連接於一第一子字元線(Sub word line)W1，且子字元線驅動電路M2連接於一第二子字元線W2。
    如第1圖所示，當P型金氧半電晶體P1與N型金氧半電晶體N1之閘極連接於由解碼器所提供之一低準位輸入訊號(以L表示低電位)，且P型金氧半電晶體P2與N型金氧半電晶體N2之閘極連接於由解碼器所提供之一高準位輸入訊號(以H表示高電位)時，第一子字元線W1上會出現高電位，而第二子字元線W2上會出現低電位。然而，當第一子字元線W1與第二子字元線W2之間出現連接缺陷(亦即短路)而產生直流漏電路徑時，如第1圖所示，第二子字元線W2上的低電位會被第一子字元線W1上的高電位覆蓋，而影響到記憶體運作的正確性。當引起字元線間短路的直流漏電路徑數量增加時，記憶體運作的正確性也會變的更糟。
    本發明揭露一種偵測記憶體中連接缺陷的方法，其中該記憶體包含複數條第一廣域字元線及複數條第二廣域字元線。該方法包含於一第一時間點，對每一該複數條第一廣域字元線提供複數個相異的第一電壓；於該第一時間點，對該複數條第二廣域字元線提供一第二電壓；當該複數條第一廣域字元線被提供該複數個第一電壓時，測量每一該複數條第一廣域字元線之複數個第一電流；及根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷。每一該第一電壓係同時提供給該複數條第一廣域字元線。
    本發明揭露一種可偵測連接缺陷之記憶體。該記憶體包含複數條第一廣域字元線、複數條第二廣域字元線、一控制單元、一電流偵測單元、及一處理單元。該控制單元耦接於一外接電源、該複數條第一廣域字元線、及該複數條第二廣域字元線。該控制單元用來於一第一時間點，對每一該複數條第一廣域字元線提供複數個相異的第一電壓，並於該第一時間點，對該複數條第二廣域字元線提供一第二電壓。每一該第一電壓係同時提供給該複數條第一廣域字元線。該電流偵測單元耦接於該複數條第一廣域字元線。該電流偵測單元用來在當該複數條第一廣域字元線被提供該複數個第一電壓時，測量每一該複數條第一廣域字元線之複數個第一電流。該處理單元用來根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷。
    藉由本發明所揭露之記憶體與方法，可有效掌握記憶體內部所具有之連接缺陷的位置，從而進行對應的調整以維護其自身運作的正確性。
    為了有效偵測記憶體內之字元線間引起直流漏電路徑之連接缺陷，以維護記憶體運作的正確性，本發明揭露一種用來偵測記憶體中廣域字元線(Global word line)連接缺陷的方法及可偵測廣域字元線連接缺陷的記憶體。在記憶體中，單一廣域字元線用來同時管理複數條子字元線，因此相較於找出子字元線中的連接缺陷，從廣域字元線來著手處理記憶體中連接缺陷的問題可較快的找出連接缺陷的所在位置。
    請參閱第2圖，其為根據本發明之一實施例所揭露之一種可偵測廣域字元線連接缺陷之記憶體200的功能方塊示意圖。如第2圖所示，記憶體200至少包含複數條奇數之廣域字元線(Odd global word line)GWLO、複數條偶數之廣域字元線(Even global word line)GWLE、複數個記憶模組UN、一控制單元210、一電流偵測單元220、一處理單元230、及一外接電源240。每一廣域字元線GWLO或GWLE耦接複數個記憶模組UN中的一列記憶體模組UN。
    請另參閱第3圖，其為第2圖中在記憶體200內之直行二相鄰記憶模組UN的簡略示意圖，其中二記憶模組UN各自耦接一奇數之廣域字元線GWLO與一偶數之廣域字元線GWLE。廣域字元線GWLO管理複數條子字元線WLO，廣域字元線GWLE管理複數條子字元線WLE。每條子字元線WLO與WLE各自管理一子字元線驅動電路M，其中子字元線驅動電路M之組成元件與結構可相同於第1圖所示之子字元線驅動電路M1或M2，此處不再贅述。
    控制單元210耦接於外接電源240、及複數條廣域字元線GWLO與GWLE，並用來對複數條廣域字元線GWLO與GWLE提供電壓。電流偵測單元220耦接於複數條廣域字元線GWLO與GWLE，並用來偵測複數條廣域字元線GWLO或GWLE上對應於控制單元210提供之電壓所產生之電流。處理單元230用來根據控制單元210提供給複數條廣域字元線GWLO或GWLE的電壓與對應產生之電流之間的關係來判斷複數條廣域字元線GWLO或GWLE是否具有連接缺陷。外接電源240用來提供控制單元210所需之電壓。
    記憶體200偵測廣域字元線GWLO或GWLE上連接缺陷的方式描述如下。
    首先，控制單元210在一第一時間點先行同時對複數條奇數之廣域字元線GWLO提供複數個相異的第一電壓，使提供給每一條奇數之廣域字元線GWLO之第一電壓擺動(Swing)，並在該第一時間點同時對複數條偶數之廣域字元線GWLE提供一第二電壓，其中每一第一電壓皆高於該第二電壓。接著，電流偵測單元220會對應於該些第一電壓偵測複數條奇數之廣域字元線GWLO上產生之電流。處理單元230會由控制單元210取得其所提供之相異第一電壓的資料，並由電流偵測單元220取得對應於該些第一電壓所產生之電流的資料；如此一來，處理單元230便可根據該些取得之資料判定出每一條廣域字元線上電壓與電流之間的關係函數。
    請參閱第4圖，其為奇數之廣域字元線GWLO上被提供之複數個相異第一電壓與對應產生之電流的關係函數曲線示意圖，其中第4圖所示之一組關係函數曲線EF係由處理單元230所決定，且該組關係函數曲線EF上並未出現有連接缺陷。每一條關係函數曲線EF對應於單一奇數之廣域字元線GWLO，且第4圖所示之電壓擺動區域SW即為上述複數個相異的第一電壓對應於單一廣域字元線GWLO以對應測量電流的例子。此外，由於供應給每一條奇數之廣域字元線GWLO的複數個第一電壓可能會有些許差異，因此每一條關係函數曲線的出發點(亦即上述擺動之第一電壓中最低者)不盡相同，然而，在每一條奇數之廣域字元線GWLO皆不具有連接缺陷的情況下，每一條關係函數曲線的斜率會非常接近或甚至相等，如第4圖所示。於本發明之其他實施例中，控制單元210可以選擇偵測整個記憶體晶片中所有廣域字元線的連接缺陷，或只偵測部份廣域字元線的連接缺陷，若只偵測部分廣域字元線，則僅需提供複數個第一電壓給待測的廣域字元線。因此，在不同的偵側情況下，第4圖中的每一條關係函數曲線EF亦可對應於一個記憶區段(Section)的奇數之廣域字元線GWLO、一個記憶庫(Bank)的奇數之廣域字元線GWLO、或一個晶片(Chip)的奇數之廣域字元線GWLO。
    然而，當複數條奇數之廣域字元線GWLO中出現了具有連接缺陷的廣域字元線時，其對應之關係函數曲線的斜率將會與其他不具連接缺陷的廣域字元線出現明顯的差異。請參閱第5圖，其為本發明根據第4圖所示之關係函數曲線斜率是否出現明顯差異來判定廣域字元線是否出現連接缺陷的示意圖。在第5圖所示之該組關係函數曲線EF中，出現了一條斜率與其他關係函數曲線相異程度明顯較高的關係函數曲線；處理單元230可設定一預定差異值，且當該關係函數曲線的斜率與其他關係函數曲線之斜率差異大於該預定差異值時，處理單元230可判定該斜率差異較大之關係函數曲線所對應之廣域字元線GWLO具有連接缺陷。
    除了以斜率差異判斷具有連接缺陷的廣域字元線以外，關係函數的偏離幅度亦可作為判定廣域字元線是否具有連接缺陷的依據。請參閱第6圖，其為本發明根據第4圖所示之關係函數曲線的偏離幅度判定廣域字元線是否出現連接缺陷之示意圖。在第6圖所示之該組關係函數曲線EF中，出現有一條雖然平均斜率與其他關係函數曲線差異不明顯但偏離幅度明顯較大的關係函數曲線；處理單元230可預先設定一預定偏離範圍TM，且當該關係函數曲線之偏離幅度大於預定偏離範圍TM時，處理單元230便可直接判定該關係函數曲線對應之廣域字元線GWLO具有連接缺陷。
    在本發明之另一實施例中，關係函數線的初始值偏離程度也可以作為判定廣域字元線是否出現連接缺陷的條件之一。請參閱第7圖，其為本發明根據第4圖所示之關係函數線的初始值偏離程度判定廣域字元線是否出現連接缺陷之示意圖。如第7圖所示，除了該組起始點雖然有差異但相距皆不遠的關係函數曲線EF以外，另外出現了一組雖然電壓初始值與該組關係函數曲線EF的初始值差不多但電流值卻明顯大上許多的偏離點DE。這些明顯較高的電流值即為連接缺陷引起的直流路徑所造成，且該些偏離點一一對應於至少一條出現有連接缺陷的廣域字元線。在實施本發明之方法時，可事先設定一預定值(例如第7圖所示之一預定電流偏移量DF)，且當輸入電壓於一廣域字元線後，該廣域字元線之關係函數的電流初始值相對於大部分之廣域字元線的電流初始值出現超過該預定電流偏移量之一電流偏移量時，即可判定該廣域字元線出現連接缺陷，而不需另行使該廣域字元線上之電壓擺動以確定其是否出現連接缺陷。
    在本發明之一實施例中，只要上述關係函數曲線的斜率差異過大、偏離幅度過大或初始值偏離過大三者其中至少一個條件被滿足，處理單元230便可直接判定該關係函數曲線對應之廣域字元線具有連接缺陷。
    在第4-7圖所述之實施例中，雖然是以偵測奇數之廣域字元線GWLO來敘述，然而上述之偵測方法亦同樣的可以偵測偶數之廣域字元線GWLE來進行，只要另外提供一組相異之第四電壓給偶數之廣域字元線GWLE並同時提供一第三電壓給奇數之廣域字元線GWLO來進行即可，其中該組相異之第四電壓係高於該第三電壓。
    請注意，控制單元210、電流偵測單元220與處理單元230對複數條奇數之廣域字元線GWLO偵測連接缺陷的程序是一次完成的，而非個別對複數條奇數之廣域字元線GWLO來偵測連接缺陷。同理，控制單元210、電流偵測單元220與處理單元230對複數條偶數之廣域字元線GWLE偵測連接缺陷的程序也是一次完成的。當以記憶體200來實施上述偵測廣域字元線上連接缺陷的過程時，可先對複數條奇數之廣域字元線GWLO一次將連接缺陷偵測完畢，再對複數條偶數之廣域字元線GWLE一次將連接缺陷偵測完畢；在本發明之另一實施例中，亦可先行對複數條偶數之廣域字元線GWLE一次將連接缺陷偵測完畢，再對複數條奇數之廣域字元線GWLO一次將連接缺陷偵測完畢。如此一來，可在短短的兩次處理中就將記憶體200中各廣域字元線上所具有的連接缺陷悉數偵測完畢，並可根據所偵測到的連接缺陷對記憶體200進行對應的調整以因應所偵測到的連接缺陷。因應連接缺陷所進行的調整可提高記憶體200在運作與資料存取的正確性，並可解決先前技術中記憶體錯誤運作的問題。
    在本發明之一實施例中，當實施上述偵測廣域字元線之連接缺陷的方法時，每一廣域字元線所管理之子字元線可被關閉或開路(Open-circuited)，以使得電流偵測單元220在偵測各廣域字元線上對應產生的電流時，可防止出現來自於子字元線的干擾，並使得每一廣域字元線上的電流強度變的更容易判別。
    請參閱第8圖，其為根據本發明之一實施例所揭露偵測記憶體中連接缺陷的方法之流程圖。如第8圖所示，該方法包含步驟如下：步驟302：於一第一時間點，對每一複數條第一廣域字元線提供複數個相異的第一電壓，其中每一該第一電壓係同時提供給該複數條第一廣域字元線；步驟304：於該第一時間點，對複數條第二廣域字元線提供一第二電壓；步驟306：當該複數條第一廣域字元線被提供該複數個第一電壓時，測量每一該複數條第一廣域字元線之複數個第一電流；步驟308：根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷；步驟310：於一第二時間點，對該複數條第一廣域字元線提供一第三電壓；步驟312：於該第二時間點，對每一該複數條第二廣域字元線提供複數個相異的第四電壓，其中每一第四電壓係同時提供給該複數條第二廣域字元線；步驟314：當該複數條第二廣域字元線被提供該複數個第四電壓時，測量每一該複數條第二廣域字元線之複數個第二電流；及步驟316：根據該複數個第二電流與該複數個第四電壓之關係，判斷該複數條第二廣域字元線是否具有連接缺陷。
    步驟302-308為以上所述對奇數之廣域字元線GWLO所進行之連接缺陷偵測過程，而步驟310-316為以上所述對偶數之廣域字元線GWLE的連接缺陷偵測過程。然而，在本發明之其他實施例中，步驟302-308可為對偶數之廣域字元線GWLE所進行之連接缺陷偵測過程，而步驟310-316可為對奇數之廣域字元線GWLO的連接缺陷偵測過程。根據第8圖所示之流程圖進行合理之排列組合或附加本說明書曾提及之其他限制條件所衍生之實施例，仍應視為本發明之實施例。
    本發明揭露一種可偵測連接缺陷之記憶體與偵測連接缺陷之方法，用來使記憶體可以有效掌握內部所具有之連接缺陷的位置，進而進行對應的調整以維護其自身運作的正確性。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    M1、M2、M．．．子字元線驅動電路
    UN．．．記憶模組
    P1、P2．．．P型金氧半電晶體
    N1、N2．．．N型金氧半電晶體
    Vpp．．．電壓源
    GND．．．接地端
    W1、W2、WLO、WLE．．．子字元線
    GELO、GWLE．．．廣域字元線
    EF．．．關係函數曲線
    DE．．．偏離點
    DF．．．預定電流偏移量
    SW．．．電壓搖擺變化區域
    TM．．．預定偏離範圍
    220．．．電流偵測單元
    230．．．處理單元
    240．．．外接電源
    302-316．．．步驟
    第1圖用來說明一般記憶體在字元線上所產生之連接缺陷。
    第2圖為根據本發明之一實施例所揭露之一種可偵測廣域字元線連接缺陷之記憶體的功能方塊示意圖。
    第3圖為第2圖中在記憶體內之直行二相鄰記憶單元的簡略示意圖。
    第4圖為第2圖所示之廣域字元線上被提供之複數個相異電壓與對應產生之電流的關係函數曲線示意圖。
    第5圖為本發明根據第4圖所示之關係函數曲線斜率是否出現明顯差異來判定廣域字元線是否出現連接缺陷的示意圖。
    第6圖為本發明根據第4圖所示之關係函數曲線斜率的偏離幅度判定廣域字元線是否出現連接缺陷之示意圖。
    第7圖為本發明根據第4圖所示之關係函數線的初始值偏離程度判定廣域字元線是否出現連接缺陷之示意圖。
    第8圖為根據本發明之一實施例所揭露偵測記憶體中連接缺陷的方法之流程圖。
    302-316．．．步驟
    权利要求:
    Claims (16)
    [1] 一種偵測記憶體中連接缺陷的方法，該記憶體包含複數條第一廣域字元線及複數條第二廣域字元線，該方法包含：於一第一時間點，對每一該複數條第一廣域字元線提供複數個相異的第一電壓，其中每一該第一電壓係同時提供給該複數條第一廣域字元線；於該第一時間點，對該複數條第二廣域字元線提供一第二電壓；當該複數條第一廣域字元線被提供該複數個第一電壓時，測量每一該複數條第一廣域字元線之複數個第一電流；及根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷。
    [2] 如請求項1所述之偵測記憶體中連接缺陷的方法，其中根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷的方法，包含下列之任一者：根據該複數個第一電流與該複數個第一電壓所形成的關係函數線的斜率是否大於一預定值，判斷該複數條第一廣域字元線是否具有連接缺陷；根據該複數個第一電流與該複數個第一電壓所形成的關係函數線之偏離幅度是否超過一預定範圍，判斷該複數條第一廣域字元線是否具有連接缺陷；以及根據該複數個第一電流與該複數個第一電壓所形成的關係函數線之初始值是否偏離超過一預定值，判斷該複數條第一廣域字元線是否具有連接缺陷。
    [3] 如請求項1所述之偵測記憶體中連接缺陷的方法，其中該複數個第一電壓係高於該第二電壓。
    [4] 如請求項1所述之偵測記憶體中連接缺陷的方法，另包含停止供應電源給每一該複數條第一廣域字元線對應之複數個第一子字元線與每一該複數條第二廣域字元線對應之複數個第二子字元線。
    [5] 如請求項1所述之偵測記憶體中連接缺陷的方法，另包含：於一第二時間點，對該複數條第一廣域字元線提供一第三電壓；於該第二時間點，對每一該複數條第二廣域字元線提供複數個相異的第四電壓，其中每一該第四電壓係同時提供給該複數條第二廣域字元線；當該複數條第二廣域字元線被提供該複數個第四電壓時，測量每一該複數條第二廣域字元線之複數個第二電流；及根據該複數個第二電流與該複數個第四電壓之關係，判斷該複數條第二廣域字元線是否具有連接缺陷。
    [6] 如請求項5所述之偵測記憶體中連接缺陷的方法，其中根據該複數個第二電流與該複數個第四電壓之關係，判斷該複數條第二廣域字元線是否具有連接缺陷的方法，包含下列之任一者：根據該複數個第二電流與該複數個第四電壓所形成的關係函數線的斜率是否大於一預定值，判斷該複數條第二廣域字元線是否具有連接缺陷；根據該複數個第二電流與該複數個第四電壓所形成的關係函數線之偏離幅度是否超過一預定範圍，判斷該複數條第二廣域字元線是否具有連接缺陷；以及根據該複數個第二電流與該複數個第四電壓所形成的關係函數線之初始值是否偏離超過一預定值，判斷該複數條第二廣域字元線是否具有連接缺陷。
    [7] 如請求項5所述之方法，其中該第四電壓係高於該第三電壓。
    [8] 如請求項1所述之偵測記憶體中連接缺陷的方法，其中該複數條第一廣域字元線係為複數條奇數廣域字元線且該複數條第二廣域字元線係為複數條偶數廣域字元線，或該複數條第一廣域字元線係為複數條偶數廣域字元線且該複數條第二廣域字元線係為複數條奇數廣域字元線。
    [9] 一種可偵測連接缺陷之記憶體，包含：複數條第一廣域字元線；複數條第二廣域字元線；一控制單元，耦接於一外接電源、該複數條第一廣域字元線、及該複數條第二廣域字元線，該控制單元用來於一第一時間點，對每一該複數條第一廣域字元線提供複數個相異的第一電壓，並於該第一時間點，對該複數條第二廣域字元線提供一第二電壓，其中每一該第一電壓係同時提供給該複數條第一廣域字元線；一電流偵測單元，耦接於該複數條第一廣域字元線，該電流偵測單元用來在當該複數條第一廣域字元線被提供該複數個第一電壓時，測量每一該複數條第一廣域字元線之複數個第一電流；及一處理單元，用來根據該複數個第一電流與該複數個第一電壓之關係，判斷該複數條第一廣域字元線是否具有連接缺陷。
    [10] 如請求項9所述之記憶體，其中該處理單元根據該複數個第一電流與該複數個第一電壓所形成的關係函數線的斜率是否大於一預定值，判斷該複數條第一廣域字元線是否具有連接缺陷、根據該複數個第一電流與該複數個第一電壓所形成的關係函數線之偏離幅度是否超過一預定範圍，判斷該複數條第一廣域字元線是否具有連接缺陷、或根據該複數個第一電流與該複數個第一電壓所形成的關係函數線之初始值是否偏離超過一預定值，判斷該複數條第一廣域字元線是否具有連接缺陷。
    [11] 如請求項9所述之記憶體，其中該複數個第一電壓係高於該第二電壓。
    [12] 如請求項9所述之記憶體，其中該控制單元停止供應電源給每一該複數條第一廣域字元線對應之複數個第一子字元線與每一該複數條第二廣域字元線對應之複數個第二子字元線。
    [13] 如請求項9所述之記憶體，其中該控制單元於一第二時間點，對該複數條第一廣域字元線提供一第三電壓，並於該第二時間點，對每一該複數條第二廣域字元線提供複數個相異的第四電壓，其中每一該第四電壓係同時提供給該複數條第二廣域字元線；其中當該複數條第二廣域字元線被提供該複數個第四電壓時，該電流偵測單元測量每一該複數條第二廣域字元線之複數個第二電流，且該處理單元根據該複數個第二電流與該複數個第四電壓之關係，判斷該複數條第二廣域字元線是否具有連接缺陷。
    [14] 如請求項13所述之記憶體，其中該處理單元根據該複數個第二電流與該複數個第四電壓所形成的關係函數線的斜率是否大於一預定值，判斷該複數條第二廣域字元線是否具有連接缺陷、根據該複數個第二電流與該複數個第四電壓所形成的關係函數線之偏離幅度是否超過一預定範圍，判斷該複數條第二廣域字元線是否具有連接缺陷、或根據該複數個第二電流與該複數個第四電壓所形成的關係函數線之初始值是否偏離超過一預定值，判斷該複數條第二廣域字元線是否具有連接缺陷。
    [15] 如請求項13所述之記憶體，其中該複數個第四電壓係高於該第三電壓。
    [16] 如請求項9所述之記憶體，其中該複數條第一廣域字元線係為複數條奇數廣域字元線且該複數條第二廣域字元線係為複數條偶數廣域字元線，或該複數條第一廣域字元線係為複數條偶數廣域字元線且該複數條第二廣域字元線係為複數條奇數廣域字元線。
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    法律状态:
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    优先权:
    申请号 | 申请日 | 专利标题
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