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    • 专利摘要:
    本發明旨在提供一種半導體裝置，其中半導體裝置(1)包含：記憶體控制器(14)，輸出分割為3個群組之複數信號(S1~S3)；3個切換電路(17~19)，分別對應3個群組而設置；複數緩衝電路(B1~B3)，分割為3個群組；及複數外部端子(TA)，分別對應複數緩衝電路(B1~B3)而設置。各切換電路依對應選擇器控制信號(SE)之順序以並列方式賦予對應群組之複數緩衝電路對應群組之複數信號。
    公开号:TW201301296A
    申请号:TW101117368
    申请日:2012-05-16
    公开日:2013-01-01
    发明作者:Shigezumi Matsui；Motoo Suwa；Satoshi Yoneda；Takashi Watanabe
    申请人:Renesas Electronics Corp；
    IPC主号:G06F13-00
    专利说明:
    半導體裝置
    本發明係關於半導體裝置，特別是關於經由複數配線連接半導體記憶裝置之半導體裝置。
    DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)等半導體記憶裝置係將半導體記憶晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置有複數外部端子。半導體記憶晶片係於半導體基板表面形成複數記憶胞、寫入/讀取電路等者，經由封裝基板連接複數外部端子。半導體記憶裝置外部端子之配置圖案於每一半導體記憶裝置之機種皆不同(參照例如日本特開2003-51545號公報(專利文獻1))。
    且控制如此之半導體記憶裝置之半導體裝置係將半導體晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子。半導體晶片係於半導體基板表面形成記憶體控制器等者，經由封裝基板連接複數外部端子。半導體裝置外部端子之配置圖案配合半導體記憶裝置外部端子之配置圖案設定之。
    半導體記憶裝置與半導體裝置搭載於1片母板而構成1個半導體模組。半導體記憶裝置各外部端子經由母板配線連接半導體裝置對應之外部端子(參照例如日本特開2010-123203號公報(專利文獻2))。 【先前技術文獻】 【專利文獻】
    【專利文獻1】日本特開2003-51545號公報
    【專利文獻2】日本特開2010-123203號公報
    將半導體裝置與1或2個以上半導體記憶裝置搭載於1片母板而構成半導體模組時，需配合半導體記憶裝置之機種及數量以最佳方式設計半導體裝置外部端子之配置圖案，俾母板配線彼此不交叉。然而，若每當半導體記憶裝置之機種或數量變更時即變更半導體裝置外部端子之配置圖案，即有半導體裝置成本高之問題。
    因此本發明之主要目的在於提供低成本之半導體裝置。
    依本發明之半導體裝置包含：信號產生電路，輸出預先分割為M個(惟M係2以上之整數)信號群組之N個(惟N係大於M之整數)信號；M個切換電路，分別對應M個信號群組而設置；N個緩衝電路，分割為分別對應M個切換電路之M個緩衝群組；及N個外部端子，分別對應N個緩衝電路而設置。各信號群組包含複數信號，各緩衝群組包含與對應信號群組之信號相同數量之緩衝電路。各切換電路依對應模式設定信號之順序以並列方式賦予對應緩衝群組之複數緩衝電路對應信號群組之複數信號。各緩衝群組之各緩衝電路賦予對應之外部端子由對應之切換電路賦予之信號。
    依本發明之半導體裝置中，切換電路依對應模式設定信號之順序以並列方式賦予複數緩衝電路由信號產生電路產生之複數信號。因此，可對應所連接之半導體記憶裝置之機種及數量切換外部端子之配置圖案，故可實現裝置之低成本化。[實施形態1]
    圖1(a)顯示依本發明實施形態1半導體裝置(LSI：Large Scale Integration)1之構成，圖1(b)(c)分別顯示使用半導體裝置1之半導體模組2、5。
    圖1(a)中，半導體裝置1係將半導體晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子TA。半導體晶片係於半導體基板表面形成記憶體控制器等者，經由封裝基板連接複數外部端子TA。
    且圖1(b)中，半導體模組2係將半導體裝置1與2個半導體記憶裝置3搭載於1片母板4表面者。半導體記憶裝置3係例如DDR3-SDRAM(Double Data Rate3-Synchronous Dynamic Random Access Memory，雙倍資料速率3-同步動態隨機存取記憶體)。半導體記憶裝置3係將半導體記憶晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子TB。半導體記憶晶片係於半導體基板表面形成複數記憶胞、寫入/讀取電路等者，經由封裝基板連接複數外部端子TB。
    半導體記憶裝置3複數外部端子TB按照既定配置圖案配置。半導體記憶裝置3外部端子TB之配置圖案經固定。亦即，輸入各外部端子TB之信號種類經固定。另一方面，藉由內建切換電路，配合半導體記憶裝置3外部端子TB之配置圖案設定半導體裝置1外部端子TA之配置圖案。亦即，可藉由切換電路變更自各外部端子TA輸出之信號種類。關於切換電路後述。
    母板4中形成用來將半導體裝置1複數外部端子TA與半導體記憶裝置3複數外部端子TB加以連接之複數配線。設定半導體裝置1外部端子TA之配置圖案，俾母板4配線彼此於同一層不交叉。半導體記憶裝置3各外部端子TB經由母板4配線連接半導體裝置1對應之外部端子TA。
    且圖1(c)中，半導體模組5係將半導體裝置1與2個半導體記憶裝置6搭載於1片母板7表面者。半導體記憶裝置6係與半導體記憶裝置3不同機種之半導體記憶裝置，例如DDR2-SDRAM。半導體記憶裝置6係將半導體記憶晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子TC。半導體記憶晶片係於半導體基板表面形成複數記憶胞、寫入/讀取電路等者，經由封裝基板連接複數外部端子TC。
    按照既定配置圖案配置半導體記憶裝置6複數外部端子TC。半導體記憶裝置6外部端子TC之配置圖案經固定，與半導體記憶裝置3外部端子TB之配置圖案不同。另一方面，藉由內建之切換電路，對應半導體記憶裝置6外部端子TC之配置圖案設定半導體裝置1外部端子TA之配置圖案。
    母板7中形成用來將半導體裝置1複數外部端子TA與半導體記憶裝置6複數外部端子TC加以連接之複數配線。設定半導體裝置1外部端子TA之配置圖案，俾母板7配線彼此不交叉。半導體記憶裝置6各外部端子TC經由母板7之配線連接半導體裝置1對應之外部端子TA。
    如此，本實施形態1中，可對應所連接之半導體記憶裝置之機種變更半導體裝置1外部端子TA之圖案配置，故可實現裝置之低成本化及信號傳送特性之改善。
    圖2(a)~(c)係顯示實施形態1之效果圖。圖2(a)係自背面側觀察半導體裝置1與2個半導體記憶裝置3之圖。圖2(a)中，於半導體裝置1四角形狀背面呈矩陣狀配置複數外部端子TA。且於各半導體記憶裝置3四角形狀背面呈矩陣狀配置複數外部端子TB。半導體裝置1之1邊與2個半導體記憶裝置3之1邊對向配置。
    2個半導體記憶裝置3其中一方之半導體記憶裝置3之1邊，分別設置信號A1、A2、RAS0、CAS0用之4個外部端子TB。且沿另一方半導體記憶裝置3之1邊，分別設置信號A5、A6、RAS1、CAS1用之4個外部端子TB。
    此時，若沿與2個半導體記憶裝置3之1邊對向之半導體裝置1之1邊，設置信號A1、A2、RAS0、CAS0、A5、A6、RAS1、CAS1用之8個外部端子TA，即可以不交叉之8條配線LB連接半導體裝置1之8個外部端子TA與2個半導體記憶裝置3之合計8個外部端子TB。
    且圖2(b)係自背面側觀察半導體裝置1與2個半導體記憶裝置6之圖。圖2(b)中，於半導體裝置1四角形狀背面呈矩陣狀配置複數外部端子TA。且於各半導體記憶裝置6四角形狀之背面呈矩陣狀配置複數外部端子TC。半導體裝置1之1邊與2個半導體記憶裝置6之1邊對向配置。
    沿2個半導體記憶裝置6其中一方之半導體記憶裝置6之1邊，分別設置信號A2、A1、RAS0、CAS0用之4個外部端子TC。且沿另一方半導體記憶裝置6之1邊，分別設置信號A6、A5、RAS1、CAS1用之4個外部端子TC。
    此時，若作為半導體裝置1外部端子TA之配置圖案採用圖2(a)所示之配置圖案，使半導體裝置1各外部端子TA經由配線LC連接對應之外部端子TC，即如圖2(b)所示，8條配線LC會於4處交叉。2條配線LC若交叉，一方配線LC即需通過另一方配線LC下方，增加一方配線LC之配線長至較另一方配線LC長而導致在信號間傳送特性上發生偏離(歪斜)，結果有時會招致傳送特性之惡化。
    相對於此，本實施形態1中，如圖2(c)所示，連接半導體裝置1與半導體記憶裝置6時，藉由內建之切換電路，配合半導體記憶裝置6外部端子TC變更半導體裝置1外部端子TA之配置圖案，故可消除配線LC之交叉。
    亦即，本實施形態1中，以半導體裝置1與2個半導體記憶裝置3構成半導體模組2時，半導體裝置1依模式設定信號設定為第1模式。設定為第1模式之半導體裝置1自與2個半導體記憶裝置3之1邊對向之8個外部端子TA分別輸出信號A1、A2、RAS0、CAS0、A5、A6、RAS1、CAS1。因此，可於母板4不交叉地形成8條配線LB。
    且以半導體裝置1與2個半導體記憶裝置6構成半導體模組5時，半導體裝置1依模式設定信號設定為第2模式。設定為第2模式之半導體裝置1自與2個半導體記憶裝置6之1邊對向之8個外部端子TA分別輸出信號A2、A1、CAS0、RAS0、A6、A5、CAS1、RAS1。因此，於母板7可不交叉地形成8條配線LC。
    圖3(a)(b)係自背面側觀察半導體裝置1與半導體記憶裝置6之圖，係顯示實施形態1效果之另一圖。圖3(a)(b)中，以複數配線LC連接半導體裝置1複數外部端子TA與半導體記憶裝置6複數外部端子TC。
    圖3(a)中，相對於半導體記憶裝置6半導體裝置1外部端子TA之配置圖案不適當，故複數配線LC於複數處交叉。於2條配線LC交叉處，無法在同一配線層形成2條配線LC，需於另一配線層形成一方之配線LC，以導通孔連接上層配線LC與下層配線LC。因此，配線層數增加，故成本高。且經由複數導通孔傳送信號，故傳送特性惡化。且配線LC之佈局面積增大。
    相對於此，本發明申請案中，如圖3(b)所示，適當設定相對於半導體記憶裝置6半導體裝置1外部端子TA之配置圖案，故配線LC彼此不交叉。因此，可以低成本，構成傳送特性良好，佈局面積小之半導體模組5。
    以下，更詳細地說明關於半導體裝置1及半導體模組2、5之構成。圖4係顯示半導體裝置1所包含之半導體晶片10構成之方塊圖。圖4中，此半導體晶片10包含半導體基板11。於半導體基板11形成輸入端子TI1、TI2、複數接墊P、系統控制器(SYSC)12、匯流排13、記憶體控制器14、選擇器15、信號輸入輸出電路20。
    自半導體裝置1內其他半導體晶片或是半導體裝置1外賦予輸入端子TI1開機重設信號POR。開機重設信號POR係對半導體裝置1供給電源電壓時恰為活化位準既定期間之信號。自外部賦予輸入端子TI2模式設定信號MODE。例如，設定半導體裝置1為第1模式時設定模式設定信號MODE為「L」位準，設定半導體裝置1為第2模式時設定模式設定信號MODE為「H」位準。各接墊P經由例如接合導線連接封裝基板，且經由封裝基板之配線連接對應之外部端子TA。
    系統控制器12於開機重設信號POR為活化位準時重設，經由匯流排13控制半導體晶片10整體。記憶體控制器14按照自系統控制器12等經由匯流排13賦予之信號，產生用來控制半導體記憶裝置之複數信號S。複數信號S預先分割為3個信號群組。
    屬於第1信號群組之複數信號S1分別係因開機重設信號POR等半導體晶片10重設時，為「H」位準與「L」位準中任一位準皆可之信號。複數信號S1具體而言係位址信號A00~A15及儲存庫位址信號BA0~BA2。
    屬於第2信號群組之複數信號S2分別係因開機重設信號POR等半導體晶片10重設時，應強制為「H」位準之信號。複數信號S2具體而言係晶片選擇信號CSN0、CSN1、允許寫入信號WEN、列位址選通信號CASN、行位址選通信號RASN。
    屬於第3信號群組之複數信號S3分別係因開機重設信號POR等半導體晶片10重設時，應強制為「L」位準之信號。複數信號S3具體而言係信號ODT0、ODT1及時脈賦能信號CKE。賦予選擇器15第1信號群組之複數信號S1、第2信號群組之複數信號S2及第3信號群組之複數信號S3。
    且記憶體控制器14所包含之模式設定電路14a按照自外部經由輸入端子TI2賦予之模式設定信號MODE，產生選擇器控制信號SE。賦予選擇器15選擇器控制信號SE。
    選擇器15包含暫存器16及切換電路17~19。暫存器16保持來自模式設定電路14a之選擇器控制信號SE，並分別賦予切換電路17~19該選擇器控制信號SE。切換電路17以對應來自暫存器16之選擇器控制信號SE之順序，並列地賦予信號輸入輸出電路20來自記憶體控制器14之複數信號S1。切換電路18以對應來自暫存器16之選擇器控制信號SE之順序，並列地賦予信號輸入輸出電路20來自記憶體控制器14之複數信號S2。切換電路19以對應來自暫存器16之選擇器控制信號SE之順序，並列地賦予信號輸入輸出電路20來自記憶體控制器14之複數信號S3。
    信號輸入輸出電路20將自記憶體控制器14經由選擇器15賦予之複數信號S1、複數信號S2及複數信號S3分別傳達給複數接墊P。且信號輸入輸出電路20產生時脈信號CK、CKN並將其賦予2個接墊P。
    亦即，信號輸入輸出電路20如圖5所示，包含：複數緩衝電路B1，分別對應來自切換電路17之複數信號S1而設置；複數緩衝電路B2，分別對應來自切換電路18之複數信號S2而設置；複數緩衝電路B3，分別對應來自切換電路19之複數信號S3而設置；時脈產生部21；及緩衝電路B4。
    複數接墊P包含：複數接墊P1，分別對應複數緩衝電路B1；複數接墊P2，分別對應複數緩衝電路B2；複數接墊P3，分別對應複數緩衝電路B3；及2個接墊P4A、P4B，對應緩衝電路B4。
    各緩衝電路B1傳達來自切換電路17之信號S1給對應之接墊P1。各緩衝電路B2傳達來自切換電路18之信號S2給對應之接墊P2。各緩衝電路B3傳達來自切換電路19之信號S3給對應之接墊P3。時脈產生部21產生時脈信號CK。緩衝電路B4回應來自時脈產生部21之時脈信號CK產生時脈信號CK之互補信號CKN，分別賦予接墊P4A、P4B時脈信號CK、CKN。
    對應信號S1之緩衝電路B1如圖6所示，包含位準上移頻器(LU)22、23、25、位準下移頻器(LD)24、緩衝器26及比較器27。記憶體控制器14之電源電壓例如為1.0V，半導體記憶裝置3、6之電源電壓例如為1.5V。
    位準上移頻器22將來自記憶體控制器14之信號S1之邏輯振幅電壓自1.0V轉換為1.5V並將其賦子緩衝器26之輸入節點。且重設信號RE一旦為活化位準之「H」位準，位準上移頻器22即與信號S1之邏輯位準無關地輸出「H」位準之信號。開機重設信號POR一旦為活化位準，重設信號RE即為活化位準。
    位準上移頻器23將輸出賦能信號OEN之邏輯振幅電壓自1.0V轉換為1.5V並將其賦予緩衝器26之控制節點。信號OEN朝外部輸出信號S1時為活化位準之「L」位準，不朝外部輸出信號S1時為非活化位準之「H」位準。且重設信號RE一旦為活化位準之「H」位準，位準上移頻器23即與信號OEN之邏輯位準無關地輸出「L」位準。
    以係半導體記憶裝置3、6之電源電壓之1.5V驅動緩衝器26。位準上移頻器23之輸出信號26OEN為活化位準之「L」位準時緩衝器26朝接墊P1輸出信號S1，信號26OEN為非活化位準之「H」位準時緩衝器26令接墊P1為高阻抗狀態。因此，重設信號RE為活化位準之「H」位準時，與信號S1、OEN之邏輯位準無關，接墊P1為「H」位準。
    位準下移頻器24、位準上移頻器25及比較器27在測試出貨前之半導體裝置1時使用，通常不使用故以虛線表示。
    位準上移頻器25將輸入賦能信號IE之邏輯振幅電壓自1.0V轉換為1.5V並將其賦予比較器27之控制節點。信號IE在測試模式時為活化位準之「H」位準，通常動作時為非活化位準之「L」位準。且重設信號RE一旦為活化位準之「H」位準，位準上移頻器25即與信號IE之邏輯位準無關地輸出「L」位準。
    以係半導體記憶裝置3、6之電源電壓之1.5V驅動比較器27。比較器27在位準上移頻器25之輸出信號27IE為活化位準之「H」位準時被活化，比較自外部賦予接墊P1之電壓與參照電壓Vref之高低，輸出顯示比較結果之信號。自外部賦予接墊P1之電壓低於參照電壓Vref時，比較器27之輸出信號為「L」位準。自外部賦予接墊P1之電壓高於參照電壓Vref時，比較器27之輸出信號為「H」位準。
    位準下移頻器24將比較器27輸出信號之邏輯振幅電壓自1.5V轉換為1.0V並產生測試信號CIN。且重設信號RE一旦為活化位準之「H」位準，位準下移頻器24即與信號IE之邏輯位準無關地輸出「L」位準。
    對應信號S2之緩衝電路B2之構成與對應信號S1之緩衝電路B1相同。信號S2係在被重設時應為「H」位準之信號。信號S1係在被重設時可為「H」位準亦可為「L」位準之信號。本實施形態1中，緩衝電路B1與B2構成相同以使半導體裝置1之構成簡單化。
    對應信號S3之緩衝電路B3如圖7所示，係將緩衝電路B1之位準上移頻器22以位準上移頻器28取代者。位準上移頻器28將來自記憶體控制器14之信號S3之邏輯振幅電壓自1.0V轉換為1.5V並將其賦予緩衝器26之輸入節點。且重設信號RE一旦為活化位準之「H」位準，位準上移頻器28即與信號S3之邏輯位準無關地輸出「L」位準之信號。
    且緩衝電路B4如圖8所示，係將緩衝電路B1之位準上移頻器22以位準上移頻器29取代，追加緩衝器30者。位準上移頻器29將來自時脈產生部21之時脈信號CK之邏輯振幅電壓自1.0V轉換為1.5V並將其賦予緩衝器26之輸入節點。且位準上移頻器29產生時脈信號CK之互補信號CKN並將其賦予緩衝器30之輸入節點。信號CKN之邏輯振幅電壓為1.5V。且重設信號RE一旦為活化位準之「H」位準，位準上移頻器29即與所輸入之時脈信號CK之邏輯位準無關地分別固定輸出時脈信號CK、CKN為「H」位準及「L」位準。
    以係半導體記憶裝置3、6之電源電壓之1.5V驅動緩衝器26、30。位準上移頻器23之輸出信號26OEN為活化位準之「L」位準時緩衝器26朝接墊P4A輸出時脈信號CK，信號26OEN為非活化位準之「H」位準時緩衝器26令接墊P4A為高阻抗狀態。
    且信號26OEN為活化位準之「L」位準時緩衝器30朝接墊P4B輸出信號CKN，信號26OEN為非活化位準之「H」位準時緩衝器30令接墊P4B為高阻抗狀態。因此，重設信號RE為活化位準之「H」位準時，與所輸入之時脈信號CK之邏輯位準無關，接墊P4A、P4B分別為「H」位準及「L」位準。
    回到圖4，此半導體裝置1更包含USB(Universal Serial Bus，通用串列匯流排)31、PCI(Peripheral Component Interconnect，週邊元件互連)Express32、啟動ROM(Read Only Memory，唯讀記憶體)33、視訊單元34及CPU(Central Processing Unit，中央處理單元)35，此等者連接匯流排13。
    USB31係USB標準之串列介面。PCI Express32係PCI Express標準之輸入輸出介面。啟動ROM33中儲存程式。視訊單元34產生影像資料。CPU35按照自啟動ROM33讀取之程式控制半導體晶片10整體。
    又，亦可將選擇器控制信號SE儲存於啟動ROM33，在半導體晶片10起動時將自啟動ROM33讀取之選擇器控制信號SE儲存於選擇器15之暫存器16。此時不需模式設定信號MODE用輸入端子TI2。
    且亦可將對應電源通入半導體晶片10而產生開機重設信號POR之開機重設電路搭載於半導體晶片10，賦予系統控制器12或緩衝電路B1~B4產生之信號POR。此時不需信號POR用輸入端子TI1。
    圖9係第1模式及第2模式中外部端子TA配置圖案之例示圖。圖9中，於第1模式，對第1至第9外部端子TA分別輸出第1群組信號A14、BA1、A12、A6、A11、A15、A10、A1、A4，對第20至第29外部端子TA分別輸出第1群組信號BA2、BA0、A3、A9、A0、A13、A5、A7、A2、A8。
    相對於此，第2模式中，對第1至第9外部端子TA分別輸出第1群組信號A3、A6、A11、A13、A8、A0、A2、A15、A4，對第20至第29外部端子TA分別輸出第1群組信號BA2、BA1、A9、A14、BA0、A10、A12、A5、A1、A7。如此，對第1~9、20~29外部端子TA輸出第1群組信號A0~A15、BA0~BA2，依係第1模式或是第2模式，變更對第1~9、20~29外部端子TA輸出之信號A0~A15、BA0~BA2之順序。換言之，依係第1模式或是第2模式，變更輸出信號A0~A15、BA0~BA2之外部端子TA之順序(配置圖案)。
    且第1模式中，對第10~12、15、19外部端子TA分別輸出第2群組信號CSN1、CSN0、WEN、CASN、RASN。相對於此，第2模式中，對第10~12、15、19外部端子TA分別輸出第2群組信號CASN、CSN1、CSN0、RASN、WEN。如此，對第10~12、15、19外部端子TA輸出第2群組信號CSN1、CSN0、WEN、CASN、RASN，依係第1模式或是第2模式，變更對第10~12、15、19外部端子TA輸出之信號CSN1、CSN0、WEN、CASN、RASN之順序。換言之，依係第1模式或是第2模式，變更輸出信號CSN1、CSN0、WEN、CASN、RASN之外部端子TA之順序(配置圖案)。
    且第1模式及第2模式中，對第13、14、18外部端子TA分別輸出第3群組信號ODT0、ODT1、CKE。在此，例示無需變更第3群組信號ODT0、ODT1、CKE之順序者。又，需變更第3群組信號ODT0、ODT1、CKE之順序時，可藉由切換電路19變更。
    且第1模式及第2模式中，對第16、17外部端子TA分別輸出第4群組時脈信號CK、CKN。時脈信號CK、CKN係根據來自時脈產生部21之信號所產生之相互互補之信號，係決定作為DDR2-SDRAM或DDR3-SDRAM動作之基準之時機之差動時脈。因此，時脈信號CK、CKN為與第1~第3群組信號不同之第4群組，不藉由選擇器15變更時脈信號CK、CKN之順序。
    圖10(a)~(g)係例示第1模式及第2模式中第16、17、1、10、13外部端子TA16、TA17、TA1、TA10、TA13之位準變化之時序圖。於開機重設期間，外部端子TA16、TA1、TA10皆固定於「H」位準，外部端子TA17、TA13固定於「L」位準。開機重設期間一旦結束(時刻t0)，即對外部端子TA16、TA17分別輸出時脈信號CK、CKN。
    且第1模式中開機重設期間一旦結束(時刻t0)，即與時脈信號CK、CKN同步，對外部端子TA1、TA10、TA13分別輸出信號A14、CSN1、ODT0。半導體記憶裝置3與時脈信號CK之上升邊緣同步，閂鎖信號A14、CSN1、ODT0。
    且第2模式中開機重設期間一旦結束(時刻t0)，即與時脈信號CK、CKN同步，對外部端子TA1、TA10、TA11分別輸出信號A3、CASN、ODT0。半導體記憶裝置6與時脈信號CK之上升邊緣同步，閂鎖信號A3、CASN、ODT0。
    圖11係顯示半導體裝置1動作之流程圖。圖11中，對半導體裝置1通入電源電壓後，於步驟ST1即開始開機重設。步驟ST2中，重設信號RE為活化位準之「H」位準，緩衝電路B1~B4呈重設狀態。亦即，緩衝電路B1、B2之輸出信號固定於「H」位準，緩衝電路B3之輸出信號固定於「L」位準，緩衝電路B4之輸出信號CK、CKN分別固定於「H」位準及「L」位準。開機重設狀態經過既定時間後，步驟ST3中，開機重設結束。
    步驟ST4中，藉由模式設定電路14a判定半導體裝置1設定為第1模式與第2模式中哪一模式。模式設定電路14a判定半導體裝置1設定為第1模式時，步驟ST5中，產生用來設定選擇器15為第1模式之選擇器控制信號SE並將其儲存於暫存器16。於暫存器16儲存第1模式用選擇器控制信號SE後，即藉由切換電路17~19形成DDR3-SDRAM用配置圖案。記憶體控制器14於步驟ST6進行DDR3-SDRAM用初期化處理後，於步驟ST9對DDR3-SDRAM開始通常之存取。
    於步驟ST4判定半導體裝置1設定為第2模式時，模式設定電路14a於步驟ST7中，產生用來設定選擇器15為第2模式之選擇器控制信號SE並將其儲存於暫存器16。於暫存器16儲存第2模式用選擇器控制信號SE後，即藉由切換電路17~19形成DDR2-SDRAM用配置圖案。記憶體控制器14於步驟ST8進行DDR2-SDRAM用初期化處理後，於步驟ST9開始對DDR2-SDRAM進行通常之存取。
    其次，具體說明關於半導體裝置1外部端子TA之配置圖案、半導體記憶裝置3、6外部端子TB、TC之配置圖案、母板4、7之配線LB、LC。圖12係顯示於第1模式時半導體裝置1外部端子TA之配置圖案圖。圖12中，半導體裝置1包含配置為5行(A~E行)，25列之複數外部端子TA。在此，僅說明關於與本發明申請案關聯之外部端子TA。
    對第9列B~D行之外部端子TA分別輸出第1群組G1之信號A14、BA1、A12。對第10列A~D行之外部端子TA分別輸出第1群組G1之信號A6、A11、A15、A10。對第11列A、B、D行之外部端子TA分別輸出第1群組G1之信號A1、A4及第2群組G2之信號CSN1。對第12列A~D行之外部端子TA分別輸出第2群組G2之信號CSN0、WEN及第3群組G3之信號ODT0、ODT1。對第13列A、C、D行之外部端子TA分別輸出第2群組G2之信號CASN及第4群組之信號CK、CKN。
    對第14列A~D行之外部端子TA分別輸出第3群組G3之信號CKE、第2群組G2之信號RASN及第1群組G1之信號BA2、BA0。對第15列A、B、D行之外部端子TA分別輸出第1群組G1之信號A3、A9、A0。對第16列A~D行之外部端子TA分別輸出第1群組G1之信號A13、A5、A7、A2。對第17列B、C行之外部端子TA分別輸出第1群組G1之信號A8與重設信號RESETN。又，VSS、VSSQ係接地電壓，VCCQ係電源電壓，VREF係參照電壓。
    且圖13係顯示半導體記憶裝置3(DDR3-SDRAM)外部端子TB之配置圖案圖。圖13中，半導體記憶裝置3包含配置為16行(A~H、J~N、P、R、T行)，6列(1~3、7~9列)之複數外部端子TB。在此，僅說明關於與本發明申請案關聯之外部端子TB。
    又，外部端子TB之配置圖案依SDRAM之資料輸入輸出數變化。圖13中，顯示資料輸入輸出數為16之情形(DQU0~7，DQL0~7)。資料輸入輸出數在8以下時，無A行~C行3行，呈13行(D~H、J~N、P、R、T行)，6列(1~3、7~9列)之配置圖案(圖13中以虛線包圍之部分)。
    且DDR3-SDRAM之配置圖案中，有時T行3列、T行7列及M行7列之外部端子TB皆為NC(No connection)。然而，資料輸入輸出數在8以下時，此等外部端子TB分別使用於輸入位址信號A13~A15。圖13中，顯示T行3列、T行7列及M行7列之外部端子TB使用於輸入信號A13~A15之情形。
    第1列K行之外部端子TB接受信號ODT。第2列L~N、P、R、T行之外部端子TB分別接受信號CSN、BA0、A3、A5、A7、RESETN。第3列J~N、P、R、T分別接受信號RASN、CASN、WEN、BA2、A0、A2、A9、A13。第7列J~L、N、P、R、T行之外部端子TB分別接受信號CK、CKN、A10、A15、A12、A1、A11、A14。第8列N、P、R、T行之外部端子TB分別接受信號BA1、A4、A6、A8。第9列K行之外部端子TB接受信號CKE。
    且圖14~圖16分別係顯示母板4之第1、第3及第6層圖。第1層係母板4表面，於第1層下方設置第3層，於第3層下方設置第6層。於母板4第1層亦即母板4表面，如圖14所示，設有：矩形區域1A，搭載半導體裝置1；及2個矩形區域3A、3B，搭載2個半導體記憶裝置3。
    矩形區域1A之短邊及長邊分別朝圖14中之X方向及Y方向。矩形區域3A、3B各短邊及長邊分別朝Y方向及X方向。矩形區域1A配置於圖14中左側，矩形區域3A配置於圖14中右上側，矩形區域3B配置於圖14中右下側。矩形區域1A、3A與3B相互隔著既定間隙配置。
    於矩形區域1A，設有對應5行(A~E行)，25列外部端子TA之複數電極41。各電極41焊接在搭載於矩形區域1A之半導體裝置1對應之外部端子TA。且矩形區域1A中，分散配置有複數電極42。各電極42藉由配線連接鄰接之電極41。
    矩形區域3A中，設有對應16行(A~H、J~N、P、R、T行)，7列(1~3、7~9列)外部端子TB之複數電極43。各電極43焊接在搭載於矩形區域3A之半導體記憶裝置3對應之外部端子TB。且矩形區域3A中，分散配置有複數電極44。各電極44藉由配線連接鄰接之電極43。
    且沿X方向呈交錯狀配置28個電極45，俾穿越矩形區域3A之2條短邊中與矩形區域1A相反之一側之短邊。圖14中下側列之14個電極45，與矩形區域3A1~3列之14個電極43以14條配線連接。14個電極45分別自圖14中右側連接信號A7、RESETN、A5、A13、A9、A3、A2、A0、BA0、BA2、WEN、ODT、CASN、RASN用電極43。
    圖14中上側列之14個電極45，與矩形區域3A2、7~9列之14個電極43以14條配線連接。14個電極45分別自圖14中右側連接信號A8、A14、A6、A11、A1、A4、A12、BA1、CSN、A15、A10、CKE、CKN、CK用電極43。
    矩形區域3B中，設有對應16行(A~H、J~N、P、R、T行)，7列(1~3、7~9列)外部端子TB之複數電極46。各電極46焊接在搭載於矩形區域3B之半導體記憶裝置3對應之外部端子TB。且矩形區域3B中分散配置有複數電極47。各電極47藉由配線連接鄰接之電極46。
    且沿X方向呈交錯狀配置28個電極48，俾穿越矩形區域3B之2條短邊中與矩形區域1A相反之一側之短邊。圖14中下側列之14個電極48，與矩形區域3B1~3列之14個電極46以14條配線連接。14個電極48分別自圖14中右側連接信號A7、RESETN、A5、A13、A9、A3、A2、A0、BA0、BA2、WEN、ODT、CASN、RASN用電極46。
    圖14中上側列之14個電極48，與矩形區域3A2、7~9列之14個電極46以14條配線連接。14個電極48分別自圖14中右側連接信號A8、A14、A6、A11、A1、A4、A12、BA1、CSN、A15、A10、CKE、CKN、CK用電極46。
    且於28個電極45與28個電極48中間之位置配置28個電極49。28個電極49與電極45、48相同，沿X方向呈交錯狀配置。圖14中下側列之14個電極49中之7個電極49，與矩形區域1AA行及B行之7個電極41以7條配線連接。自圖14中右側起第3~6、11、13、14之7個電極49分別連接信號A5、A13、A9、A3、WEN、CASN、RASN用電極41。
    圖14中上側列之14個電極49中之8個電極49，與矩形區域1AA行及B行之8個電極41以8條配線連接。自圖14中右側起第1~6、9、12之8個電極49分別自圖14中右側起連接信號A8、A14、A6、A11、A1、A4、CSN0、CKE用電極41。
    又，圖14中，以實線表示電極41、49間配線中第1群組信號用配線，以短劃線表示第2群組信號用配線，以虛線表示第3群組信號用配線。
    且如圖15所示，於母板4第3層，分別與第1層矩形區域1A、3A、3B對向而設有矩形區域1B、3C、3D。矩形區域1B中，與第1層各電極42對向而設有電極52，各電極52經由導通孔連接對應之電極42。
    且矩形區域3C中，與第1層各電極44對向而設有電極54，各電極54經由導通孔連接對應之電極44。且與第1層各電極45對向而設有電極55，各電極55經由導通孔連接對應之電極45。
    且矩形區域3D中，與第1層各電極47對向而設有電極57，各電極57經由導通孔連接對應之電極47。且與第1層各電極48對向而設有電極58，各電極58經由導通孔連接對應之電極48。且與第1層各電極49對向而設有電極59，各電極59經由導通孔連接對應之電極49。且各電極59藉由配線連接沿Y方向鄰接之電極55，並藉由配線連接沿Y方向鄰接之電極58。
    例如，圖14B行17列信號A8用電極41經由配線連接電極49，該電極49經由導通孔連接圖15之電極59。該電極59經由配線連接電極55，該電極55經由導通孔連接圖14之電極45，該電極45連接T行8列信號A8用電極43。藉此，自半導體裝置1B行17列外部端子TA輸出之位址信號A8被傳達至半導體記憶裝置3T行8列外部端子TB。
    且如圖16所示，於母板4第6層，分別與第3層矩形區域1B、3C、3D對向而設有矩形區域1C、3E、3F。矩形區域1C中，與第3層各電極52對向而設有電極62，各電極62經由導通孔連接對應之電極52。
    且矩形區域3E中，與第3層各電極54對向而設有電極64，各電極64經由導通孔連接對應之電極54。且與第3層各電極55對向而設有電極65，各電極65經由導通孔連接對應之電極55。
    且矩形區域3F中，與第3層各電極57對向而設有電極67，各電極67經由導通孔連接對應之電極57。且與第3層各電極58對向而設有電極68，各電極68經由導通孔連接對應之電極58。且與第3層各電極59對向而設有電極69，各電極69經由導通孔連接對應之電極59。
    圖16中下側列之14個電極69中之7個電極69，與矩形區域1C之7個電極62以7條配線連接。自圖16中右側起第1、2、7~10、12之7個電極69分別連接信號A7、RESETN、A2、A0、BA0、BA2、ODT0用電極62。
    圖16中上側列之14個電極69中之6個電極69，與矩形區域1C之6個電極62以6條配線連接。自圖16中右側起第7、8、10、11、13、14之6個電極69分別自圖16中右側起連接信號A12、BA1、A15、A10、CKN、CK用電極62。
    例如，圖14D行9列信號A12用電極41經由配線連接鄰接之電極42，該電極42經由導通孔、電極52及導通孔連接圖16之電極62。該電極62經由配線連接電極69，該電極69經由導通孔連接圖15之電極59。該電極59經由配線連接電極55，該電極55經由導通孔連接圖14之電極45，該電極45連接N行7列信號A12用電極43。藉此，自半導體裝置1D行9列外部端子TA輸出之位址信號A12被傳達至半導體記憶裝置3N行7列外部端子TB。
    且圖17係顯示於第2模式時半導體裝置1外部端子TA之配置圖案圖。圖17中，半導體裝置1包含配置為5行(A~E行)，25列之複數外部端子TA。在此，僅說明關於與本發明申請案關聯之外部端子TA。
    對第9列B~D行外部端子TA分別輸出第1群組G1之信號A3、A6、A11。對第10列A~D行外部端子TA分別輸出第1群組G1之信號A13、A8、A0、A2。對第11列A、B、D行外部端子TA分別輸出第1群組G1之信號A15、A4及第2群組G2之信號CASN。對第12列A~D行外部端子TA分別輸出第2群組G2之信號CSN1、CSN0及第3群組G3之信號ODT0、ODT1。對第13列A、C、D行外部端子TA分別輸出第2群組G2之信號RASN及第4群組之信號CK、CKN。
    對第14列A~D行外部端子TA分別輸出第3群組G3之信號CKE、第2群組G2之信號WEN及第1群組G1之信號BA2、BA1。對第15列A、B、D行外部端子TA分別輸出第1群組G1之信號A9、A14、BA0。對第16列A~D行之外部端子TA分別輸出第1群組G1之信號A10、A12、A5、A1。對第17列B行外部端子TA輸出第1群組G1之信號A7。又，VSS、VSSQ係接地電壓，VCCQ係電源電壓，VREF係參照電壓。
    且圖18係顯示半導體記憶裝置6(DDR2-SDRAM)外部端子TC之配置圖案圖。圖18中，半導體記憶裝置6包含配置為15行(A~H、J~N、P、R行)，6列(1~3、7~9列)之複數外部端子TC。在此，僅說明關於與本發明申請案關聯之外部端子TC。
    又，外部端子TC之配置圖案依SDRAM之資料輸入輸出數變化。圖18中，顯示資料輸入輸出數為16之情形(DQ0~15)。資料輸入輸出數在8以下時，無A行~D行4行，呈11行(E~H、J~N、P、R行)，6列(1~3、7~9列)之配置圖案(圖18中以虛線包圍之部分)。
    且DDR3-SDRAM之配置圖案中，有時R行3、7、8列外部端子TC皆為NC。然而，資料輸入輸出數在8以下時，此等外部端子TC分別使用於輸入位址信號A14、A15、A13。圖18中，顯示使用R行3、7、8列外部端子TC於輸入信號A14、A15、A13之情形。
    第1列L行外部端子TC接受信號BA2。第2列K~N、P、R行外部端子TC分別接受信號CKE、BA0、A10、A3、A7、A12。第3列K~N、P、R外部端子TC分別接受信號WEN、BA1、A1、A5、A9、A14。第7列K~N、P、R行外部端子TC分別接受信號RASN、CASN、A2、A6、A11、A15。第8列J~N、P、R行外部端子TC分別接受信號CK、CKN、A0、A4、A8、A13。第9列K行外部端子TC接受信號ODT。
    且圖19~圖21分別顯示母板7第1、第3及第6層。第1層係母板7表面，於第1層下方設置第3層，於第3層下方設置第6層。於母板7第1層亦即母板7表面，如圖19所示，設有：矩形區域1A，搭載半導體裝置1；及2個矩形區域6A、6B，搭載2個半導體記憶裝置6。
    矩形區域1A之短邊及長邊分別朝圖19中之X方向及Y方向。矩形區域6A、6B各短邊及長邊分別朝Y方向及X方向。配置矩形區域1A於圖19中左側，配置矩形區域6A於圖19中右上側，配置矩形區域6B於圖19中右下側。相互隔著既定間隙配置矩形區域1A、6A與6B。
    於矩形區域1A設有對應5行(A~E行)，25列外部端子TA之複數電極71。各電極71焊接在搭載於矩形區域1A之半導體裝置1對應之外部端子TA。且矩形區域1A中分散配置有複數電極72。各電極72藉由配線連接鄰接之電極71。
    矩形區域6A中設有對應15行(A~H、J~N、P、R行)，7列(1~3、7~9列)外部端子TB之複數電極73。各電極73焊接在搭載於矩形區域6A之半導體記憶裝置6對應之外部端子TC。且矩形區域6A中分散配置有複數電極74。各電極74藉由配線連接鄰接之電極73。
    且沿X方向呈交錯狀配置25個電極75，俾穿越矩形區域6A2條短邊中與矩形區域1A相反之一側之短邊。以13條配線連接圖19中下側列之13個電極75，與矩形區域6A1~3列之13個電極73。13個電極75分別自圖19中右側起連接信號A3、A7、A12、A10、A14、A9、A5、A1、BA0、BA1、BA2、WEN、CKE用電極73。
    以12條配線連接圖19中上側列之12個電極75，與矩形區域6A7~9列之12個電極73。12個電極75分別自圖19中右側起連接信號A8、A13、A2、A15、A11、A6、A0、A2、CSN0、CASN、ODT0、RASN用電極73。
    矩形區域6B中設有對應15行(A~H、J~N、P、R行)，7列(1~3、7~9列)外部端子TB之複數電極76。各電極76焊接在搭載於矩形區域6B之半導體記憶裝置6對應之外部端子TC。且矩形區域6B中分散配置有複數電極77。各電極77藉由配線連接鄰接之電極76。
    且沿X方向呈交錯狀配置25個電極78，俾穿越矩形區域6B之2條短邊中與矩形區域1A相反之一側之短邊。以13條配線連接圖19中下側列之13個電極78，與矩形區域6B1~3列之13個電極76。13個電極78分別自圖19中右側起連接信號A3、A7、A12、A10、A14、A9、A5、A1、BA0、BA1、BA2、WEN、CKE用電極76。
    以12條配線連接圖19中上側列之12個電極78，與矩形區域6A7~9列之12個電極76。12個電極78分別自圖19中右側起連接信號A8、A13、A2、A15、A11、A6、A0、A2、CSN0、CASN、ODT0、RASN用電極76。
    且於25個電極75與25個電極78中間之位置配置25個電極79。與電極75、78相同，沿X方向呈交錯狀配置25個電極79。以7條配線連接圖19中下側列之13個電極79中之7個電極79，與矩形區域1AA行及B行之7個電極71。自圖19中右側起第1~6、12、13之7個電極79分別連接信號A3、A7、A12、A10、A14、A9、WEN、CKE用電極71。
    以6條配線連接圖19中上側列之12個電極79中之6個電極79，與矩形區域1A之A行及B行之6個電極71。自圖19中右側起第1~4、9、12之6個電極79分別自圖19中右側起連接信號A8、A13、A2、A15、CSN0、RASN用電極71。
    又，圖19中，以實線表示電極71、79間配線中第1群組信號用配線，以短劃線表示第2群組信號用配線，以虛線表示第3群組信號用配線。
    且如圖20所示，於母板7第3層，分別與第1層矩形區域1A、6A、6B對向而設有矩形區域1B、6C、6D。於矩形區域1B與第1層各電極72對向而設有電極82，各電極82經由導通孔連接對應之電極72。
    且於矩形區域6C，與第1層各電極74對向而設有電極84，各電極84經由導通孔連接對應之電極74。且與第1層各電極75對向而設有電極85，各電極85經由導通孔連接對應之電極75。
    且於矩形區域6D，與第1層各電極77對向而設有電極87，各電極87經由導通孔連接對應之電極77。且與第1層各電極78對向而設有電極88，各電極88經由導通孔連接對應之電極78。且與第1層各電極79對向而設有電極89，各電極89經由導通孔連接對應之電極79。且各電極89藉由配線連接沿Y方向鄰接之電極85，並藉由配線連接沿Y方向鄰接之電極88。且於矩形區域6C、6D中間之位置設有2個電極83。各電極83藉由沿Y方向延伸之配線連接對應之電極84、87。
    例如，圖19B行17列信號A7用電極71經由配線連接電極79，該電極79經由導通孔連接圖20之電極89。該電極89經由配線連接電極85，該電極85經由導通孔連接圖19之電極75，該電極75連接N行2列信號A7用電極73。藉此，自半導體裝置1B行17列外部端子TA輸出之位址信號A7被傳達至半導體記憶裝置6N行2列外部端子TC。
    且如圖21所示，於母板7第6層分別與第3層矩形區域1B、6C、6D對向而設有矩形區域1C、6E、6F。於矩形區域1C，與第3層各電極82對向而設有電極92，各電極92經由導通孔連接對應之電極82。
    且於矩形區域6E，與第3層各電極84對向而設有電極94，各電極94經由導通孔連接對應之電極84。且與第3層各電極85對向而設有電極95，各電極95經由導通孔連接對應之電極85。
    且於矩形區域6F，與第3層各電極87對向而設有電極97，各電極97經由導通孔連接對應之電極87。且與第3層各電極88對向而設有電極98，各電極98經由導通孔連接對應之電極88。且與第3層各電極89對向而設有電極99，各電極99經由導通孔連接對應之電極89。
    以5條配線連接圖21中下側列之13個電極99中之5個電極99，與矩形區域1C之5個電極92。自圖21中右側起第7~11之5個電極99分別連接信號A5、A1、BA0、BA1、BA2用電極92。
    以6條配線連接圖21中上側列之12個電極99中之6個電極99，與矩形區域1C之6個電極92。自圖21中右側起第5~8、10、11之6個電極99分別自圖21中右側起連接信號A11、A6、A0、A2、CASN、ODT0用電極92。
    且與第3層各電極83對向而設有電極93，各電極93經由導通孔連接對應之電極83。圖21中之2個電極93分別自圖21中右側起連接信號CKN、CK用電極92。
    例如，圖19D行9列信號A11用電極71經由配線連接鄰接之電極92，該電極92經由導通孔、電極82及導通孔連接圖21之電極92。該電極92經由配線連接電極99，該電極99經由導通孔連接圖20之電極89。該電極89經由配線連接電極85，該電極85經由導通孔連接圖19之電極75，該電極75連接P行7列信號A11用電極73。藉此，自半導體裝置1D行9列外部端子TA輸出之位址信號A11被傳達至半導體記憶裝置6P行7列外部端子TB。 [實施形態2]
    圖22(a)顯示依本發明實施形態2之半導體裝置(LSI)101，圖22(b)(c)分別顯示半導體模組102、105。
    圖22(a)中，半導體裝置101係將半導體晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子TD。半導體晶片係於半導體基板表面形成記憶體控制器等者，經由封裝基板連接複數外部端子TD。
    且圖22(b)中，半導體模組102係將半導體裝置101與1個半導體記憶裝置3搭載於1片母板103表面者。半導體記憶裝置3係例如DDR3-SDRAM。半導體記憶裝置3係將半導體記憶晶片搭載於封裝基板表面並以樹脂加以封裝者，於封裝基板背面呈矩陣狀配置複數外部端子TB。半導體記憶晶片係於半導體基板表面形成複數記憶胞、寫入/讀取電路等者，經由封裝基板連接複數外部端子TB。
    按照既定配置圖案配置半導體記憶裝置3之複數外部端子TB。半導體記憶裝置3外部端子TB之配置圖案經固定。亦即，輸入各外部端子TB之信號種類經固定。另一方面，藉由內建之切換電路，配合半導體記憶裝置3之數量變更半導體裝置101外部端子TB之配置圖案。亦即，可藉由切換電路變更自各外部端子TB輸出之信號種類。半導體裝置101之構成與半導體裝置1之構成相同。
    於母板103形成有用來連接半導體裝置101之複數外部端子TD與半導體記憶裝置3之複數外部端子TB之複數配線。設定半導體裝置101外部端子TD之配置圖案，俾母板103配線彼此於同一層不交叉。半導體記憶裝置3各外部端子TB經由母板103之配線連接半導體裝置101對應之外部端子TD。
    且圖22(c)中，半導體模組105係將半導體裝置101與4個半導體記憶裝置3搭載於1片母板106表面者。4個半導體記憶裝置3之外部端子TB配置圖案雖相同，但於半導體裝置101連接1個半導體記憶裝置3時，與半導體裝置101連接4個半導體記憶裝置3時配線配置不同。藉由內建之切換電路，對應半導體記憶裝置3之數量變更半導體裝置101外部端子TD之配置圖案。
    於母板106形成有用來連接半導體裝置101之複數外部端子TD與4個半導體記憶裝置3之複數外部端子TB之複數配線。設定半導體裝置101外部端子TD之配置圖案，俾母板106之配線彼此於同一層不交叉。各半導體記憶裝置3各外部端子TB經由母板106之配線連接半導體裝置101對應之外部端子TD。
    如此，本實施形態2中，對應所連接之半導體記憶裝置3之數量切換半導體裝置101外部端子TD之配置圖案，故可實現半導體裝置101低成本化。
    圖23(a)~(c)顯示實施形態2之效果。圖23(a)係自背面側觀察半導體裝置101與1個半導體記憶裝置3之圖。圖23(a)中，於半導體裝置101四角形狀之背面呈矩陣狀配置複數外部端子TD。且於各半導體記憶裝置3四角形狀背面呈矩陣狀配置複數外部端子TB。半導體裝置101之1邊與半導體記憶裝置3之1邊對向配置。
    沿半導體記憶裝置3之3邊，分別設有信號RAS、A1、A2、CAS、CS、A5、CK、CKN用8個外部端子TB。此時，若沿與半導體記憶裝置3之1邊對向之半導體裝置101之1邊設置信號RAS、A1、A2、CAS、CS、A5、CK、CKN用之8個外部端子TD，即可以不交叉之8條配線LB連接半導體裝置101之8個外部端子TD與1個半導體記憶裝置3合計8個外部端子TB。
    且圖23(b)係自背面側觀察半導體裝置101與2個半導體記憶裝置3之圖。圖23(b)中，於半導體裝置101四角形狀之背面呈矩陣狀配置複數外部端子TD。且於各半導體記憶裝置3四角形狀背面呈矩陣狀配置複數外部端子TB。半導體裝置1之1邊與2個半導體記憶裝置3之1邊對向配置。
    沿各半導體記憶裝置3之3邊，分別設置信號RAS、A1、A2、CAS、CS、A5、CK、CKN用之8個外部端子TB。此時，若作為半導體裝置101外部端子TD之配置圖案採用圖22(a)所示之配置圖案，將半導體裝置101各外部端子TD經由配線LB連接對應之外部端子TB，如圖22(b)所示，配線LB彼此即會於多數處交叉。且配置穿越半導體裝置101與半導體記憶裝置3之間之9條配線LB。因此，會招致成本高、傳送特性惡化、基板面積增大。
    相對於此，本實施形態2中，如圖23(c)所示，連接半導體裝置101與2個半導體記憶裝置3時，藉由內建之切換電路，配合2個半導體記憶裝置3之外部端子TB變更半導體裝置101外部端子TD之配置圖案，故可減少配線LB彼此交叉之次數。且可減少半導體裝置101與半導體記憶裝置3之間配線LB之數量。例如，圖22(b)中在半導體裝置101與半導體記憶裝置3之間設有9條配線LB，相對於此，圖22(c)中在半導體裝置101與半導體記憶裝置3之間設有6條配線LB。
    亦即，本實施形態2中，以半導體裝置101與1個半導體記憶裝置3構成半導體模組102時，半導體裝置101依模式設定信號設定為第1模式。設定為第1模式之半導體裝置101自與1個半導體記憶裝置3之1邊對向之8個外部端子TD分別輸出信號RAS、A1、A2、CAS、CS、A5、CK、CKN。因此，於母板103，可不交叉地形成8條配線LB。
    且以半導體裝置101與2個半導體記憶裝置3構成半導體模組5時，半導體裝置101依模式設定信號設定為第2模式。設定為第2模式之半導體裝置1自與2個半導體記憶裝置3之1邊對向之8個外部端子TD分別輸出信號CS、CAS、A5、RAS、A2、A1、CK、CKN。此時，可減少母板106中配線LB彼此交叉處之數量，並減少穿越半導體裝置101與半導體記憶裝置3之間配線LB之數量。以此實施形態2，亦可獲得與實施形態1相同之效果。
    本次揭示之實施形態應被理解為於所有點皆係例示而非限制性者。本發明之範圍不由上述說明定義而係由申請範圍定義，意圖包含與申請範圍均等之意義及於範圍內所有變更。
    A00~A15‧‧‧位址信號
    B1~B4‧‧‧緩衝電路
    BA0~BA2‧‧‧儲存庫位址信號
    CSN、CSN0、CSN1、ODT、ODT0、ODT1、CS、CAS、CAS0、CAS1、RAS、RAS0、RAS1、WEN、CASN、S、S1~S3‧‧‧信號
    CASN‧‧‧列位址選通信號
    CIN‧‧‧測試信號
    CK‧‧‧時脈信號
    CKN‧‧‧時脈信號(互補信號)
    CKE‧‧‧時脈賦能信號
    CSN0、CSN1‧‧‧晶片選擇信號
    G1~G3‧‧‧群組
    IE‧‧‧輸入賦能信號
    LB、LC‧‧‧配線
    MODE‧‧‧模式設定信號
    OEN‧‧‧輸出賦能信號
    P、P1~P3、P4A、P4B‧‧‧接墊
    POR‧‧‧開機重設信號
    RASN‧‧‧行位址選通信號
    RESETN、RE‧‧‧重設信號
    SE‧‧‧選擇器控制信號
    ST1~ST9‧‧‧步驟
    t0‧‧‧時刻
    TA、TB、TC、TD、TA1、TA10‧‧‧外部端子
    TA11、TA13、TA16、TA17‧‧‧外部端子
    TI1、TI2‧‧‧輸入端子
    VCCQ‧‧‧電源電壓
    VREF、Vref‧‧‧參照電壓
    VSS、VSSQ‧‧‧接地電壓
    WEN‧‧‧允許寫入信號
    1、101‧‧‧半導體裝置
    2、5、102、105‧‧‧半導體模組
    3、6‧‧‧半導體記憶裝置
    1A、1B、1C、3A、3B、3C、3D、3E、3F‧‧‧矩形區域
    6A、6B、6C、6D、6E、6F‧‧‧矩形區域
    4、7、103、106‧‧‧母板
    10‧‧‧半導體晶片
    11‧‧‧半導體基板
    12‧‧‧系統控制器
    13‧‧‧匯流排
    14‧‧‧記憶體控制器
    14a‧‧‧模式設定電路
    15‧‧‧選擇器
    16‧‧‧暫存器
    17~19‧‧‧切換電路
    20‧‧‧信號輸入輸出電路
    21‧‧‧時脈產生部
    22、23、25、28、29‧‧‧位準上移頻器
    24‧‧‧位準下移頻器
    26、30‧‧‧緩衝器
    26OEN、27IE‧‧‧輸出信號
    27‧‧‧比較器
    31‧‧‧USB
    32‧‧‧PCI Express
    33‧‧‧啟動ROM
    34‧‧‧視訊單元
    35‧‧‧CPU
    42~99‧‧‧電極
    圖1(a)~(c)係依本發明實施形態1之半導體裝置，與使用其之半導體模組構成之顯示圖。
    圖2(a)~(c)係顯示圖1所示之實施形態1之效果圖。
    圖3(a)~(b)係係顯示圖1所示之實施形態1之效果之另一圖。
    圖4係顯示圖1所示之半導體裝置所包含之半導體晶片構成之方塊圖。
    圖5係顯示圖4所示之信號輸入輸出電路構成之方塊圖。
    圖6係顯示圖5所示之緩衝電路B1構成之方塊圖。
    圖7係顯示圖5所示之緩衝電路B3構成之方塊圖。
    圖8係顯示圖5所示之緩衝電路B4構成之方塊圖。
    圖9係顯示圖1所示之半導體裝置第1模式及第2模式中之外部端子配置圖案圖。
    圖10係顯示圖9所示之信號波形之時序圖。
    圖11係顯示圖1所示之半導體裝置動作之流程圖。
    圖12係顯示圖1所示之半導體裝置第1模式中外部端子之配置圖案圖。
    圖13係顯示圖1所示之半導體記憶裝置3外部端子之配置圖案圖。
    圖14係顯示圖1所示之母板4第1層圖。
    圖15係顯示圖1所示之母板4第3層圖。
    圖16係顯示圖1所示之母板4第6層圖。
    圖17係顯示圖1所示之半導體裝置第2模式中外部端子之配置圖案圖。
    圖18係顯示圖1所示之半導體記憶裝置6外部端子之配置圖案圖。
    圖19係顯示圖1所示之母板7第1層圖。
    圖20係顯示圖1所示之母板7第3層圖。
    圖21係顯示圖1所示之母板7第6層圖。
    圖22(a)~(c)係顯示依本發明實施形態2半導體裝置之構成及使用方法圖。
    圖23(a)~(c)係顯示圖23所示之半導體裝置之效果圖。
    MODE‧‧‧模式設定信號
    P‧‧‧接墊
    POR‧‧‧開機重設信號
    SE‧‧‧選擇器控制信號
    S1~S3‧‧‧信號
    TI1、TI2‧‧‧輸入端子
    10‧‧‧半導體晶片
    11‧‧‧半導體基板
    12‧‧‧系統控制器
    13‧‧‧匯流排
    14‧‧‧記憶體控制器
    14a‧‧‧模式設定電路
    15‧‧‧選擇器
    16‧‧‧暫存器
    17~19‧‧‧切換電路
    20‧‧‧信號輸入輸出電路
    21‧‧‧時脈產生部
    31‧‧‧USB
    32‧‧‧PCI Express
    33‧‧‧啟動ROM
    34‧‧‧視訊單元
    35‧‧‧CPU
    权利要求:
    Claims (6)
    [1] 一種半導體裝置，包含：信號產生電路(14)，預先輸出分割為M個(惟M係2以上之整數)信號群組之N個(惟N係大於M之整數)信號；M個切換電路(17~19)，分別對應於該M個信號群組而設置；N個緩衝電路(B1~B3)，分割為分別對應於該M個切換電路(17~19)之M個緩衝群組；及N個外部端子(TA或TD)，分別對應於該N個緩衝電路(B1~B3)而設置；且各信號群組包含複數信號，各緩衝群組包含與對應信號群組之信號相同數量之緩衝電路(B1、B2或B3)，各切換電路(17、18或19)依對應於控制信號(SE)之順序，以並列方式將對應信號群組之複數信號賦予對應緩衝群組之複數緩衝電路(B1、B2或B3)，各緩衝群組之各緩衝電路(B1、B2或B3)，將由對應之切換電路(17、18或19)所賦予之信號，賦予給對應之外部端子(TA或TD)。
    [2] 如申請專利範圍第1項之半導體裝置，其中：該M個緩衝群組包含第1及第2緩衝群組，該第1緩衝群組之緩衝電路(B1)，回應重設信號而輸出第1邏輯位準之信號，該第2緩衝群組之緩衝電路(B3)，回應該重設信號而輸出第2邏輯位準之信號。
    [3] 如申請專利範圍第1項之半導體裝置，其中：該半導體裝置(1)可連接複數機種之副半導體裝置(3、6)中之所希望機種之副半導體裝置，各切換電路(17、18或19)按照該控制信號(SE)，依對應所連接之該副半導體裝置之機種之順序，以並列方式將對應信號群組之複數信號賦予對應之緩衝群組的複數緩衝電路(B1、B2或B3)。
    [4] 如申請專利範圍第3項之半導體裝置，其中：該副半導體裝置(3或6)係半導體記憶裝置。
    [5] 如申請專利範圍第1項之半導體裝置，其中：該半導體裝置(101)可連接所希望數量之副半導體裝置(3)，各切換電路(17、18或19)按照該控制信號(SE)，依對應所連接之該副半導體裝置(3)之數量之順序，以並列方式將對應信號群組之複數信號賦予對應緩衝群組之複數緩衝電路(B1、B2或B3)。
    [6] 如申請專利範圍第5項之半導體裝置，其中該副半導體裝置(3)係半導體記憶裝置。
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    法律状态:
    2020-05-01| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    PCT/JP2011/064542|WO2012176330A1|2011-06-24|2011-06-24|半導体装置|
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