台湾专利TW201301287A 半導體裝置的驅動方法

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专利摘要:
一種具有非揮發性儲存單元的半導體裝置，該儲存單元包括使用氧化物半導體的寫入用電晶體、使用與該電晶體不同的半導體材料的讀出用電晶體以及電容元件。對儲存單元的寫入藉由如下方式進行：使寫入用電晶體成為導通狀態而將電位供應給寫入用電晶體的源極、電容元件的一方電極以及讀出用電晶體的閘電極彼此電連接的節點，然後藉由使寫入用電晶體成為截止狀態，以使節點保持指定量的電位。儲存單元的讀出藉由如下方式進行：對位元線供應預充電位之後停止對位元線供應電位，此時，根據位元線的電位保持預充電位還是降低而進行讀出。
公开号:TW201301287A
申请号:TW101117385
申请日:2012-05-16
公开日:2013-01-01
发明作者:Takanori Matsuzaki；Hiroki Inoue；Shuhei Nagatsuka
申请人:Semiconductor Energy Lab；
IPC主号:G11C7-00

专利说明:
半導體裝置的驅動方法
所公開的發明關於係一種利用半導體元件的半導體裝置及該半導體裝置的驅動方法。
利用半導體元件的記憶裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性記憶裝置和即使沒有電力供給也保持儲存內容的非揮發性記憶裝置。
作為揮發性記憶裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資料。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中因截止狀態下的源極和汲極之間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按指定的週期再次進行寫入工作(更新工作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他記憶裝置以實現較長期間的儲存保持。
作為揮發性記憶裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行更新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性記憶裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘電極和通道形成區域之間具有浮動閘極，在該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)且即使沒有電力供給也可以保持儲存內容的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此發生因指定次數的寫入而使記憶元件不能工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資料的改寫頻率高的用途。
另外，為了對浮動閘極注入電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有由於電荷的注入或去除需要較長時間而難以實現寫入或擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
鑒於上述問題，所公開的發明的一個方式的目的之一在於：提供一種即使沒有電力供給也能夠保持儲存內容且對寫入次數也沒有限制的半導體裝置的驅動方法。
為了實現上述目的，在本發明的一個方式中提供一種具有非揮發性儲存單元的半導體裝置，該非揮發性儲存單元包括：使用氧化物半導體的寫入用電晶體；使用與該寫入用電晶體不同的半導體材料的讀出用電晶體；以及電容元件。對該儲存單元的寫入及改寫資料藉由如下步驟來進行：使寫入用電晶體成為導通狀態，將電位供應給寫入用電晶體的源極電極和汲極電極中的一方、電容元件的一方電極以及讀出用電晶體的閘電極彼此電連接的節點，然後，藉由使寫入用電晶體成為截止狀態，使節點保持指定量的電位。另外，從該儲存單元的讀出資料藉由如下步驟來進行：將接地電位供應給與讀出用電晶體的汲極電極電連接的源極線，且將與讀出用電晶體的源極電極電連接的位元線設定為接地電位和電源電位之間的預充電位，然後停止對位元線供應電位，而位元線的電位根據保持在儲存節點中的電位變動。
更明確地說，例如，可以使用如下結構及驅動方法。
在本發明的一個方式中，第一電晶體的源極電極電連接到位元線，第一電晶體的汲極電連接到源極線，且第一電晶體的閘電極、第二電晶體的汲極電極和電容元件的一方電極彼此電連接而構成保持電位的節點。在該構成中本發明的一個方式是一種半導體裝置的驅動方法，包括：寫入期間及寫入期間後的讀出期間，其中藉由在該讀出期間中將接地電位供應給源極線，將位元線連接到預充電位供應佈線而將位元線設定為預充電位之後解除位元線和預充電位供應佈線之間的連接，而位元線的電位根據保持在節點中的電位變動。
另外，在上述結構中，根據位元線的電位的變動，可以讀出保持在節點中的電位。
另外，在本發明的一個方式中儲存單元陣列包括多個位元線、至少一個源極線以及多個儲存單元。在該儲存單元之一中第一電晶體的源極電極電連接到多個位元線之一，第一電晶體的汲極電極電連接到源極線，並且第一電晶體的閘電極、第二電晶體的汲極電極及電容元件的一方電極彼此電連接而構成保持電位的節點。在該構成中本發明的一個方式是一種半導體裝置的驅動方法，包括：寫入期間及寫入期間後的讀出期間，其中藉由在該讀出期間中對選擇的儲存單元之一的源極線供應接地電位，將位元線連接到預充電位供應佈線而將該位元線設定為預充電位，且解除選擇的儲存單元的位元線和預充電位供應佈線之間的連接，而位元線的電位根據保持在節點中的電位變動。
另外，在上述結構中，根據位元線的電位的變動，可以讀出保持在選擇的儲存單元之一的節點中的電位。
此外，在上述結構中，在讀出期間中，可以將非選擇的儲存單元之一的源極線與預充電位供應佈線連接。
此外，在上述結構中，第一電晶體可以為p通道型電晶體或n通道型電晶體。
此外，在上述結構中，在第二電晶體的通道形成區可以包含氧化物半導體。
另外，在本發明說明等中，“上”或“下”的用語不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘電極”包括在閘極絕緣層和閘電極之間包含其他構成要素的情況。
另外，在本發明說明等中，“電極”或“佈線”的用語不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”的用語還意味著多個“電極”或“佈線”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本發明說明中，“源極”和“汲極”可以互相調換。
另外，在本發明說明等中，“電連接”包括藉由“具有某種電作用的元件”彼此連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
在本發明的一個方式所使用的使用氧化物半導體的電晶體的截止電流極小，因此藉由使用該電晶體可以在極長期間中保持儲存內容。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(較佳的是，電位被固定)，也可以在較長期間內保持儲存內容。
此外，本發明的一個方式的半導體裝置中，在寫入資料時不需要高電壓，因此也沒有元件劣化的問題。例如，不像上述的快閃記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，根據所公開的發明的半導體裝置對能夠改寫的次數沒有限制，這限制是上述的快閃記憶體所具有的問題，所以可以顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資料的寫入，所以容易實現高速寫入工作。另外，還有不需要用來擦除資料的工作的優點。
此外，藉由作為讀出用電晶體使用應用氧化物半導體以外的材料且能夠進行高速工作的電晶體，可以實現半導體裝置的高速讀出。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以合適地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
此外，在本發明的一個方式的半導體裝置的驅動方法中，藉由如下步驟來進行從儲存單元的讀出資料：將接地電位供應給源極線，且在將位元線設定為預充電位之後，停止對位元線供應電位。因此在讀出期間中對源極線無須進行引起電位的上升的預充電。另外，位元線無須使電位超過預充電位上升，因此電位的變動較少。由此與源極線及位元線的電位的變動較大的讀出方法相比，可以在短時間內進行讀出工作。
以下，參照圖式說明本發明的實施方式的一個例子。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，所公開的發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
為了便於理解，圖式等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小和範圍等。
另外，本發明說明等中使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同而附記的，而不是用於在數目方面上限定。 [實施方式1]
在本實施方式中，參照圖1A-1、1A-2及1B至11對根據所公開的發明的一個方式的半導體裝置的電路結構及其工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。注意，本發明的一個方式的目的是提供一種半導體裝置，它使用具有截止電流顯著低的特性的電晶體。因此，可以利用使用氧化物半導體之外的材料且截止電流低的電晶體而代替使用氧化物半導體的電晶體。 <基本電路1>
首先，參照圖1A-1、1A-2及1B對最基本的電路結構及其工作進行說明。在圖1A-1所示的半導體裝置中，源極線SL與電晶體160的源極電極(或汲極電極)彼此電連接，並且，位元線BL與電晶體160的汲極電極(或源極電極)電連接。另外，信號線S與電晶體162的源極電極(或汲極電極)電連接，寫入字線OSG與電晶體162的閘電極電連接。再者，電晶體160的閘電極及電晶體162的汲極電極(或源極電極)與電容元件164的一方電極電連接，電容線C與電容元件164的另一方電極電連接。
在此，例如，將使用氧化物半導體的電晶體用於電晶體162。本發明的一個方式所使用的使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，能夠在極長期間中保持電晶體160的閘電極的電位。再者，藉由具有電容元件164，容易保持施加到電晶體160的閘電極的電位，另外，也容易讀出所保持的資料。
另外，作為電晶體160，對通道的導電型和其半導體材料沒有特別的限制。對電晶體的通道的導電型來說，當使用p通道型時能夠不使用低電位而進行讀出，因此不需要生成低電位的週邊電路。另一方，當使用n通道型時能夠進行高速讀出。對半導體材料來說，從提高資料的讀出速度的觀點來看，例如，較佳為使用利用單晶矽的電晶體等的開關速度快的電晶體。
此外，如圖1B所示，可以採用不設置電容元件164的結構。
在圖1A-1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘電極的電位的特徵，能夠如以下所示那樣進行資料的寫入、保持以及讀出。
首先，對資料的寫入及保持進行說明。首先，藉由將電容線C設定為指定的電位(定電位)，將寫入字線OSG的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘電極及電容元件164施加信號線S的電位。也就是說，對電晶體160的閘電極施加指定的電位(寫入)。這裡，兩個不同的電位Vdata1(也稱為高電位、資料“1”)和Vdata0(也稱為低電位、資料“0”)中的任何一種被施加。另外，也可以利用三個以上的不同的電位提高儲存容量。然後，藉由將寫入字線OSG的電位設定為使電晶體162成為截止狀態的電位而使電晶體162成為截止狀態，保持對電晶體160的閘電極施加的電位(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘電極的電位在長期間中被保持。
接著，對資料的讀出進行說明。當在對源極線SL施加指定的電位(定電位)的狀態下對電容線C施加適當的電位(讀出電位)時，根據保持在電晶體160的閘電極中的電位，位元線BL取不同的電位。一般來說，這是因為如下緣故：在電晶體160為p通道型電晶體時，對電晶體160的閘電極施加Vdata1(資料“1”)時的外觀上的臨界電壓V_{th_H}低於對電晶體160的閘電極施加Vdata0(資料“0”)時的外觀上的臨界電壓V_{th_L}。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的電容線C的電位。因此，藉由將電容線C的電位設定為V_{th_H}與V_{th_L}中間電位的V₀時，可以辨別對電晶體160的閘電極施加的電位。例如，在寫入時施加Vdata1(資料“1”)的情況下，在電容線C的電位成為V₀(>V_{th_H})時，電晶體160成為“截止狀態”。在施加Vdata0(資料“0”)的情況下，電容線C的電位成為V₀(<V_{th_L})，電晶體160成為“導通狀態”。因此，藉由測量位元線BL的電位，可以讀出所保持的資料。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資料。像這樣，為了讀出指定的儲存單元的資料，且不讀出指定的儲存單元以外的儲存單元的資料，在電晶體160並聯連接時對讀出的目標之外的儲存單元的電容線C施加不管閘電極的狀態如何都使電晶體160成為“截止狀態”的電位，即大於V_{th_H}的電位，即可。或者，在電晶體160串聯連接時對電容線C施加不管閘電極的狀態如何都使電晶體160成為“導通狀態”的電位，即小於V_{th_L}的電位。
接著，對資料的改寫進行說明。資料的改寫與上述資料的寫入及保持同樣進行。也就是說，將寫入字線OSG的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘電極及電容元件164施加信號線S的電位(有關新的資料的電位)。然後，藉由將寫入字線OSG的電位設定為使電晶體162成為截止狀態的電位而使電晶體162成為截止狀態，而使電晶體160的閘電極成為施加有有關新的資料的電位的狀態。
像這樣，根據所公開的發明的半導體裝置藉由再次進行資料的寫入，可以直接改寫資料。因此，不需要快閃記憶體等所需要的利用高電壓從浮動閘極抽出電荷的工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，藉由將電晶體162的汲極電極(或源極電極)與電晶體160的閘電極電連接，該汲極電極(或源極電極)具有與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極相同的作用。以下，有時將電晶體162的汲極電極(或源極電極)與電晶體160的閘電極電連接的部分稱為節點FG。當電晶體162處於截止狀態時，可以認為該節點FG埋設在絕緣體中，在節點FG中保持電位。因為本發明的一個方式所使用的使用氧化物半導體的電晶體162的截止電流為使用矽半導體等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的漏泄導致的儲存在節點FG中的電位的消失。也就是說，藉由利用使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資料的非揮發性記憶元件。
例如，在使用In-Ga-Zn-O類氧化物半導體的電晶體的情況下，當室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)降低到100zA(1zA(仄普托介安培)等於1×10^-21A)以下，較佳為10zA以下，更佳為1zA以下，更佳為100yA以下的程度。由此，在電容元件164的電容值為10fF左右時，至少可以保持10⁶秒以上資料。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在所公開的發明的半導體裝置中，不存在在習知的浮動柵型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化的問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在習知的浮動閘極型電晶體中當寫入或擦除資料時所需要的高電壓。
圖1A-1所示的半導體裝置可以被認為如圖1A-2所示的半導體裝置，其中，構成該半導體裝置的電晶體等的要素包括電阻器及電容器。就是說，在圖1A-2中，電晶體160及電容元件164分別包括電阻器及電容器而構成。R1和C1分別是電容元件164的電阻值和電容值，電阻值R1相當於構成電容元件164的絕緣層的電阻值。此外，R2和C2分別是電晶體160的電阻值和電容值，其中電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘電極與源極電極或汲極電極之間的電容以及形成在閘電極與通道形成區之間的電容)的電容值。
在以電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏電流充分小的條件下，當R1及R2滿足R1ROS(R1為ROS以上)、R2ROS(R2為ROS以上)時，主要根據電晶體162的截止電流來決定電位的保持期間(也可以稱為資料的保持期間)。
反之，在不滿足上述條件的情況下，即使電晶體162的截止電流足夠小，也難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，發生在源極電極與閘電極之間的洩漏電流等)大的緣故。由此，可以說本實施方式所公開的半導體裝置較佳為滿足R1ROS(R1為ROS以上)及R2ROS(R2為ROS以上)的關係。
另一方面，C1和C2較佳為滿足C1C2(C1為C2以上)的關係。這是因為如下緣故：藉由增大C1，當由電容線C控制節點FG的電位時，可以高效地將電容線C的電位施加到節點FG，從而可以將施加到電容線C的電位間(例如，讀出電位和非讀出電位)的電位差抑制為低。
如上所述，藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160的閘極絕緣層和電容元件164的絕緣層來控制。C1和C2也是同樣的。因此，較佳為適當地設定閘極絕緣層或電容元件164的絕緣層的材料或厚度等，以滿足上述關係。
在本實施方式所示的半導體裝置中，節點FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施方式的節點FG具有與快閃記憶體等的浮動閘極根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。這是阻礙半導體裝置的高集體化的主要原因之一。並且，該主要原因起因於藉由施加高電壓來發生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施方式的半導體裝置根據使用氧化物半導體的電晶體的開關而工作，而不使用如上所述的利用穿隧電流注入電荷的原理。就是說，不需要如快閃記憶體那樣的用來注入電荷的高電壓。由此，因為不需要考慮到控制閘極給相鄰的單元帶來的高電壓的影響，所以容易實現高集體化。
此外，不需要高電場及大型週邊電路(升壓電路等)的一點也優越於快閃記憶體。例如，在寫入兩個步驟(1位元)的資料的情況下，在一個儲存單元中，可以將施加到根據本實施方式的儲存單元的電壓(同時施加到儲存單元的各端子的最大電位與最小電位之間的差異)的最大值設定為5V以下，較佳為3V以下。
再者，在使構成電容元件164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在構成電容元件164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2．S2S1(2．S2為S1以上)，較佳為滿足S2S1(S2為S1以上)的同時，實現C1C2(C1為C2以上)。換言之，容易在使構成電容元件164的絕緣層的面積縮小的同時實現C1C2(C1為C2以上)。明確地說，例如，在構成電容元件164的絕緣層中，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，以將εr1設定為10以上，較佳為設定為15以上，並且在構成閘極電容的絕緣層中，可以採用氧化矽，以滿足3εr24(εr2為3以上且4以下)。
藉由採用這種結構的組合，可以使根據所公開的發明的半導體裝置進一步實現高集體化。
此外，作為非揮發性隨機存取記憶體，除了快閃記憶體之外還已知有磁隧道結元件(MTJ元件)。MTJ元件是如下元件，即：藉由在隔著絕緣膜配置在其上下的強磁性膜的磁化方向為並行時成為低電阻狀態，而該磁化方向為反並行時成為高電阻狀態，來儲存資訊。由此其原理與根據本實施方式的使用氧化物半導體的記憶體的原理完全不同。表1示出MTJ元件和根據本實施方式的半導體裝置的對比。
MTJ元件因為使用磁性材料，所以具有在居裏溫度(Curie Temperature)以上的溫度下失掉磁性的缺點。此外，因為MTJ元件利用電流而驅動，所以與使用矽的雙極性裝置搭配良好，但是雙極性裝置不適合於集體化。而且MTJ元件雖然寫入電流極少，但是也有因記憶體的大容量化而耗電量增大的問題。
在原理上MTJ元件的磁場耐性脆弱，在暴露於強磁場時其磁化方向容揮發准。此外，需要控制用於MTJ元件的磁性體的奈米尺度化而導致的磁場波動。
再者，因為MTJ元件使用稀土元素，所以對金屬污染敏感的矽半導體的步驟中使用MTJ元件需要相當注意。MTJ元件從每位材料成本來看，被認為其價格昂貴。
另一方面，除了形成通道的半導體材料為金屬氧化物之外，在本實施方式中示出的使用氧化物半導體的電晶體，其元件結構和工作原理與矽MOSFET同樣。此外，使用氧化物半導體的電晶體具有不受磁場的影響，且不會發生軟差錯的特性。由此，使用氧化物半導體的電晶體和矽積體電路的搭配非常良好。
另外，為了增大半導體裝置的儲存容量，除了採用高集體化以外，還可以採用多位準。例如，藉由採用對儲存單元之一寫入三級以上的資料的結構，與寫入兩級(1位元)的資料的情況相比，能夠增大儲存容量。例如，加上如上述低電位Vdata0(資料“0”)、高電位Vdata1(資料“1”)，對電晶體160的閘電極還施加提供其他電位的電位Vdata，來可以實現多位準。在此情況下，即使採用規模較大的電路結構(例如，15F²至50F²等，F為最小加工尺寸)也能夠確保足夠的儲存容量。 <基本電路2>
圖2A和2B是將圖1A-1所示的儲存單元配置為2行×2列的矩陣狀的儲存單元陣列的電路圖。圖2A和2B中的儲存單元170的結構與圖1A-1的相同。在圖2A中，每個儲存單元電連接主動極線SL、位元線BL、信號線S、寫入字線OSG以及電容線C。此外，在圖2B中，位元線BL兼作為信號線S，而且兩列儲存單元共同使用源極線SL。
如圖2A所示那樣，在採用每個儲存單元電連接主動極線SL、位元線BL、信號線S、寫入字線OSG以及電容線C的結構時，可以對每個線施加根據每個儲存單元不同的電位。
如圖2B所示那樣，在採用位元線BL兼作為信號線S，且兩列共同使用源極線SL的結構時，可以減少連接到儲存單元170的佈線的個數。
注意，不侷限於列，還可以行共同使用源極線SL。另外，共同使用源極線SL的列數(或行數)不侷限於兩列(兩行)，也可以採用三列(或三行)以上的多列(或多行)的儲存單元共同使用源極線SL的結構。作為共同使用的源極線SL的列數(或行數)，可以根據共同使用源極線SL時的寄生電阻及寄生電容而適當地選擇合適的值。另外，共同使用的源極線SL的列數(或行數)越多，連接於儲存單元170的佈線的個數越少，因此是較佳的。
另外，雖然在圖2A和2B的儲存單元陣列中儲存單元並聯連接，但是也可以採用串聯連接的儲存單元陣列。
在圖2A和2B中，位元線BL電連接到位元線驅動電路194。在此，位元線驅動電路194除了電連接到位元線BL之外還電連接到位元線轉換信號線BLC和預充電位供應佈線PRE。
在圖2A和2B所示的半導體裝置中，資料的寫入、保持及讀出與圖1A-1、A-2和1B的情況相同，而可以參照如上所述的內容。在此，對圖2B所示的半導體裝置的如下情況下具體工作進行說明：將電源電位VDD和接地電位GND中的任一種施加到節點FG的情況以及在對節點FG施加電源電位VDD時保持的資料為資料“1”，並且在對節點FG施加接地電位GND時保持的資料為資料“0”的情況。
首先描述寫入工作。將連接於儲存單元170的電容線C的電位設定為接地電位GND，將寫入字線OSG的電位設定為高電位VH，而選擇儲存單元170。由此，將位元線BL的電位施加到所選擇的儲存單元170的節點FG。
下面描述保持工作。藉由將連接於儲存單元170的寫入字線OSG的電位設定為使電晶體162成為截止狀態的電位而使電晶體162成為截止狀態，保持對節點FG施加的電位。因為電晶體162的截止電流極小，所以電晶體160的閘電極的電位在長時間中被保持。
下面描述讀出工作。首先，將連接於儲存單元170的源極線SL設定為接地電位GND。此外，將位元線BL連接於預充電位供應佈線PRE，且將位元線BL設定為預充電位VPRE1。然後，解除位元線BL和預充電位供應佈線PRE之間的連接，而位元線BL的電位根據保持在節點中的電位變動。就是說，在電晶體160為p通道型電晶體的情況下，在節點FG中保持資料“1”時電晶體160成為截止狀態，而位元線BL的電位保持於預充電位VPRE1。另外，在節點FG中保持資料“0”時電晶體160成為導通狀態，而位元線BL的電位降低且接近源極線SL的接地電位GND。這樣，根據位元線BL的電位的變動，能夠讀出保持在節點FG中的電位。
藉由根據位元線轉換信號線BLC的信號轉換位元線驅動電路194的信號來進行位元線BL和預充電位供應佈線PRE的連接和解除連接。
此外，如圖2A和2B所示那樣，在將儲存單元170配置為陣列狀而使用的情況下，在讀出期間中需要唯讀出所希望的儲存單元170的資料。如此，為了讀出指定的儲存單元170的資料且不讀出除此之外的儲存單元170的資料，需要使讀出的目標之外的儲存單元170成為非選擇狀態。
例如，在電晶體160為p通道型電晶體時，在將電源電位VDD和接地電位GND中的任一種施加到節點FG且在對節點FG施加電源電位VDD時保持的資料為資料“1”，並且在對節點FG施加接地電位GND時保持的資料為資料“0”的情況下，藉由將源極線SL設定為接地電位GND，將電容線C設定為電源電位VDD，並且將寫入字線OSG設定為接地電位GND，可以使儲存單元170成為非選擇狀態。
藉由將電容線C設定為電源電位VDD，節點FG的電位因與電容元件164的電容耦合而上升電源電位VDD。因為在對節點FG寫入有資料“1”的電源電位VDD的情況下節點FG的電位上升電源電位VDD而成為VDD+VDD=2VDD，電晶體160的閘電極的電位成為大於V_{th_H}，所以電晶體160成為截止狀態。另一方面，因為在對節點FG寫入有資料“0”的接地電位GND的情況下，節點FG的電位上升電源電位VDD而成為GND+VDD=VDD，電晶體160的閘電極的電位成為大於V_{th_H}，所以p通道型電晶體的電晶體160也成為截止狀態。就是說，藉由將電容線C設定為電源電位VDD，無論保持在節點FG中的資料如何都可以使電晶體160成為截止狀態，就是說，可以使儲存單元170成為非選擇狀態。
注意，作為電晶體160也可以使用n通道型電晶體。在此情況下，即使將電容線C設定為接地電位GND，在n通道型電晶體的閘電極的電位高於該電晶體的臨界電壓時也不一定能夠使所有儲存單元成為截止狀態。因此，將低電位VL供應給非選擇的行的電容線C，以使儲存單元成為非選擇狀態。在此低電位VL是比接地電位GND低電源電位VDD的電位。
此外，在作為電晶體160使用n通道型電晶體的情況下，可以提高電晶體160的工作速度，因此可以實現高速讀出。
此外，如上述那樣本實施方式所示的半導體裝置在讀出期間中，將連接於儲存單元170的源極線SL設定為接地電位。此外，將位元線BL連接於預充電位供應佈線PRE，將位元線BL設定為預充電位。然後，藉由解除位元線BL和預充電位供應佈線PRE之間的連接，而位元線BL的電位根據保持在節點FG中的電位變動，來讀出保持在節點FG中的電位。
在如上所示的半導體裝置的驅動方法中，在讀出期間中對源極線無須進行引起電位的上升的預充電。另外，位元線BL無須使電位超過預充電位上升，因此電位的變動較少。由此與源極線SL及位元線BL的電位的變動較大的讀出方法相比，可以在短時間內進行讀出工作。另外，即使在短時間內也可以正確讀出資料“1”和資料“0”。 <應用例子1>
接著，參照圖3說明應用圖1A-1、1A-2及1B所示的電路的更具體電路結構。這裡，在以下說明中，以使用n通道型電晶體作為寫入用電晶體(電晶體162)並使用p通道型電晶體作為讀出用電晶體(電晶體160)的情況為例子進行說明。在圖3的電路圖中，畫上斜線的佈線是包含多個信號線的佈線。
圖3示出具有m×n個儲存單元170的半導體裝置的電路圖的一個例子。在圖3中，儲存單元170的結構與圖1A-1相同。
圖3所示的半導體裝置包括：m個(m為2以上的整數)寫入字線OSG；m個電容線C；n個(n為2以上的整數)位元線BL；源極線SL；將儲存單元170配置為縱m個(行)×橫n個(列)的矩陣狀的儲存單元陣列；升壓電路180；包含位址解碼器的第一驅動電路182；包含行驅動器的第二驅動電路192；包含頁緩衝器的第三驅動電路190；包含控制器的第四驅動電路184；包含輸入輸出控制電路的第五驅動電路186；以及位元線驅動電路194。另外，驅動電路的個數不侷限於圖3，既可組合具有各功能的驅動電路，又可分割各驅動電路所包含的功能。
在圖3所示的半導體裝置中，第一驅動電路182包含位址解碼器。位址解碼器對位址選擇信號線A進行解碼，並將所解碼的位址選擇信號輸出到行選擇信號線RADR和頁緩衝器位址選擇信號線PBADR。位址選擇信號線A是被輸入儲存單元170的行方向的位址選擇信號和頁緩衝器的位址選擇信號的端子，其個數根據儲存單元170的行數、列數或頁緩衝器的結構而成為一個至多個。行選擇信號線RADR是指定儲存單元的行方向的位址的信號線。頁緩衝器位址選擇信號線PBADR是指定頁緩衝器的位址的信號線。
第二驅動電路192包含行驅動器。行驅動器根據來自行選擇信號線RADR的信號而輸出儲存單元170的行方向的選擇信號、向寫入字線OSG的信號以及向電容線C的信號，該來自行選擇信號線RADR的信號是從包含在第一驅動電路182中的位址解碼器輸出的。
升壓電路180藉由佈線VH-L與第二驅動電路192電連接，而將輸入到升壓電路180的固定電位(如電源電位VDD)升壓來將高於該固定電位的電位(VH)輸出到第二驅動電路192。為了不使寫入到儲存單元170的節點FG的電位下降作為寫入用電晶體的電晶體162的臨界電壓(以下稱為Vth_OS)的量，需要將寫入字線OSG的電位設定為高於位元線BL的電位+Vth_OS。因此，例如，在將電源電位VDD寫入到節點FG時，將VH設定為VDD+Vth_OS以上。但是，在即使寫入到節點FG的電位下降Vth_OS也沒有問題的情況下，也可以不設置升壓電路180。
第三驅動電路190包含頁緩衝器。頁緩衝器具有資料鎖存器和讀出放大器的功能。資料鎖存器具有如下功能：暫時保存從內部資料輸入輸出信號線INTDIO或位元線BL輸出的資料，並將該保存的資料輸出到內部資料輸入輸出信號線INTDIO或位元線BL。讀出放大器具有如下功能：在讀出時，測量從儲存單元輸出資料的位元線BL。
第四驅動電路184包含控制器，並利用來自晶片使能信號線CEB、寫使能信號線WEB或讀使能信號線REB的信號產生控制第一驅動電路182、第二驅動電路192、第三驅動電路190、第五驅動電路186、位元線驅動電路194以及升壓電路180的信號。
晶片使能信號線CEB是輸出整個電路的選擇信號的信號線，只在處於活動狀態時進行輸入信號的接收及輸出信號的輸出。另外，寫使能信號線WEB是輸出一種信號的信號線，該信號允許將第三驅動電路190內的頁緩衝器的鎖存資料寫入到儲存單元陣列。另外，讀使能信號線REB是輸出一種信號的信號線，該信號允許儲存單元陣列的資料的讀出。另外，第四驅動電路184藉由升壓電路控制信號線BCC與升壓電路180電連接。升壓電路控制信號線BCC是傳送從第四驅動電路184內的控制器輸出的升壓電路的控制信號的佈線，其個數根據電路結構而成為0個至多個。另外，第四驅動電路184藉由頁緩衝器控制信號線PBC與第三驅動電路190電連接。頁緩衝器控制信號線PBC是傳送從第四驅動電路184內的控制器輸出的頁緩衝器的控制信號的佈線，其個數根據電路結構而成為0個至多個。另外，第四驅動電路184藉由行驅動器控制信號線RDRVC與第二驅動電路192電連接。另外，第四驅動電路184藉由位元線轉換信號線BLC與位元線驅動電路194電連接。
另外，較佳的是，在第四驅動電路184內設置延遲電路，並將該延遲電路電連接到頁緩衝器控制信號線PBC、行驅動器控制信號線RDRVC以及源極線轉換信號線SLC。例如，藉由將延遲電路電連接到頁緩衝器控制信號線PBC來將延遲信號供應給頁緩衝器控制信號線PBC，可以使位元線BL的電位變化延遲。另外，藉由將延遲電路電連接到行驅動器控制信號線RDRVC來將延遲信號供應給行驅動器控制信號線RDRVC，可以使電容線C的電位變化延遲。另外，藉由將延遲電路電連接到源極線轉換信號線SLC來將延遲信號供應給源極線轉換信號線SLC，可以使源極線SL的電位變化延遲。由此，可以抑制對儲存單元170的誤寫入。
位元線驅動電路194是根據來自第四驅動電路184內的控制器的位元線轉換信號BLC而轉換位元線BL的電位的電路。位元線驅動電路194只要具有轉換位元線BL的電位的功能即可，也可以使用多工器、反相器等。位元線轉換信號線BLC是傳送從第四驅動電路184內的控制器輸出的轉換位元線BL的電位的信號的佈線，其個數根據電路結構而成為一個至多個。
第五驅動電路186包含輸入輸出控制電路。輸入輸出控制電路是如下電路：將來自資料輸入輸出信號線DIO的輸入信號輸出到內部資料輸入輸出信號線INTDIO，或者將來自內部資料輸入輸出信號線INTDIO的輸入信號輸出到資料輸入輸出信號線DIO。資料輸入輸出信號線DIO端子是被輸入來自外部的資料或者將儲存資料輸出到外部的端子，該信號線個數根據電路結構而成為一個至多個。內部資料輸入輸出信號線INTDIO是如下信號線：將輸入輸出控制電路的輸出信號輸入到頁緩衝器，或者，將頁緩衝器的輸出信號輸入到輸入輸出控制電路，其個數根據電路結構而成為一個至多個。另外，資料輸入輸出信號線DIO也可以分成資料輸入用信號線和資料輸出用信號線。 <半導體裝置的驅動方法>
圖4至圖11示出根據圖2B的半導體裝置的寫入、保持以及讀出工作的時序圖的一個例子。時序圖中的OSG、C等的名稱表示被施加時序圖所示的電位的佈線，並且當有多個具有同樣的功能的佈線時，藉由對佈線的名稱的末尾附上1、m、n等來進行區別。另外，所公開的發明不侷限於以下所示的排列。
圖4至11的時序圖示出如下情況下的各佈線之間的電位關係：對儲存單元m×n個(m及n分別是2以上的整數)寫入資料，經過保持時間，讀出被寫入的所有資料。對儲存單元m×n個寫入的資料如下：將資料“1”寫入第1行第1列的儲存單元；將資料“0”寫入第1行第n列的儲存單元；將資料“0”寫入第m行第1列的儲存單元；將資料“1”寫入第m行第n列的儲存單元。
首先，對圖4的時序圖進行說明。圖4是電晶體160為p通道型電晶體時的準備、寫入、保持及讀出工作的一個例子。
在準備期間中，將寫入字線OSG及源極線SL設定為接地電位GND，並且將電容線C設定為電源電位VDD。另外，將所有位元線BL設定為預充電位VPRE1。VPRE1是接地電位GND和電源電位VDD之間的電位。
在寫入期間中，首先，將所選擇的行的寫入字線OSG設定為高於電源電位VDD的電位(高電位：VH)，將所選擇的電容線C設定為接地電位GND，將非選擇的行的寫入字線OSG設定為接地電位GND，並且將非選擇的行的電容線C設定為電源電位VDD，以選擇所寫入的行。
另外，為了不使寫入到儲存單元170中的節點FG的電位下降電晶體的臨界電壓(Vth__OS)的量，需要將寫入字線OSG的電位設定為高於位元線BL的電位+Vth__OS。因此，例如，在對節點FG寫入電源電位VDD(即，寫入資料“1”)時，將VH設定為VDD+Vth__OS以上。但是，在即使寫入到節點FG的電位下降Vth__OS也沒有問題的情況下，可以將所選擇的行的寫入字線OSG的電位設定為電源電位VDD。
接著，比選擇所寫入的行的時序遲來將資料從位元線BL輸入到儲存單元。例如，在寫入資料“1”時將電源電位VDD供應到位元線BL，而在寫入資料“0”時將接地電位GND供應給位元線BL。
在圖4的時序圖中，在準備期間中對位元線BL供應電源電位VDD和接地電位GND之間的電位的預充電位VPRE1，因此接著準備期間的寫入期間中可以進行高速寫入。例如，在準備期間中對位元線BL供應接地電位GND的情況下，在寫入期間中輸入資料“1”的電源電位VDD時，從接地電位GND變為電源電位VDD的電位變化花費時間，而寫入速度降低。但是，在圖4的時序圖中，在準備期間中對位元線BL供應預充電位VPRE1，而在作為資料電源電位VDD和接地電位GND中的任一種被輸入的情況下，都能夠短時間內實現電位的變化。
接著，將寫入字線OSG設定為接地電位GND，將所有的行的電容線C設定為VDD，而使所有的儲存單元成為非選擇狀態，將位元線BL成為VPRE1比將寫入字線OSG成為接地電位GND的時序遲。這是因為如下緣故：如果位元線BL成為VPRE1的時序早，則對儲存單元有時會發生資料的誤寫入。
在保持期間中，將所有佈線設定為與準備期間同樣的電位。
至少在讀出期間中，將與選擇儲存單元連接的源極線SL設定為接地電位。此外，至少在讀出期間中，無論是選擇還是非選擇，將位元線BL連接於預充電位供應佈線PRE，且將位元線BL設定為預充電位VPRE1。此外，在讀出期間中，將選擇的行的電容線C設定為接地電位GND，非選擇的行的電容線C設定為電源電位VDD來選擇讀出的行。無論是選擇還是非選擇，將寫入字線OSG設定為接地電位GND。然後，如果解除選擇的列的位元線BL和預充電位供應佈線PRE之間的連接，選擇了的位元線BL的電位根據保持在節點FG中的電位而變動。就是說，在電晶體160為p通道型電晶體的情況下，當節點FG中保持資料“1”時電晶體160成為截止狀態，而位元線BL的電位保持於預充電位VPRE1。另外，當節點FG中保持資料“0”時電晶體160成為導通狀態，而位元線BL的電位降低且接近源極線SL的接地電位GND。這樣，根據位元線BL的電位的變動，可以讀出保持在節點FG中的電位。
在如上所示的半導體裝置的驅動方法中，對源極線SL無須進行引起電位上升的預充電。另外，位元線BL無須以預充電位以上的程度上升電位。由此與引起電位上升的讀出驅動方法相比，可以在短時間內進行讀出工作。另外，即使在短時間內也可以正確讀出資料“1”和資料“0”。
最後，將所有的電容線C設定為電源電位VDD，而將位元線BL再預充電至VPRE1。
在作為電晶體160使用p通道型電晶體時，如圖4的時序圖所示的驅動方法那樣，藉由將非選擇的行的電容線C設定為正電位，可以使儲存單元成為截止狀態。因此，不需要在儲存單元中設置產生低電位的電路，而可以減少耗電量，並可以實現半導體裝置的小型化。
注意，因為圖4是圖2B所示的半導體裝置的驅動方法的一個例子，在儲存單元之間共同使用源極線SL，但是本發明的一個方式不侷限於此。也可以採用每個儲存單元或每個列具有源極線SL的結構。藉由採用這樣的結構，可以對每個儲存單元或每個列供應不同的源極線SL的電位。因此，例如可以對非選擇的儲存單元的源極線SL供應VPRE1而成為與位元線BL同樣的電位。
接著，對圖5的時序圖進行說明。圖4的時序圖和圖5的時序圖的不同之點是如下：在圖4中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL(BL1至BLn)預充電至VPRE1，與此相比在圖5中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL設定為接地電位GND。如圖5中那樣藉由在選擇的讀出期間之外的期間中將位元線BL設定為接地電位GND，而可以減少耗電量。
接著，對圖6的時序圖進行說明。圖4的時序圖和圖6的時序圖的不同之點是如下：在圖4中在準備期間中將電容線C(C1至Cm)設定為電源電位VDD，與此相比在圖6中在準備期間中將電容線C設定為接地電位GND。藉由在準備期間中將電容線C設定為接地電位GND，而可以減少耗電量。
接著，對圖7的時序圖進行說明。圖4的時序圖和圖7的時序圖的不同之點是如下：在圖4中在準備期間中將電容線C設定為電源電位VDD，與此相比在圖7中在準備期間中將電容線C設定為接地電位GND。而且，在圖4中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL預充電至VPRE1，與此相比在圖7中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL設定為接地電位GND。在準備期間中藉由將電容線C設定為接地電位GND，且在選擇的讀出期間之外的期間中將位元線BL設定為接地電位GND，而可以減少耗電量。
接著對圖8的時序圖進行說明。圖8是在電晶體160為n通道型電晶體時的準備、寫入、保持及讀出工作的一個例子。
圖4的時序圖和圖8的時序圖的不同之點是如下：在圖4中在非選擇的寫入期間及非選擇的讀出期間中將電容線C設定為電源電位VDD，與此相比在圖8中在非選擇的寫入期間及非選擇的讀出期間中將電容線C設定為VL。VL是比接地電位GND低電源電位VDD的電位。另外，圖4的時序圖和圖8的時序圖的不同之點是如下：在圖4中在寫入有資料“1”的儲存單元的選擇的讀出期間中，位元線BL的電位保持在VPRE1，在寫入有資料“0”的儲存單元的選擇的讀出期間中，位元線BL的電位從VPRE1降低，與此相比在圖8中在寫入有資料“1”的儲存單元的選擇的讀出期間中，位元線BL的電位從VPRE1降低，在寫入有資料“0”的儲存單元的選擇的讀出期間中，位元線BL的電位保持在VPRE1。
此外，在圖8的時序圖所示的驅動方法中，因為作為電晶體160使用n通道型電晶體，所以可以提高電晶體160的工作速度，而實現高速讀出。
接著，對圖9的時序圖進行說明。圖8的時序圖和圖9的時序圖的不同之點是如下：在圖8中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL預充電至VPRE1，與此相比在圖9中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL設定為接地電位GND。如圖9所示那樣，藉由在選擇的讀出期間之外將位元線BL設定為接地電位GND，而可以減少耗電量。
接著，對圖10的時序圖進行說明。圖8的時序圖和圖10的時序圖的不同之點是如下：在圖8中在準備期間中將電容線C設定為接地電位GND，與此相比在圖10中在準備期間中將電容線C設定為低電位VL。
接著，對圖11的時序圖進行說明。圖8的時序圖和圖11的時序圖的不同之點是如下：在圖8中在準備期間中將電容線C設定為接地電位GND，與此相比在圖11中在準備期間中將電容線C設定為低電位VL。而且，在圖8中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL預充電至VPRE1，與此相比在圖11中在準備期間、非選擇的寫入期間及非選擇的讀出期間中將位元線BL設定為接地電位GND。在準備期間中藉由將電容線C設定為低電位VL，且在選擇的讀出期間之外的期間中將位元線BL設定為接地電位GND，而可以減少耗電量。
藉由採用圖4至圖11的時序圖所示的半導體裝置的驅動方法，與引起源極線SL及位元線BL的電位上升的讀出驅動方法相比，可以在短時間內進行讀出工作。另外，即使在短時間內也可以正確讀出資料“1”和資料“0”。
另外，有關所公開的發明的半導體裝置的工作方法、工作電壓等不侷限於上述結構，可以在能夠實現半導體裝置的工作的條件下適當地進行改變。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 [實施方式2]
在本實施方式中，參照圖12A至圖30B說明根據所公開的發明的一個方式的半導體裝置的結構及其製造方法。 <半導體裝置的剖面結構及平面結構>
圖12A和12B是半導體裝置的結構的一例。圖12A示出半導體裝置的剖面，圖12B示出半導體裝置的平面。圖12A相當於沿著圖12B的A1-A2及B1-B2的剖面。圖12A和12B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162。第一半導體材料和第二半導體材料較佳為不同的材料。例如，可以使用氧化物半導體以外的半導體材料作為第一半導體材料，並且使用氧化物半導體作為第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期間保持電位。圖12A和12B所示的半導體裝置可以用作儲存單元。
另外，所公開的發明的技術本質在於：為了保持資料而將如氧化物半導體的能夠充分地降低截止電流的半導體材料用於電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖12A和12B中的電晶體160包括：設置在半導體基板500上的半導體層中的通道形成區134；夾著通道形成區134而地設置的雜質區132(也稱為源極區及汲區)；設置在通道形成區134上的閘極絕緣層122a；以及在閘極絕緣層122a上且與通道形成區134重疊而設置的閘電極128a。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的電連接關係進行說明，有時將包含源極區或汲區的範圍也稱為源極電極或汲極電極。也就是說，在本發明說明中，源極電極的記載會包括源極區。
另外，設置在半導體基板500上的半導體層中的雜質區126與導電層128b電連接。在此，導電層128b也用作電晶體160的源極電極或汲極電極。另外，在雜質區132和雜質區126之間設置有雜質區130。另外，覆蓋電晶體160設置有絕緣層136、絕緣層138及絕緣層140。另外，為了實現高集體化，如圖12A和12B所示，較佳為採用電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘電極128a的側面設置側壁絕緣層，並設置包括不同雜質濃度的區域的雜質區132。
圖12A和12B中的電晶體162包括：設置在絕緣層140等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極(或汲極電極)142a及汲極電極(或源極電極)142b；覆蓋氧化物半導體層144、源極電極142a以及汲極電極142b的閘極絕緣層146；以及在閘極絕緣層146上且與氧化物半導體層144重疊而設置的閘電極148a。
在此，用於氧化物半導體層144的氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。明確而言，較佳為包含In和Zn。另外，除了上述元素以外，較佳為還具有穩定劑(stabilizer)，該穩定劑用來減小使用該氧化物半導體的電晶體的電特性偏差。作為穩定劑具有鎵(Ga)、錫(Sn)、鉿(Hf)及鋁(Al)中的至少一種即可。
另外，作為其他穩定劑，也可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物；三元金屬氧化物如In-Ga-Zn-O類氧化物(也稱為IGZO)、In-Al-Zn-O類氧化物、In-Sn-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn-O類氧化物、In-Hf-Ga-Zn-O類氧化物、In-Al-Ga-Zn-O類氧化物、In-Sn-Al-Zn-O類氧化物、In-Sn-Hf-Zn-O類氧化物、In-Hf-Al-Zn-O類氧化物。
注意，這裡例如In-Ga-Zn-O類氧化物是指含有In、Ga以及Zn作為主要成分的氧化物，對In、Ga及Zn的成分比沒有特別的限制。
另外，可以作為氧化物半導體使用由InMO₃(ZnO)_m(m>0)表示的材料。注意，M表示選自Ga、Fe、Mn及Co中的一種或多種金屬元素。此外，作為氧化物半導體也可以使用由In₃SnO₅(ZnO)_n(n>0)表示的材料。
例如，可以使用In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1或In：Ga：Zn=3：1：2的原子數比的In-Ga-Zn-O類氧化物或該組成的近旁的氧化物。或者，使用In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3或In：Sn：Zn=2：1：5的原子數比的In-Sn-Zn-O類氧化物或該組成的近旁的氧化物即可。
但是，不侷限於上述材料，根據所需要的半導體特性(場效應遷移率、臨界電壓等)可以使用適當的組成的氧化物半導體。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
例如，使用In-Sn-Zn-O類氧化物的電晶體可以比較容易地得到高場效應遷移率。然而，In-Ga-Zn-O類氧化物可以藉由降低塊體中的缺陷濃度來提高場效應遷移率。
例如，“In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成近旁”是指a、b、c滿足如下式。
r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體膜處於單晶、多晶(polycrystal)或非晶等狀態。
氧化物半導體膜較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸及b軸的方向可以不同。在本發明說明中，當只記載“垂直”時，還包括85°以上且95°以下的範圍。另外，當只記載“平行”時，還包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部被非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)有時朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，這種電晶體的可靠性高。
另外，構成氧化物半導體膜的氧的一部分也可以以氮取代。
此外，如CAAC-OS那樣具有結晶部的氧化物半導體中可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體。明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於面，可以將它表現為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下算式1定義。
注意，在算式1中，S₀表示測量面(用座標(x₁，y₁)(x₁，y₂)(x₂，y₁)(x₂，y₂)表示的4點所圍繞的長方形的區域)的面積，Z₀表示測量面的平均高度。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)評價Ra。
作為上述CAAC-OS膜的例子，也可以舉出一種氧化物，該氧化物被形成為膜狀，在從垂直於膜表面或形成CAAC的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖18A至圖21B詳細說明含於CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖18A至圖21B中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖18A至18E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖18A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裡，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖18A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖18A的上一半及下一半中分別具有三個四配位O。圖18A所示的小組的電荷為0。
圖18B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖18B的上一半及下一半分別具有一個四配位O。另外，因為In也具有五配位，所以可以採用圖18B所示的結構。圖18B所示的小組的電荷為0。
圖18C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖18C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以圖18C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖18C所示的小組的電荷為0。
圖18D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖18D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖18D所示的小組的電荷為+1。
圖18E示出包括兩個Zn的小組。在圖18E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖18E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裡，將說明這些小組彼此接合的規則。圖18A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖18B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖18C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。以下示出其理由。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)及四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。此外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖19A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖19B示出由三個中組構成的大組。另外，圖19C示出從c軸方向上觀察圖19B的層結構時的原子排列。
在圖19A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖19A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖19A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖19A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裡，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的電荷為+1。因此，為了形成包括Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖18E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖19B所示的大組來可以得到In-Sn-Zn-O類結晶(In₂SnZn₃O₈)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In₂SnZn₂O₇(ZnO)_m(m是0或自然數)表示。
此外，除此之外，當使用如下氧化物時也同樣：四元類金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元類金屬氧化物的In-Ga-Zn-O類氧化物(也寫為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物；二元類金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物；以及一元類金屬氧化物的In-O類氧化物、Sn-O類氧化物、Zn-O類氧化物等。
例如，圖20A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖20A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖20B示出由三個中組構成的大組。另外，圖20C示出從c軸方向觀察圖20B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖20A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖20B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO₃(ZnO)_n(n是自然數)表示。
在n=1(InGaZnO₄)時，例如會得到圖21A所示的結晶結構。另外，在圖21A所示的結晶結構中，如圖18B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
另外，在n=2(InGaZn₂O₅)時，例如會得到圖21B所示的結晶結構。另外，在圖21B所示的結晶結構中，如圖18B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
此外，氧化物半導體層的氫濃度較佳為5×10¹⁹atoms/cm³以下，更佳為5×10¹⁸atoms/cm³以下。
例如，在採用使用In-Ga-Zn-O類氧化物半導體的電晶體的情況下，例如可以將室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)降低到100zA(1zA(zeptoampere)等於1×10^-21A)以下，較佳為10zA以下，更佳為1zA以下，進一步較佳為100yA以下。
另外，雖然在圖12A和12B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用不被加工為島狀的結構。在不將氧化物半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
圖12A和12B所示的電容元件164包括：汲極電極142b；閘極絕緣層146；以及導電層148b。換言之，將汲極電極142b用作電容元件164的一方的電極，將導電層148b用作電容元件164的另一方的電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保汲極電極142b和導電層148b之間的絕緣性。再者，當不需要電容時，也可以採用不設置電容元件164的結構。
在本實施方式中，以與電晶體160至少部分重疊的方式設置有電晶體162及電容元件164。藉由採用這種平面佈局，可以實現高集體化。例如，可以以最小加工尺寸為F，將儲存單元所占的面積設定為15F²至25F²。
在電晶體162和電容元件164上設置有絕緣層150。並且，在形成於閘極絕緣層146及絕緣層150中的開口中設置有佈線154。佈線154是連接儲存單元之一與其他儲存單元的佈線，該佈線相當於圖2A和2B的電路圖中的位元線BL。佈線154藉由源極電極142a及導電層128b連接到雜質區126。由此，與將電晶體160中的源極區或汲區和電晶體162中的源極電極142a分別連接到不同佈線的情況相比可以減少佈線數目，從而可以提高半導體裝置的集體度。
另外，藉由設置導電層128b，可以重疊設置如下兩種位置：一是雜質區126與源極電極142a連接的位置；二是源極電極142a與佈線154連接的位置。藉由採用這種平面佈局，可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集體度。 <SOI基板的製造方法>
接著，參照圖13A至13G對用於製造上述半導體裝置的SOI基板的製造方法的一個例子進行說明。
首先，準備作為基底基板的半導體基板500(參照圖13A)。作為半導體基板500，可以使用如單晶矽基板、單晶鍺基板等半導體基板。另外，作為半導體基板，可以使用太陽能電池級矽(SOG-Si：Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
除了半導體基板500以外，還可以舉出如下：鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃之類的用於電子工業的各種玻璃基板；石英基板；陶瓷基板；藍寶石基板。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
較佳的是預先對半導體基板500的表面進行清洗。明確而言，較佳為使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)等對半導體基板500進行清洗。
接著，準備接合基板。這裡，作為接合基板使用單晶半導體基板510(參照圖13B)。另外，雖然在這裡使用單晶體的基板作為接合基板，但是接合基板的結晶性不侷限於單晶。
作為單晶半導體基板510，例如可以使用如單晶矽基板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，也可以使用諸如砷化鎵、磷化銦等的化合物半導體基板。作為市場上出售的矽基板，典型的是直徑為5英寸(125mm)、直徑為6英寸(150mm)、直徑為8英寸(200mm)、直徑為12英寸(300mm)、直徑為16英寸(400mm)的圓形的矽基板。另外，單晶半導體基板510的形狀不侷限於圓形，例如，還可以使用被加工為矩形等的基板。另外，單晶半導體基板510可以利用CZ(提拉)法及FZ(浮區)法製造。
在單晶半導體基板510的表面形成氧化膜512(參照圖13C)。另外，從去除污染物的觀點來看，較佳的是在形成氧化膜512之前預先使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板510的表面進行清洗。也可以藉由交替噴出稀氫氟酸和臭氧水來進行清洗。
例如，氧化膜512可以由氧化矽膜、氧氮化矽膜等的單層或疊層形成。作為上述氧化膜512的製造方法，有熱氧化法、CVD法或濺射法等。此外，當使用CVD法形成氧化膜512時，較佳為使用四乙氧基矽烷(簡稱TEOS：化學式Si(OC₂H₅)₄)等的有機矽烷形成氧化矽膜，以實現良好的貼合。
在本實施方式中，藉由對單晶半導體基板510進行熱氧化處理來形成氧化膜512(這裡為氧化矽膜)。較佳的是在氧化氛圍中添加鹵素進行熱氧化處理。
例如，可以藉由在添加有氯(Cl)的氧化氛圍中對單晶半導體基板510進行熱氧化處理，形成被氯氧化的氧化膜512。在這種情況下，氧化膜512成為含有氯原子的膜。藉由利用該氯氧化俘獲外來雜質的重金屬(例如，Fe、Cr、Ni、Mo等)形成金屬氯化物，而將該金屬氯化物去除到外部，可以降低單晶半導體基板510的污染。
另外，氧化膜512所包含的鹵素原子不侷限於氯原子。也可以使氧化膜512包含氟原子。作為使單晶半導體基板510表面氟氧化的方法，例如可以舉出以下方法：在將單晶半導體基板510浸漬在HF溶液中之後在氧化氛圍中進行熱氧化處理；或者將NF₃添加到氧化氛圍中進行熱氧化處理等。
接著，藉由對單晶半導體基板510照射由電場加速的離子並進行添加，在單晶半導體基板510的指定的深度中形成結晶結構受到損傷的脆化區514(參照圖13D)。
可以藉由離子的動能、離子的品質和電荷、離子的入射角等來調節形成脆化區514的區域的深度。此外，脆化區514被形成在與離子的平均侵入深度基本相同的深度的區域中。由此，可以利用離子的添加深度來調節從單晶半導體基板510分離的單晶半導體層的厚度。例如，以單晶半導體層的厚度成為10nm以上500nm以下，較佳為50nm以上200nm以下左右的方式調節平均侵入深度，即可。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的典型例子，有將使處理氣體電漿激發而產生的所有離子種照射到被處理體的非質量分離型裝置。在該裝置中，不對電漿中的離子種進行質量分離而將它照射到被處理體。另一方面，離子植入裝置是質量分離型裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的品質的離子種照射到被處理體。
在本實施方式中，對使用離子摻雜裝置將氫添加到單晶半導體基板510的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，較佳為提高H₃ ⁺的比率。明確而言，相對於H⁺、H₂ ⁺、H₃ ⁺的總量，H₃ ⁺的比率為50%以上(更佳為80%以上)。藉由提高H₃ ⁺的比率，可以提高離子照射的效率。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與以不同的製程進行照射的情況相比可以減少製程數，並且可以抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區514時，雖然有與此同時添加重金屬的憂慮，但是藉由隔著含有鹵素原子的氧化膜512進行離子照射，可以防止這些重金屬對單晶半導體基板510的污染。
接著，使半導體基板500和單晶半導體基板510對置，並使它們隔著氧化膜512貼合。由此，貼合半導體基板500和單晶半導體基板510(參照圖13E)。另外，也可以在與單晶半導體基板510貼合的半導體基板500的表面形成氧化膜或氮化膜。
在進行貼合時，較佳為對半導體基板500或單晶半導體基板510的一處施加0.001N/cm²以上100N/cm²以下，例如1N/cm²以上20N/cm²以下的壓力。藉由施加壓力使接合平面接近而貼合，在被貼合的部分中半導體基板500與氧化膜512接合，並以該部分為起點開始自發性的接合而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在貼合單晶半導體基板510與半導體基板500之前，較佳為對進行貼合的表面進行表面處理。藉由進行表面處理，可以提高單晶半導體基板510和半導體基板500的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在貼合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區514發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以邊在該溫度範圍內加熱邊接合半導體基板500和氧化膜512。作為上述熱處理，可以使用擴散爐、電阻加熱爐等加熱爐、RTA(快速熱退火：Rapid Thermal Anneal)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的發明的一個方式不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板510在脆化區中進行分離，而在半導體基板500上隔著氧化膜512形成單晶半導體層516(參照圖13F)。
另外，較佳為使進行上述分離時的熱處理的溫度盡可能地低。這是因為進行分離時的溫度越低單晶半導體層516的表面粗糙度越低的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上600℃以下，當將該溫度設定為400℃以上500℃以下時更有效。
另外，也可以在使單晶半導體基板510分離之後，以500℃以上的溫度對單晶半導體層516進行熱處理以降低殘留在單晶半導體層516中的氫的濃度。
接著，藉由對單晶半導體層516的表面照射雷射，形成表面平坦性提高了且缺陷減少了的單晶半導體層518(參照圖13G)。另外，還可以進行熱處理來替代雷射照射處理。
另外，在本實施方式中，雖然在進行了用來分離單晶半導體層516的熱處理之後立即進行雷射照射處理，但是所公開的發明的一個方式不應被解釋為限定於此。既可以在用來分離單晶半導體層516的熱處理之後先進行蝕刻處理來去除單晶半導體層516表面缺陷多的區域，再進行雷射照射處理，又可以在提高單晶半導體層516表面的平坦性之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施方式中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層516的厚度的薄膜化製程。至於單晶半導體層516的薄膜化，既可使用乾蝕刻和濕蝕刻中的任一種，又可使用其兩者。
藉由上述製程，可以形成具有特性良好的單晶半導體層518的SOI基板(參照圖13G)。 <半導體裝置的製造方法>
接著，參照圖14A至圖17C而說明使用上述SOI基板的半導體裝置的製造方法。 <下部電晶體的製造方法>
首先，參照圖14A至圖15D說明下部電晶體160的製造方法。圖14A至圖15D是示出根據圖13A至13G所示的方法形成的SOI基板的一部分，且相當於圖12A所示的下部電晶體的剖面製程圖。
首先，將單晶半導體層518加工為島狀以形成半導體層120(參照圖14A)。另外，在該製程的前後，為了控制電晶體的臨界電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到半導體層。在半導體材料為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。此外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，覆蓋半導體層120形成絕緣層122(參照圖14B)。絕緣層122是後面成為閘極絕緣層的層。絕緣層122例如可以藉由對半導體層120表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用氦(He)、氬(Ar)、氪(Kr)、氙(Xe)等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層122較佳為採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSi_xO_y(x>0、y>0))、添加有氮的矽酸鉿(HfSi_xO_y(x>0、y>0))、添加有氮的鋁酸鉿(HfAl_xO_y(x>0、y>0))等的單層結構或疊層結構。另外，至於絕緣層122的厚度，例如可以設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。在此，藉由利用電漿CVD法形成包含氧化矽的絕緣層的單層。
接著，在絕緣層122上形成掩模124，將賦予一導電性的雜質元素添加到半導體層120，來形成雜質區126(參照圖14C)。此外，這裡，在添加雜質元素之後去除掩模124。
接著，藉由在絕緣層122上形成掩模，去除絕緣層122的與雜質區126重疊的區域的一部分，來形成閘極絕緣層122a(參照圖14D)。作為絕緣層122的去除方法，可以使用濕蝕刻或乾蝕刻等的蝕刻處理。
接著，在閘極絕緣層122a上形成用來形成閘電極(包括使用與該閘電極相同的層形成的佈線)的導電層，加工該導電層來形成閘電極128a及導電層128b(參照圖14E)。
作為用於閘電極128a及導電層128b的導電層，可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。另外，也可以藉由使用多晶矽等的半導體材料，形成包含導電材料的層。對於形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種成膜方法。此外，可以藉由使用光阻掩罩的蝕刻進行導電層的加工。
接著，以閘電極128a及導電層128b為掩模，將賦予一種導電型的雜質元素添加到半導體層，來形成通道形成區134、雜質區132及雜質區130(參照圖15A)。這裡，添加硼(B)或鋁(Al)等雜質元素，以形成p型電晶體。這裡，可以適當地設定所添加的雜質元素的濃度。另外，在添加雜質元素之後，進行用於活化的熱處理。在此，雜質區的濃度按雜質區126、雜質區132、雜質區130的順序依次高。
接著，以覆蓋閘極絕緣層122a、閘電極128a、導電層128b的方式形成絕緣層136、絕緣層138及絕緣層140(參照圖15B)。
絕緣層136、絕緣層138、絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是較佳為將低介電常數(low-k)材料用於絕緣層136、絕緣層138、絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層136、絕緣層138、絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層136、絕緣層138、絕緣層140。在本實施方式中，對作為絕緣層136使用氧氮化矽，作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽的情況進行說明。另外，雖然在此採用絕緣層136、絕緣層138及絕緣層140的疊層結構，但是所公開的發明的一個方式不侷限於此。作為上述絕緣層既可以採用單層或兩層結構，又可以採用四層以上的疊層結構。
接著，藉由對絕緣層138及絕緣層140進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣層138及絕緣層140平坦化(參照圖15C)。在此，進行CMP處理直到露出絕緣層138的一部分為止。當作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽時，將絕緣層138用作蝕刻停止層。
接著，藉由對絕緣層138及絕緣層140進行CMP處理或蝕刻處理，使閘電極128a及導電層128b的上面露出(參照圖15D)。在此，進行蝕刻處理直到露出閘電極128a及導電層128b的一部分為止。作為該蝕刻處理較佳為使用乾蝕刻，但是也可以使用濕蝕刻。在使閘電極128a及導電層128b的一部分露出的製程中，為了提高後面形成的電晶體162的特性，較佳為使絕緣層136、絕緣層138、絕緣層140的表面盡可能地為平坦。
藉由上述製程，可以形成下部的電晶體160(參照圖15D)。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集體化的半導體裝置。 <上部電晶體的製造方法>
接著，參照圖16A至圖17C說明上部電晶體162的製造方法。
這裡，所有的膜較佳為使用不包含對電晶體的特性帶來故障影響的氫或水等雜質。例如，附著在半導體基板500等的表面的雜質也有可能進入膜中。因此，較佳為在形成各層之前在減壓氛圍或氧化氛圍中進行加熱處理，來去除附著在半導體基板500等的表面的雜質。另外，存在於沉積室的雜質也會成為問題，所以較佳的是預先去除該雜質。明確而言，較佳的是預先對沉積室進行烘烤來促進沉積室內部的脫氣而進行排氣。另外，較佳為在形成各層之前對100片左右的偽基板進行五分鐘左右的偽成膜。在此，偽成膜是指對偽基板利用濺射法等進行成膜。藉由進行偽成膜，在偽基板及沉積室的內壁沉積膜，可以將沉積室內的雜質及存在於沉積室的內壁的吸附物封閉在膜中。偽基板較佳為使用釋放氣體少的材料，例如可以使用與半導體基板500同樣的材料。藉由進行偽成膜，可以降低後面形成的膜中的雜質濃度。
另外，用來成膜的氣體也影響到膜中的雜質濃度，所以較佳儘量使用純度高的氣體。在利用濺射法的情況下，例如可以使用純度為9N的氬氣體(露點為-121℃，水的含量為0.1ppb、氫的含量為0.5ppb)及純度為8N的氧氣體(露點為-112℃，水的含量為1ppb、氫的含量為1ppb)。
首先，在閘電極128a、導電層128b、絕緣層136、絕緣層138、絕緣層140等上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖16A)。另外，在形成氧化物半導體層之前，可以在絕緣層136、絕緣層138、絕緣層140上設置用作基底的絕緣層。該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法等來形成。
氧化物半導體層可以藉由濺射法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成。較佳為利用濺射法在如下條件下形成氧化物半導體層144：將基板加熱溫度設定為100℃以上且600℃以下，較佳為設定為150℃以上且550℃以下，更佳為設定為200℃以上且500℃以下；採用氧氣體氛圍。以1nm以上且40nm以下的厚度，較佳為以3nm以上且20nm以下的厚度形成氧化物半導體層144。成膜時的基板加熱溫度越高，所得到的氧化物半導體層144的雜質濃度越低。此外，成膜時的基板溫度越高，越容易地，使氧化物半導體層144中的原子排列有序化，且實現高密度化，而形成多晶膜或CAAC-OS膜。再者，藉由在氧氣體氛圍下進行成膜，也容易形成多晶膜或CAAC-OS膜，因為在氧氣體氛圍中不包含稀有氣體等的不需要的原子。但是，也可以採用氧氣體和稀有氣體的混合氛圍。在此情況下，將氧氣體的比例設定為30vol.%以上，較佳為設定為50vol.%以上，更佳為設定為80vol.%以上。注意，氧化物半導體層144越薄，電晶體的短通道效應越減少。但是，若厚度過薄，則有時介面散射的影響變大而場效應遷移率降低。
在作為氧化物半導體層144，藉由濺射法形成In-Ga-Zn-O類氧化物時，較佳為使用其原子數比由In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4表示的In-Ga-Zn-O類氧化物靶材。藉由使用具有上述原子數比的In-Ga-Zn-O靶材形成氧化物半導體層144，容易形成多晶膜或CAAC-OS膜。
另外，在藉由濺射法形成作為氧化物半導體層144的In-Sn-Zn-O類氧化物時，較佳為使用原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn-O靶材。藉由使用具有上述原子數比的In-Sn-Zn-O靶材形成氧化物半導體層144，容易形成多晶膜或CAAC-OS膜。
接著，進行加熱處理。在減壓氛圍下、惰性氛圍下或氧化氛圍下進行加熱處理。藉由加熱處理，可以減少氧化物半導體層144中的雜質濃度。
較佳的是，在減壓氛圍下或惰性氛圍下進行加熱處理之後，保持溫度且將氛圍切換為氧化氛圍，而進一步進行加熱處理。這是因為如下緣故：當在減壓氛圍下或惰性氛圍下進行加熱處理時，可以減少氧化物半導體層144中的雜質濃度，但是同時產生氧缺陷。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺陷。
藉由對氧化物半導體層144，除了進行成膜時的基板加熱之外，還進行另外加熱處理，可以使氧化物半導體層中的雜質能階極為少。其結果是，可以使電晶體的場效應遷移率提高到下述理想的場效應遷移率附近。
接著，也可以對基板進行熱處理。藉由進行熱處理，可以形成結晶區相對於非晶區的比例更多的氧化物半導體層。例如，可在200℃以上且低於基板的應變點的溫度下進行熱處理。較佳為在250℃以上且450℃以下進行熱處理。雖然對於氛圍沒有限制，但是在氧化氛圍下、惰性氛圍下或減壓氛圍(10Pa以下)下進行熱處理。處理時間是3分鐘至24小時。處理時間越長可以形成晶體區相對於非晶區的比率多的氧化物半導體層，但是由於超過24小時的熱處理導致產率的降低，因此不是較佳的。
氧化氛圍是包含氧化氣體的氛圍。氧化氣體是氧、臭氧、一氧化二氮等，較佳的是，氧化氣體不含水、氫等。例如，引入熱處理裝置的氧、臭氧或一氧化二氮的純度設定為8N(99.999999%)以上，較佳為設定為9N(99.9999999%)以上。作為氧化氛圍，可使用氧化氣體和惰性氣體的混合氣體。在這種情況下，混合氣體包含10ppm以上的氧化氣體。
在此，惰性氛圍是指含氮或稀有氣體(如氦、氖、氬、氪或氙)等的惰性氣體作為主要成分的氛圍。明確而言，諸如氧化氣體等的反應氣體的濃度低於10ppm。
可以使用RTA(Rapid Thermal Anneal；快速熱退火)裝置進行熱處理。藉由使用RTA裝置，只要在短時間內，可以以基板的應變點以上的溫度進行加熱處理。因此，可以縮短形成結晶區相對於非晶區的比率高的氧化物半導體層的時間。
作為In-Ga-Zn-O類氧化物靶材，例如可以使用In：Ga：Zn=2：2：1[原子數比]的氧化物靶材。注意，不侷限於上述靶材的材料及組成。例如也可以使用In：Ga：Zn=1：1：1[原子數比]的靶材。
注意，已報告了將非晶的In-Sn-Zn-O類氧化物用於啟動層的電晶體的電特性，得到30cm²/Vs的場效應遷移率(Eri Fukumoto,Toshiaki Arai,Narihiro Morosawa,Kazuhiko Tokunaga,Yasuhiro Terai,Takashige Fujimori and Tatsuya Sasaoka,“High Mobility-Oxide Semiconductor TFT for Circuit Integration-Of AM-OLED”,IDW’10 p631-p634)。
另外，可以將使用由化學式InMO₃(ZnO)_m(m>0)表示的材料的薄膜用作氧化物半導體層。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極142a、汲極電極142b(參照圖16B)。
可以利用PVD法或CVD法形成導電層。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極142a及汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以採用氧化銦(In₂O₃)、氧化錫(SnO₂)、氧化鋅(ZnO)、氧化銦錫(In₂O₃-SnO₂，有時縮寫為ITO)、氧化銦鋅(In₂O₃-ZnO)或者藉由使這些金屬氧化物材料含有矽或氧化矽而形成的金屬氧化物。
較佳為以形成的源極電極142a及汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裡，錐形角例如較佳為30°以上且60°以下。藉由以源極電極142a及汲極電極142b的端部成為具有傾斜度的形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極142a與汲極電極142b的下端部之間的間隔決定。另外，當形成通道長度(L)短於25nm的電晶體時，較佳為使用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用超紫外線的曝光的解析度高且聚焦深度大。由此，可以將後面形成的電晶體的通道長度(L)設定為10nm以上且1000nm(1μm)以下，可以提高電路的工作速度。此外，藉由微細化，可以降低半導體裝置的耗電量。
接著，以覆蓋源極電極142a、汲極電極142b並與氧化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖16C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。此外，閘極絕緣層146較佳為含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的鋁酸鉿(HfAl_xO_y(x>0，y>0))等。閘極絕緣層146既可以採用單層結構又可以採用組合上述材料的疊層結構。此外，雖然對閘極絕緣層146的厚度沒有特別的限制，但是當將半導體裝置微型化時，較佳為將閘極絕緣層146形成為較薄，以確保電晶體的工作。例如，當使用氧化矽時，可以將閘極絕緣層146形成為1nm以上且100nm以下，較佳為形成為10nm以上且50nm以下。
當如上所述那樣將閘極絕緣層形成為較薄時，有發生因隧道效應等而引起的閘極洩漏的問題。為了解決閘極洩漏的問題，較佳為作為閘極絕緣層146使用氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的鋁酸鉿(HfAl_xO_y(x>0，y>0))等高介電常數(high-k)材料。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且還可以將閘極絕緣層146形成為較厚以抑制閘極洩漏。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的膜的疊層結構。
接著，用來形成閘電極(包括由與其相同的層形成的佈線)的導電層，加工該導電層，來形成閘電極148a及導電層148b(參照圖16D)。
作為閘電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，閘電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、閘電極148a及導電層148b上形成絕緣層150(參照圖17A)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣層150較佳為使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用絕緣層150的單層結構，但是，所公開的發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150中形成到達源極電極142a的開口。然後，在絕緣層150上形成與源極電極142a接觸的佈線154(參照圖17B)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線154。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣層150的開口的區域中藉由PVD法形成薄(5nm左右)的鈦膜之後以埋入開口的方式形成鋁膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此為源極電極142a)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
形成在絕緣層150中的開口較佳為形成在與導電層128b重疊的區域中。藉由在這種區域中形成開口，可以抑制起因於接觸區的元件面積的增大。
在此，對不使用導電層128b而使如下兩種連接結構重疊的情況進行說明，該兩種連接結構：一是雜質區126與源極電極142a的連接結構；二是源極電極142a與佈線154的連接結構。此時，在形成在雜質區126上的絕緣層136、絕緣層138及絕緣層140中形成開口(稱為下部的接觸)，在下部的接觸中形成源極電極142a，然後，在閘極絕緣層146及絕緣層150中，在與下部的接觸重疊的區域中形成開口(稱為上部的接觸)，並且形成佈線154。當在與下部的接觸重疊的區域中形成上部的接觸時，有如下憂慮：即，由於蝕刻，形成在下部的接觸中的源極電極142a斷開。當為了避免該斷開，以彼此不重疊的方式形成下部的接觸與上部的接觸時，發生元件面積的增大的問題。
如本實施方式所示那樣，藉由使用導電層128b，可以形成上部的接觸而不使源極電極142a斷開。由此，可以使下部的接觸與上部的接觸重疊地設置，從而可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集體度。
接著，以覆蓋佈線154的方式形成絕緣層156(參照圖17C)。
藉由上述步驟完成使用氧化物半導體層144的電晶體162以及電容元件164(參照圖17C)。
藉由使用上述氧化物半導體層144，可以得到截止電流充分低且可靠性高的電晶體。而且，藉由使用這種電晶體，可以得到能夠在極長時間內保持儲存內容的半導體裝置。
另外，在本實施方式所示的半導體裝置中，可以共同使用佈線，而可以實現集體度充分得到提高的半導體裝置。
因為圖12A及12B所示的電晶體使用上述氧化物半導體層，所以可以得到場效應遷移率高且可靠性高的電晶體。
在此，將說明對用於本發明的一個方式的使用氧化物半導體的電晶體的場效遷移率進行計算而得到的結果。
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的場效應遷移率低。作為使場效應遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的場效應遷移率為μ₀，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式(2)表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式(3)表示其關係。
在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，C_OX是每單位面積的電容，V_g是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區域中的洩漏電流I_d可以由下述算式(4)表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，V_d是汲極電壓。當將上述算式的雙邊用V_g除，且對雙邊取對數時，獲得下述算式(5)。
算式5的右邊是V_g的函數。由上述算式可知，根據以縱軸為ln(Id/V_g)並以橫軸為1/V_g來標繪出測量值而得到的圖表的的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的I_d-V_g特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1[原子數比]的氧化物半導體中，缺陷密度N是1×10¹²/cm²左右。
根據如上所述那樣求得的缺陷密度等，根據算式4及算式5可以導出μ₀=120cm²/Vs。在使用有缺陷的In-Sn-Zn氧化物半導體膜的電晶體中測量出來的場效應遷移率為30cm²/Vs左右。但是，可以估計在使用半導體內部及半導體和閘極絕緣膜之間的介面沒有缺陷的氧化物半導體膜的電晶體的場效應遷移率μ₀成為120cm²/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受到半導體和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜的介面有x的距離的位置上的電場遷移率μ₁可以由下述算式(6)表示。
在此，D是閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×10⁷cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓得到提高)時，算式6的第二項也增加，所以場效應遷移率μ₁降低。
圖22示出對一種電晶體的場效應遷移率μ₂進行計算而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。這裡，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且將氧化物半導體的能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，將厚度設定為15nm。再者，將閘極的功函數、源極的功函數、汲極的功函數分別設定為5.5eV、4.6eV、4.6eV。此外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度及通道寬度都為10μm，而汲極電壓V_d為0.1V。
如圖22所示，當閘極電壓為1V多時場效應遷移率示出100cm²/Vs以上的峰值，但是當閘極電壓更高時，介面散射的影響變大，所以場效應遷移率下降。另外，為了減少介面散射的影響，較佳為使半導體層的表面在原子級上具有平坦性(Atomic Layer Flatness)。
圖23A至圖25C示出對具有上述場效應遷移率的微型電晶體時的特性進行計算而得到的結果。在此，圖26A和26B示出用於計算的電晶體的剖面結構。圖26A和26B所示的電晶體在氧化物半導體層中具有呈現n⁺導電型的半導體區2103a及半導體區2103c。半導體區2103a及半導體區2103c的電阻率為2×10^-3Ωcm。
圖26A所示的電晶體形成在基底絕緣膜2101及以埋入在基底絕緣膜2101中的方式形成的由氧化鋁形成的埋入絕緣膜2102上。電晶體包括半導體區2103a、半導體區2103c、夾在它們之間且成為通道形成區的本質半導體區2103b以及閘極2105。閘極2105的寬度為33nm。
電晶體在閘極2105和半導體區2103b之間具有閘極絕緣膜2104，在閘極2105的雙側面具有側壁絕緣膜2106a及側壁絕緣膜2106b，並且在閘極2105的上部具有用來防止閘極2105與其他佈線的短路的絕緣膜2107。側壁絕緣膜的寬度為5nm。此外，以接觸於半導體區2103a及半導體區2103c的方式具有源極2108a及汲極2108b。另外，該電晶體的通道寬度為40nm。
圖26B所示的電晶體與圖26A所示的電晶體的相同之點是如下：形成在基底絕緣膜2101及由氧化鋁形成的埋入絕緣膜2102上；包括半導體區2103a、半導體區2103c、夾在它們之間的本質半導體區2103b、寬度為33nm的閘極2105、閘極絕緣膜2104、側壁絕緣膜2106a及側壁絕緣膜2106b、絕緣膜2107以及源極2108a及汲極2108b。
圖26A所示的電晶體與圖26B所示的電晶體的不同之點是側壁絕緣膜2106a及側壁絕緣膜2106b下的半導體區的導電型。在圖26A所示的電晶體中側壁絕緣膜2106a及側壁絕緣膜2106b下的半導體區為呈現n⁺導電型的半導體區2103a及半導體區2103c，另一方面在圖26B所示的電晶體中側壁絕緣膜2106a及側壁絕緣膜2106b下的半導體區為本質半導體區2103b。換言之，存在半導體區2103b與閘極2105不重疊的具有Loff的寬度的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。從圖式可知，偏置長度與側壁絕緣膜2106a(側壁絕緣膜2106b)的寬度相同。
用於計算的其他參數使用上述參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖23A至23C示出圖26A所示的結構的電晶體的汲極電流(Id，實線)及場效應遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極的電位差)依賴性。將汲極電壓(汲極與源極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。
圖23A為閘極絕緣膜的厚度為15nm時的圖，圖23B為閘極絕緣膜的厚度為10nm時的圖，並且圖23C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，場效應遷移率μ的峰值或導通狀態下的汲極電流Id(導通電流)沒有顯著的變化。由此可知當閘極電壓為1V左右時洩漏電流超過記憶元件等所需要的10μA。
圖24A至24C示出在圖26B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。圖24A為閘極絕緣膜的厚度為15nm時的圖，圖24B為閘極絕緣層的厚度為10nm時的圖，並且圖24C為閘極絕緣層的厚度為5nm時的圖。
另外，圖25A至25C示出在圖26B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算場效應遷移率μ。圖25A為閘極絕緣膜的厚度為15nm時的圖，圖25B為閘極絕緣層的厚度為10nm時的圖，並且圖25C為閘極絕緣層的厚度為5nm時的圖。
無論是哪一種結構，閘極絕緣膜越薄，截止電流越顯著降低，但是場效應遷移率μ的峰值以及導通電流沒有顯著的變化。
另外，偏置長度Loff越增加，場效應遷移率μ的峰值越降低，即在圖23A至23C中場效應遷移率μ的峰值為80cm²/Vs左右，在圖24A至24C中場效應遷移率μ的峰值為60cm²/Vs左右，並且在圖25A至25C中場效應遷移率μ的峰值為40cm²/Vs左右。此外，截止電流也有同樣的趨勢。另一方面，雖然導通電流隨著偏置長度Loff的增加而降低，但是其降低程度要比截止電流的降低程度平緩得多。此外，可知當閘極電壓為1V左右時汲極電流超過記憶元件等所需要的10μA。
接著，說明對用於本發明的一個方式的使用氧化物半導體的電晶體的場效應遷移率進行測量而得到的結果。
具有將包含In、Sn及Zn的氧化物半導體層用作通道形成區的電晶體藉由當形成該氧化物半導體層時加熱基板形成層或在形成氧化物半導體層之後進行熱處理來可以得到良好的特性。
藉由在形成包含In、Sn及Zn的氧化物半導體層之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。
例如，圖27A及27B示出圖26A和26B的電晶體的特性，在該電晶體中作為氧化物半導體層使用包含In、Sn及Zn的氧化物半導體膜。注意，在測量中使用的電晶體的通道長度L為3μm，通道寬度W為10μm，並且該電晶體使用厚度為100nm的閘極絕緣膜。另外，V_d為10V。
圖27A示出將基板加熱到200℃來形成包含In、Sn及Zn的氧化物半導體層時的電晶體特性，此時的場效應遷移率為32.2cm²/Vsec。
藉由在形成包含In、Sn及Zn的氧化物半導體層之後進行熱處理，可以進一步提高場效應遷移率。圖27B示出在200℃下藉由濺射形成包含In、Sn及Zn的氧化物半導體層之後進行650℃的熱處理時的電晶體特性。此時得到的場效應遷移率為34.5cm²/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體層中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體層中釋放而去除氫、羥基或水分等，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm²/Vsec的場效應遷移率。
也可以對包含In、Sn及Zn的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分等，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述結晶化或再結晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
熱處理可以在氧氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氛圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體層中，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體層中的方法。
雖然在氧化物半導體層中及該氧化物半導體層與該氧化物半導體層層疊的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由上述熱處理使氧化物半導體層中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×10¹⁶atoms/cm³以上且2×10²⁰atoms/cm³以下，可以在不使結晶變歪等的狀態下使氧化物半導體層中含有氧。
此外，藉由熱處理使氧化物半導體層含有結晶區，可以獲得更穩定的氧化物半導體層。例如，在使用In：Sn：Zn=1：1：1[原子數比]的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體層中，藉由利用X線繞射(XRD：X-Ray Diffraction)時觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體層進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射時觀察到明確的繞射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。在XRD分析中，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-Of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行熱處理。首先，在氮氛圍下進行一個小時的熱處理，然後不降低溫度在氧氛圍下再進行一個小時的熱處理。藉由上述步驟製造的樣品為樣品B。
圖28示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B的2θ為35deg近旁及2θ為37deg至38deg的範圍內觀察到起因於結晶的峰值。
像這樣，藉由在形成包含In、Sn及Zn的氧化物半導體膜時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使氧化物半導體層中含有對於該氧化物半導體層來說是惡性雜質的氫或羥基的作用或者從該氧化物半導體層中去除該雜質的作用。換言之，藉由去除在該氧化物半導體層中成為施體雜質的氫、羥基、水分等來可以實現高純度化。由於該高純度化可以實現1aA/μm以下的截止電流。在此，上述截止電流值的單位示出每通道寬度1μm的電流值。
明確而言，如圖29所示那樣，當基板溫度為125℃時可以實現1aA/μm(1×10^-18A/μm)以下的截止電流，當基板溫度為85℃時實現100zA/μm(1×10^-19A/μm)以下，當基板溫度為室溫(27℃)時實現1zA/μm(1×10^-21A/μm)以下。較佳地，當基板溫度為125℃時可以將其實現0.1aA/μm(1×10^-19A/μm)以下，當85℃時實現10zA/μm(1×10^-20A/μm)以下，當室溫時實現0.1zA/μm(1×10^-22A/μm)以下。與將矽用作半導體膜的電晶體相比，這些截止電流值極低是顯而易見的。
當然，為了防止當形成氧化物半導體層時氫、羥基、水分等混入到膜中，較佳為充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用本身不含有氫、羥基、水分等的雜質的被高純度化的靶材。包含In、Sn及Zn的氧化物半導體膜可以藉由熱處理去除膜中的水分，但是與包含In、Ga及Zn的氧化物半導體膜相比水分的釋放溫度高，所以較佳為形成原本就不含有水分的膜。
另外，圖30A示出基板溫度與臨界電壓的關係，而圖30B示出基板溫度與場效應遷移率的關係。
根據圖30A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，臨界電壓為1.09V至-0.23V。
此外，根據圖30B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm²/Vs至32cm²/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在上述那樣的在包含In、Sn及Zn的氧化物半導體膜中具有通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，實現30cm²/Vsec以上的場效應遷移率，較佳為實現40cm²/Vsec以上，更佳為實現60cm²/Vsec以上，且滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用矽製造的積體電路中混裝有使用氧化物半導體膜的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
本實施方式可以藉由與上述其他實施方式自由地組合而實施。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 [實施方式3]
在本實施方式中，使用圖31A至31F而對將上述實施方式所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施方式中，對將上述半導體裝置用於如下電子裝置的情況進行說明，即：電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、音頻再現裝置等)；數位相機、數位攝像機等的影像拍攝裝置；電子紙；以及電視機(也稱為電視機或電視接收機)等。
圖31A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703以及鍵盤704等。之前的實施方式所示的半導體裝置設置在外殼701和外殼702中的至少一個中。因此，可以實現一種筆記本型個人電腦，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖31B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸控筆712等。之前的實施方式所示的半導體裝置設置在主體711中。因此，可以實現一種可攜式資訊終端，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖31C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源731、操作鍵733以及揚聲器735等。之前的實施方式所示的半導體裝置設置在外殼721和外殼723中的至少一個。因此，可以實現一種電子書閱讀器，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖31D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖31D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、拍攝裝置用透鏡747以及外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽能電池749和外部記憶體插槽750等。另外，天線內置在外殼741中。之前的實施方式所示的半導體裝置設置在外殼740和外殼741中的至少一個。因此，可以實現一種行動電話機，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖31E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。之前的實施方式所示的半導體裝置設置在主體761中。因此，可以實現一種數位相機，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖31F示出電視機770，包括外殼771、顯示部773和支架775等。可以藉由利用外殼771具有的開關和遙控器780來進行電視機770的操作。外殼771和遙控器780安裝有之前的實施方式所示的半導體裝置。因此，可以實現一種電視機，其資料寫入及讀出速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施方式所示的電子裝置安裝有根據之前的實施方式的半導體裝置。所以，可以實現耗電量被降低的電子裝置。
120‧‧‧半導體層
122‧‧‧絕緣層
122a‧‧‧閘極絕緣層
124‧‧‧掩模
126‧‧‧雜質區
128a‧‧‧閘電極
128b‧‧‧導電層
130‧‧‧雜質區
132‧‧‧雜質區
134‧‧‧通道形成區
136‧‧‧絕緣層
138‧‧‧絕緣層
140‧‧‧絕緣層
142a‧‧‧源極電極
142b‧‧‧汲極電極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘電極
148b‧‧‧導電層
150‧‧‧絕緣層
154‧‧‧佈線
156‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
170‧‧‧儲存單元
180‧‧‧升壓電路
182‧‧‧驅動電路
184‧‧‧驅動電路
186‧‧‧驅動電路
190‧‧‧驅動電路
192‧‧‧驅動電路
194‧‧‧驅動電路
500‧‧‧半導體基板
510‧‧‧單晶半導體基板
512‧‧‧氧化膜
514‧‧‧脆化區
516‧‧‧單晶半導體層
518‧‧‧單晶半導體層
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸控筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧拍攝裝置用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽能電池
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視機
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控器
2101‧‧‧基底絕緣膜
2102‧‧‧絕緣膜
2103a‧‧‧半導體區
2103b‧‧‧半導體區
2103c‧‧‧半導體區
2104‧‧‧閘極絕緣膜
2105‧‧‧閘極
2106a‧‧‧側壁絕緣膜
2106b‧‧‧側壁絕緣膜
2107‧‧‧絕緣膜
2108a‧‧‧源極
2108b‧‧‧汲極
在圖式中：圖1A-1、1A-2及1B是半導體裝置的電路圖；圖2A和2B是半導體裝置的電路圖；圖3是半導體裝置的電路圖；圖4是時序圖；圖5是時序圖；圖6是時序圖；圖7是時序圖；圖8是時序圖；圖9是時序圖；圖10是時序圖；圖11是時序圖；圖12A和12B是半導體裝置的剖面圖和平面圖；圖13A至13G是有關半導體裝置的製造製程的剖面圖；圖14A至14E是有關半導體裝置的製造製程的剖面圖；圖15A至15D是有關半導體裝置的製造製程的剖面圖；圖16A至16D是有關半導體裝置的製造製程的剖面圖；圖17A至17C是有關半導體裝置的製造製程的剖面圖；圖18A至18E是示出氧化物半導體的結晶結構的圖；圖19A至19C是示出氧化物半導體的結晶結構的圖；圖20A至20C是示出氧化物半導體的結晶結構的圖；圖21A和21B是示出氧化物半導體的結晶結構的圖；圖22是說明藉由計算得到的場效應遷移率的閘極電壓依賴性的圖；圖23A至23C是說明藉由計算得到的洩漏電流和場效應遷移率的閘極電壓依賴性的圖；圖24A至24C是說明藉由計算得到的洩漏電流和場效應遷移率的閘極電壓依賴性的圖；圖25A至25C是說明藉由計算得到的洩漏電流和場效應遷移率的閘極電壓依賴性的圖；圖26A和26B是說明用於計算的電晶體的剖面結構的圖；圖27A和27B是使用氧化物半導體層的電晶體的特性的圖表；圖28是示出樣品A及樣品B的XRD的圖；圖29是示出電晶體的截止電流和測量時基板溫度的關係的圖；圖30A和30B是說明基板溫度和臨界電壓的關係以及基板溫度和場效應遷移率的關係的圖；圖31A至31F是用來說明半導體裝置的圖。
162‧‧‧電晶體
160‧‧‧電晶體
194‧‧‧驅動電路
170‧‧‧儲存單元
164‧‧‧電容元件
PRE‧‧‧預充電位供應佈線
BLC‧‧‧位元線轉換信號線
FG‧‧‧節點
SL‧‧‧源極線

权利要求:
Claims (14)
[1] 一種半導體裝置的驅動方法，該半導體裝置包括儲存單元，在該儲存單元中，第一電晶體的源極電極電連接到位元線，該第一電晶體的汲極電極電連接到源極線，該第一電晶體的閘電極、第二電晶體的汲極電極和電容元件的一方電極彼此電連接，而構成保持電位的節點，在資料讀出期間中，該驅動方法包括如下步驟：將接地電位供應給該源極線；將該位元線連接到預充電位供應佈線而將該位元線設定為預充電位；藉由解除該位元線和該預充電位供應佈線之間的連接，使該位元線的電位根據保持在該節點中的電位變動；以及藉由讀出該位元線的電位的變動，讀出保持在該節點中的該電位。
[2] 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第一電晶體為p通道型電晶體。
[3] 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第一電晶體為n通道型電晶體。
[4] 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第二電晶體的通道形成區包含氧化物半導體。
[5] 一種半導體裝置的驅動方法，該半導體裝置包括儲存單元陣列，該儲存單元陣列包含多個信號線、多個位元線、多個源極線、多個電容線以及多個儲存單元，在該多個儲存單元之一中，第一電晶體的源極電極電連接到該多個位元線之一，該第一電晶體的汲極電極電連接到該多個源極線之一，該第一電晶體的閘電極、第二電晶體的汲極電極和電容元件的一方電極彼此電連接，該電容元件的另一方電極電連接到該多個電容線之一，該第二電晶體的源極電極電連接到該多個信號線之一，並且在該第一電晶體的該閘電極、該第二電晶體的該汲極電極和該電容元件的該一方電極之間構成保持從該多個信號線之一供應的電位的節點，在資料讀出期間中，該驅動方法包括如下步驟：將接地電位供應給電連接到該多個儲存單元之一的多個電容線之一，以便選擇該多個儲存單元之一；將接地電位供應給電連接到該選擇的儲存單元的該多個源極線之一；藉由將該多個位元線之一電連接到預充電位供應佈線而將該多個位元線之一設定為預充電位；藉由解除該選擇的儲存單元的該多個位元線之一和該預充電位供應佈線之間的連接，使該多個位元線之一的電位根據保持在該節點中的電位變動；以及藉由讀出該多個位元線之一的電位的變動，讀出保持在該選擇的儲存單元的該節點中的該電位。
[6] 根據申請專利範圍第5項之半導體裝置的驅動方法，其中在該資料讀出期間中將與非選擇的儲存單元連接的該多個源極線之另一連接到該預充電位供應佈線。
[7] 根據申請專利範圍第5項之半導體裝置的驅動方法，其中該第一電晶體為p通道型電晶體。
[8] 根據申請專利範圍第5項之半導體裝置的驅動方法，其中該第一電晶體為n通道型電晶體。
[9] 根據申請專利範圍第5項之半導體裝置的驅動方法，其中該第二電晶體的通道形成區包含氧化物半導體。
[10] 一種半導體裝置的驅動方法，該半導體裝置包括儲存單元陣列，該儲存單元陣列包含多個位元線、至少一個源極線、多個電容線以及多個儲存單元，在該多個儲存單元之一中，第一電晶體的源極電極電連接到該多個位元線之一，該第一電晶體的汲極電極電連接到該源極線，該第一電晶體的閘電極、第二電晶體的汲極電極和電容元件的一方電極彼此電連接，該電容元件的另一方電極電連接到該多個電容線之一，並且在該第一電晶體的該閘電極、該第二電晶體的該汲極電極和該電容元件的該一方電極之間構成保持從該多個位元線之一供應的電位的節點，在資料讀出期間中，該驅動方法包括如下步驟：將接地電位供應給電連接到該多個儲存單元之一的該多個電容線之一，以便選擇該多個儲存單元之一；將接地電位供應給該源極線；藉由將該多個位元線之一電連接到預充電位供應佈線而將該多個位元線之一設定為預充電位；藉由解除該選擇的儲存單元的該多個位元線之一和該預充電位供應佈線之間的連接，使該多個位元線之一的電位根據保持在該節點中的電位變動；以及藉由讀出該多個位元線之一的電位的變動，讀出保持在該選擇的儲存單元的該節點中的該電位。
[11] 根據申請專利範圍第10項之半導體裝置的驅動方法，其中在該資料讀出期間中將與非選擇的儲存單元連接的源極線連接到該預充電位供應佈線。
[12] 根據申請專利範圍第10項之半導體裝置的驅動方法，其中該第一電晶體為p通道型電晶體。
[13] 根據申請專利範圍第10項之半導體裝置的驅動方法，其中該第一電晶體為n通道型電晶體。
[14] 根據申請專利範圍第10項之半導體裝置的驅動方法，其中該第二電晶體的通道形成區包含氧化物半導體。

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法律状态:
2021-11-11| MM4A| Annulment or lapse of patent due to non-payment of fees|

优先权:

申请号 | 申请日 | 专利标题

JP2011114182||2011-05-20||

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