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    一種電路，包括一記憶體單元，其具有一接地參考節點；一開關，耦接至該接地參考節點；以及一模式改變電路，具有一輸出端，其耦接至該開關。該模式改變電路用以因應一操作電壓及/或一操作溫度之改變，而變動該輸出端之邏輯態於一第一輸出邏輯態及一第二輸出邏輯態之間，藉此將該記憶體單元設定於一第一模式或一第二模式，其中，在該第一模式下，該接地參考節點係位於第一參考位準，而在該第二模式下，該接地參考節點係位於相於該第一參考位準之一第二參考位準。
    公开号:TW201301282A
    申请号:TW100137652
    申请日:2011-10-18
    公开日:2013-01-01
    发明作者:Bing Wang；Kuoyuan Peter Hsu
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:G11C11-00
    专利说明:
    模式改變電路系統及方法
    該本發明係關於模式改變電路。
    由於製程變動的關係，不同晶圓中的P型或N型金屬氧化物半導電晶體(PMOS及NMOS電晶體)會有著不同的驅動力，並且，其汲極流至源極上之操作電流亦會有所不同(即，具有不同的電流IDSsat)。當電晶體操作時具有高導通能力，並且其電流IDSsat相對於正常電晶體(簡稱“T”)中之正常電流IDSsat來得高時，此電晶體即被視為“快速的”(簡記為“F”)。相反地，當電晶體操作時具有低導通能力，並且其電流IDSsat相對於正常電晶體(簡稱“T”)中之電流IDSsat來得低時，此電晶體即被視為“慢速的”(簡記為“S”)。當電晶體為快速電晶體時，其有較低的臨界電壓(即電壓VT)，以較低的電壓施加於其閘極就可使其導通。符號TT、FF、FS、SF及SS表示一對電晶體中所包括的一NMOS電晶體及一PMOS電晶體分別為正常-正常、高速-高速、高速-慢速、慢速-高速，及慢速-慢速電晶體。
    一般來說，隨機存取記憶體(Random Access Memory，SRAM)中之待機及漏電流係隨著該SRAM中電晶體之驅動力而改變。在SRAM之相關技術中，常將NMOS電晶體當為二極體、並作為標尾(footer)之用，藉以降低由漏電流所產生之待機電流。然而，此方法同樣也提高了記憶體單元在待機模式下之最小操作電壓。
    本發明提供一模式改變電路系統，其包括一第一PMOS電晶體、一第一NMOS電晶體、一第二PMOS電晶體，以及一第二NMOS電晶體。該第一PMOS電晶體具有一第一PMOS汲極、一第一PMOS源極，以及一第一PMOS閘極。該第一NMOS電晶體具有一第一NMOS汲極、一第一NMOS源極，以及一第一NMOS閘極。該第二PMOS電晶體具有一第二PMOS汲極、一第二PMOS源極、以及一第二PMOS閘極。該第二NMOS電晶體具有一第二NMOS汲極、一第二NMOS源極，以及一第二NMOS閘極。該第一PMOS閘極作為一輸入端，用以接收一輸入電壓，該輸入電壓具有一電壓位準，其值係取決於一操作電壓。該第一PMOS汲極係耦接至該第一NMOS汲極與該第二PMOS閘極。該第一PMOS源極係耦接至該操作電壓。該第一NMOS閘極係耦接至該操作電壓。該第二PMOS汲極係耦接至該第二NMOS汲極，並作為一輸出端。該輸出端係用以改變於第一邏輯態與第二邏輯態之間，以因應輸出端上之電壓位準之變化所造成的操作電壓及/或操作溫度之變化。
    本發明又提供一種模式改變電路系統，其包括一記憶體單元，其具有一接地參考節點，又包括一開關，其耦接至該接地參考節點，更包括一模式改變電路，具以一輸出端耦接至該開關，並用以改變輸出端的邏輯態於一第一輸出邏輯態與一第二輸出邏輯態之間，以因應一操作電壓及/或操作溫度上之改變，藉此將記憶體單元設定於一第一模式或一第二模式，其中，在該第一模式下，該接地參考節點係位於第一參考位準，而在該第二模式下，該接地參考節點係位於相於該第一參考位準之一第二參考位準。
    本發明最後提供一種模式改變方法，其包括：以一控制訊號驅動耦接至一節點的一電晶體之一閘極；該電晶體之一導通狀態使該節點改變於一第一態與一第二態之間；以及透過一電路並依據該電路之一輸入端上之一電壓變化，切換於該第一態與該第二態之間，以因應造成該控制訊號改變的一操作電壓及/或操作溫度上之變化。
    下文及圖示將以特定方式描述本發明的各種實施例，然而此非用以限定本發明。熟悉本技藝人士可依據本發明進行各種修改及潤飾，或進一步應用本發明所揭露之概念。值得注意的是，在不同實施例中重覆的符號未必具有相同的特徵。
    本發明之各個實施例具有下述優點及特徵。當待機時，此節能模式下之最小操作電壓(VCCmin)不會因為記憶體單元漏電流被降低的關係而受到拖累，此外，記憶體可自動切換於節能模式及正常模式之間，以因應電壓及/或溫度之變動。
    範例電路
    第1圖為依據本發明實施例之電路100之說明圖，其中，該電路使用記憶體單元MC。在某些實施例中，待機模式指的是未對記憶體單元MC進行讀取或寫入之狀態。然而，在待機模式下，記憶體單元MC仍會持續產生漏電流。此外，當電晶體為快速的、或以一高操作電壓VCC、或在高溫下進行操作時，皆會產生較高的漏電流。因此，電路100必須設計成能夠降低漏電流以節省功率消耗。換句話說，記憶體單元MC可設計成能夠在待機時進入節能模式。反之，當電晶體為慢速、或以一低操作電壓、或在低溫下進行操作時，漏電流會相對一般電晶體來得低(舉例而言，其以指數方式降低)，而記憶體單元MC必須設計成能在待機時維持在正常模式下。此外，本發明中節能模式與正常模式間之切換必須自動。在某些實施例中，若對電壓VCC而言之額定電壓為0.85V時，則高電壓VCC大約為1.2V，而低電壓則VCC則大約為0.6V。
    由於第1圖中由字線WL所控制之交錯門閂電路及電晶體已為人所熟知，因此，此處將不對記憶體單元MC進行標示及贅述。節點VSSI係作為記憶體單元MC之參考接地位準。在某些實施例中，當記憶體單元MC處於正常模式下，節點VSSI即處於一正常的低電壓位準(例如，接地或0V)。但若記憶體單元MC係處於節能模式下，則節點VSSI必須抬昇一電壓位準，例如，抬昇大約200mV的電壓VD(圖未示)，其值等於二極體D之壓降。上述二極體D係由閘極耦接至汲極的NMOS電晶體所構成(圖中分開標示)。
    記憶體單元MC操作於一正常模式抑或一節能模式係取決於電晶體NPDN之導通狀態(意即，電晶體NPDN是開啟或關閉)。舉例而言，當電晶體NPDN開啟時，節點VSSI或電晶體NPDN之汲極被拉至電晶體NPDN之源極之電壓位準(例如，電壓VSS，圖未示)，即接地或一正常的低電壓位準。反之，當電晶體NPDN關閉時，則電晶體NPDN成為一開路。因此，在某些實施例中，節點VSSI具有電壓位準VD，大約在200mV上下。節點VSSI有效地被抬昇電壓電壓VD。在某些實施例中，記憶體單元MC可在不同的電壓VCC下進入節能模式，此係依據電晶體之驅動力而定(意即，依據記憶體單元MC中NMOS電晶體與PMOS電晶體，以及相關電路為高速或低速)。舉例而言，在某些實施例中，就FF電晶體而言，記憶體單元MC大約在0.7V時進入節能模式，而就SS電晶體而言，則在大約在1.0V時進入節能模式。在電路100中，節點VSSI被抬昇，而各種實施例可運作在當節點VSSI被調降時。
    模式改變電路MODCH可產生電壓VGNPDN(即電晶體NPDN之閘極之電壓)以開啟或關閉電晶體NPDN。舉例而言，當電壓VGNPDN為低態時，電晶體NPDN被關閉，而節點VSSI被抬昇。但是，當電壓VGNPDN為高態時，電晶體NPDN被開啟，而節點VSSI則處於正常的低電壓位準。換句話說，記憶體單元MC是在正常模式抑或是在節能模式係取決於電壓VGNPDN之電壓位準。舉例而言，若電壓VGNPDN較電晶體NPDN之臨界電壓為高，則記憶體單元MC處於正常模式，此乃因為電晶體NPDN開啟之故。但當電壓VGNPDN較電晶體NPDN之臨界電壓為低，則記憶體單元MC會因為電晶體NPDN關閉而處於節能模式。在某些實施例中，當電壓VCC或溫度改變時，電壓VGNPDN亦會改變，進而使得電晶體NPDN自動切換於開啟或開關狀態。意即，記憶體單元MC能夠在正常模式及節能模式間進行切換。
    NAND閘極ND係用以依據訊號VAN與訊號ACTB產生控制訊號VGNPDN，並作為一致能電路以致能記憶體單元MC之節能模式。當訊號ACTB致能記憶體單元MC之待機模式，訊號VAN可由電路VANGEN產生，下文將參照第3圖對此進行說明。在某些實施例中，當訊號ACTB被降低時，記憶體單元MC係處於主動模式或稱正常模式下，此因節點VSSI並未被抬昇之故。更明確地說，因為訊號ACTB為低態，在NAND閘極ND之操作下，不論訊號VAN之電壓位準為何，電壓VGNPDN即為高態。因此，電晶體NPDN開啟，並將節點VSSI拉至電晶體NPDN之源極的接地位準。當訊號ACTB為高態時，記憶體單元MC即進入待機模式。然而，記憶體單元MC可能會在待機時處於節能模式或保持在正常模式之下。舉例而言，當訊號ACTB為高態時而訊號VAN為高態時，記憶體單元MC係處於節能模式，此乃因訊號VGNPDN為低態而電晶體NPDN關閉之故。反之，當訊號VAN為低態，記憶體單元MC係處於正常模式，此乃因訊號VGNPDN為高態而電晶體NPDN開啟之故。換句話說，該記憶體單元MC是否處於節能模式取決於於訊號VAN之邏輯位準。當訊號VAN為高態時，由於NAND閘極ND之操作，訊號VGNPDN呈現低態。反之，當訊號VAN為低態時，由於NAND閘極ND之操作，訊號VGNPDN呈現高態。
    電路VANGEN係用以產生訊號VAN，而在某些實施例中，產生的方式係依據一比例RAT而定，下文將參照第2圖詳述之。產生訊號VAN實際上即產生訊號VGNPDN，因為當訊號ACTB為高態時，訊號VGNPDN為訊號VAN之反相，其將用以控制是否讓記憶體單元MC進入節能模式，或使其保持在正常模式。在某些實施例中，當訊號ACTB為高態時，訊號VAN及訊號VGNPDN接著產生而控制電晶體NPDN，使得記憶體單元MC可依據電路100中PMOS與NMOS電晶體之電流驅動力而在某些特定操作電壓VCC下進入節能模式。舉例而言，在某些實施例中，對SS而言，記憶體單元MC可以較高的電壓VCC進入節能模式，而對FF而言，其則以較低的電壓VCC進入之。
    電路VANGEN
    第2圖為依據本發明實施例之電路VANGEN之詳圖，該電路VANGEN可產生訊號VAN。
    電阻R1與R2可作為分壓器之用，其用以訂定將電壓VCC分割的比例RAT，並依據電壓VCC與比例RAT而提供電壓VGP1。電壓VGP1為電晶體P1之閘極之電壓。在某些實施例中，VGP1=RAT*VCC，而RAT為0.3或3o%。因此，電壓VGP1為0.3VCC，而電壓VGSP1(即電晶體P1之閘極與源極間之電壓差)即為0.7VCC。熟悉本技藝人士可了解到，若VGSP1大於電晶體P1之臨界電壓(例如電壓VTP1)，則電晶體P1開啟。但若電壓VGSP1小於電壓VTP1，則電晶體P1關閉。因為電晶體P1之閘極係連接至電阻R1與R2，所以改變RAT即能改變電壓VGP1，此將進一步改變電壓VGSP1。電晶體P1因此受到比例RAT之控制(例如，開啟或關閉)。
    電阻R2係一可調電阻，其可被調整而達到預設的比例RAT。由於電壓VAN切換的時間即為記憶體單元MC切換於正常模式與節能模式間之時間，某些實施例可依據電壓VAN之切換(意即，依據由低態至高態或由高態至低態的轉換過程)而進行模擬以設定比例RAT。舉例而言，電路200被設定為操作於一特定操作電壓VCC及特定溫度，例如操作於額定電壓VCC及室溫。電壓VAN切換的時間可被觀測到。調整電阻R1與R2兩者其中之一即可調整比例RAT。當訊號VAN之切換發生在預定的時間時，電阻R1與R2(及其比例RAT)之值即可被記錄及選擇。在某些實施例中，上述用以決定比例RAT之步驟係在不同的操作電壓VCC或溫度下進行的。在某些實施例中，因為製程變動而使不同晶圓上的兩個電路100之電壓VAN可能具有不同的電壓位準，所以必須使用不同的比例RAT而設定不同的VAN電壓位準，以因應不同晶圓上之不同電晶體驅動力。因此，記憶體單元MC可依據預設條件而以不同電壓VCC進入節能模式。須注意到，此處電阻R1與R2僅為例示，其他能夠以電壓VCC提供電壓VGP1的各種組態及機制皆在本發明欲涵蓋之範圍之內。
    電晶體P1與電晶體N1彼此串聯(即，P1電晶體之汲極係耦接至電晶體N1之汲極)，且可用以提供電壓VGP2，並進而開啟或關閉電晶體P2。舉例而言，若電晶體P1關閉，則電壓VGP2被拉至電晶體N1之源極而使電壓位準變成接地或是低態。因此，電晶體P2被開啟。反之，當電晶體P1開啟而較電晶體N1有較強的導通性時，電壓VGP2被拉至電晶體P1之源極，而使電壓位準變成VCC或高態。因此，電晶體P2被關閉。
    無論電壓VGP2是透過電晶體P1接高至電壓VCC，或是透過電晶體N1接低至接地，其皆取決於電壓VGP1或電壓VGSP1與臨界電壓VTP1間之關係。舉例而言，當電壓VGSP1遠大於電壓VTP1時，電晶體P1會被強的驅動力所偏壓(即電晶體P1處於強的導通狀態)，而電壓VGP2則被拉高至電壓VCC(即拉高至一高態)。但是，當電壓VGSP1接近臨界電壓VTP1時，電晶體P1會被相對於當VGSP1遠大於電壓VTP1時而言弱的驅動力所偏壓(即電晶體P1處於弱的導通狀態)，而電晶體N1會傾向將電壓VGP2接低至接地或一低態。簡言之，當VGSP1高於臨界電壓VTP1時，電壓VGP2極可能為高態，而當VGSP1接近或低於臨界電壓VTP1時，電壓VGP2極可能為低態。因為電壓VGSP1係正比於電壓VCC，所以當電壓VCC增加時，電壓VGP2極可能變為高態，而當電壓VCC減低時，電壓VGP2極可能變為低態。因為記憶體單元MC會在電壓VGP2為高態時進入節能模式並在電壓VGP2為低態時保持在正常模式，所以記憶體單元MC在電壓VCC有較高之值時會進入節能模式，而在電壓VCC有較低之值時會保持在正常狀態。
    在某些實施例中，記憶體單元MC是在較高抑或在較低的電壓VCC下進入節能模式仍舊取決於NMOS電晶體N1與PMOS電晶體P1之驅動力(即取決於電晶體N1或P1為快速或慢速)。舉例而言，當NMOS電晶體N1速度快時，NMOS電晶體N1之臨界電壓被降低，電晶體N1會被較低的電壓VCC驅動而輕易地開啟，此乃因電晶體N1之閘極被接至電壓VCC之故。是以在較低的電壓VCC下，能夠更輕易地將電壓VGP2拉至低態。因此，在低電壓VCC下，電壓VAN較易拉低、或電壓GNPDN較易拉高，又或者電晶體NPDN較易開啟。因此，記憶體單元MC在低電壓VCC下傾向保持在正常模式，而在高電壓VCC下傾向進入節能模式。換個方式說，若NMOS電晶體N1為快速，或電晶體P1為慢速，則電晶體P1會以較高的電壓VCC將節點VGP2拉至高態。因此，記憶體單元MC在較高電壓VCC下會進入節能模式。再換個方式說，若PMOS電晶體P1速度快，則電壓VGP2在較高的電壓VCC下極可能變成高態，因此，在較低的電壓VCC下，記憶體單元MC傾向進入節能模式。
    在某些實施例中，電晶體N1或電晶體P1用以在電晶體N1與P1皆開啟時使電晶體N1產生較電晶體P1來的低的驅動力，進而使得電壓VGP2被拉至電晶體P1之源極之電壓VCC(即拉高至高態)，而非拉低至電晶體N1之源極上的接地電壓或接低至低態。因此，在一所選的比例RAT下(例如，一預設比例RAT)，當電壓VCC大約為正常電壓VCC的110%時，在NMOS與PMOS電晶體(全為FF、SS、SF以及FS電晶體)所有可能的驅動力下，電壓VGP2會被設定成將被拉高至正常電壓VCC的8o%，而電晶體N1與P1之尺寸則相應獲得調整。換言之，因為電晶體N1有著低於電晶體P1之驅動力，所以將所有電晶體N1之電流IDSsat都設定的比電晶體P1的電流來得小。在某些實施例中，降低電晶體N1的通道寬度或增加其通道長度皆可造就較弱的電晶體N1(即電晶體N1具有較小的IDSsat)。相似地，增加電晶體P1的通道寬度或降低其通道長度則會造就較強的電晶體P1(即電晶體P1具有較高IDSsat)。當電晶體P1強於電晶體N1，具電晶體N1與P1兩者皆開啟時，電壓VGP2被拉高至電晶體P1之源極上的電壓VCC，而非被拉低至電晶體N1之源極上的接地或低態電壓。在某些實施例中，電晶體N1之驅動力大約為電晶體P1之1/10。在某些實施例中，電晶體N1與電晶體P1間之相對驅動力可透過模擬電壓VGNPDN之切換而設定。
    電晶體P2結合電晶體N2與電晶體N3而形成一二極體，其可提供訊號VDN2之邏輯位準，而該邏輯位準又被反相器INV反相而成為訊號VAN之邏輯位準。舉例而言，當電晶體P2開啟時，電壓VDN2被拉至電晶體P2之源極上之電壓位準，即VCC或高態。反之，當電晶體P2關閉時，電壓VDN2被拉至電晶體N3之源極之電壓位準，即低態。因此，透過反相器INV之作用，電壓VAN即變成高態。電壓VAN之邏輯位準(低態或高態)係用以切換電晶體NPDN，進而控制是否讓記憶體單元MC進入上述的節能模式。在某些實施例中，當NMOS電晶體N2與N3速度快時，電晶體N2與N3臨界電壓是降低的。在較低的電壓VCC下，電壓VDN2被拉低至一低態，電壓VAN為高態，而電壓VGNPDN為低態。因此，記憶體單元MC輕易進入節能模式(例如，在較低的電壓VCC下)。在某些實施例中並未使用二極體N3，而電晶體N2之源極可直接接地。
    在某些實施例中，當電晶體P1開啟時，電壓VGP2被拉至電晶體P1之源極的電壓VCC。然而，若電壓VGP2之電壓位準使得電晶體P2的導通能力衰弱，例如，當電晶體P2達到將要但尚未開啟的電壓位準時，電流I.n2會因為較高的電壓VCC而增加。因此，電壓VDN2邏輯位準較低，而當VDN2變成低態時(例如電壓VDN2通過反相器INV的跳脫點(trip point)時，記憶體單元MC會隨之進入節能模式。在某些實施例中，電路200中的N型電晶體N1、N2，以及N3有著與記憶體單元MC中的N型電晶體相同的驅動力(例如同為快速或慢速)。相似地，電路200中的P型電晶體P1與P2有著與記憶體單元MC中的P型電晶體相同的驅動力。
    在某些實施例中，當操作溫度改變時，PMOS與NMOS電晶體之臨界電壓皆跟著改變，造成電壓VCC改變，進而使記憶體單元MC進入節能模式。舉例而言，當溫度高時，電晶體N1與P1之臨界電壓皆為低態，而當溫度低時，電晶體N1與P1之臨界電壓皆為高態，其影響電壓VCC，進而使記憶體單元MC進入上述節能模式。因此，若訊號ACTB被激活，記憶體單元MC會因應溫度變化而自動切換於省電模式與正常模式之間。
    高電壓VCC之操作範例
    在某些實施例中，額定電壓VCC為0.85V，而比例RAT四0.3。當電壓VCC為高態(例如大約1.2V)時，電壓VGSP1大約為0.84V，其遠高於大約在3oo-45omV之間的臨界電壓VTP1。因此，電晶體P1有著強的導通狀態。同一時間，電壓VGPN1，即電晶體N1之閘極上的電壓(圖未示)會等於電壓VCC(例如：1.2V)，而電晶體N1亦開啟。然而，在某些實施例中，電晶體N1之導通性被設計成不若電晶體P1般強，因此，電壓VGP2被拉高至電晶體P1，之源極之電壓VCC，而非被拉低至電晶體N1之源極上的接地位準。因此，電晶體P2關閉而形成一開路。因為電晶體N2之閘極係耦接至電壓VCC，所以電晶體N2開啟。電晶體N3用以作為一二極體。電晶體N2開啟，連同二極體N3將節點VDN2拉至電晶體N3之源極之邏輯位準，其值約為200mV。因此，電壓VDN2為低態，電壓VAN為高態，電壓VGNPDN為低態，並將記憶體單元MC設定成節能模式。
    低電壓VCC之操作範例
    當電壓VCC為低態(例如大約0.7V)時，則VGSP1大約為0.49V(0.7*0.7V)，電晶體P1會因為VGSP1接近電壓VTP1之故而幾乎關閉。同一時間，電壓VGSN1仍在0.7V上下(例如，在VCC電壓位準)，其遠高於大約在3oo-45omV之間的臨界電壓VTN1。因此，電晶體N1有著強的導通狀態，使得電晶體P2之閘極上的電壓VGP2拉至接地位準。電晶體P2於是開啟，電壓VDN2為高態、電壓VAN為低態、電壓VGNPDN為高態、電晶體NPDN開啟，而記憶體單元MC將處於正常模式。
    繪線圖
    第3圖為本發明實施例中具有不同驅動力的電晶體使記憶體單元MC進入節能模式時所產生不同電壓位準的電壓VCC之繪線圖。
    垂直軸為電壓VCC之不同電壓位準。水平軸為在125℃下有著不同驅動力的SS、TT、SF、FS及FF。已了解到的是，在相同的溫度125℃下，對FF電晶體而言，記憶體單元MC會在電壓VCC大約為0.7V時進入節能模式；對SS電晶體而言，記憶體單元MC會在電壓VCC大約為1.0V時進入節能模式。此外，對TT、SF及FS電晶體而言，記憶體單元MC分別會在電壓VCC大約在0.89V、0.91V及0.8V時進入節能模式，皆低於1.0V高的VCC並高於0.7低的VCC。
    在某些實施例中，當溫度低時，曲線310在垂直軸上較高的位置，表示記憶體單元MC在較高的電壓VCC下進入待機模式。相反的，當溫度增加時，曲線310在垂直軸上較低的位置，表示記憶體單元MC在較低的電壓VCC下進入待機模式。
    範例方法
    第4圖為依據本發明一實施例之方法流程圖400，用以說明操作電路100之方法。
    在步驟405中，訊號ACTB被激活而使記憶體單元MC進入待機模式。
    在步驟410中，電壓VGNPDN之電壓位準因應電源供應VCC或操作溫度之變動而改變。記憶體單元MC在待機時係處於節能模式抑或正常模式係取決於支配電晶體NPDN導通狀態的電壓VGNPDN之邏輯態。
    在步驟415中，電壓VGNPDN開啟或關閉NMOS電晶體NPDN以切換記憶體單元MC於節能模式與正常模式之間。因此，電壓VGP1、VGP2、VDP2、VAN以及VGNPDN因應電壓VCC或操作溫度之變動而改變，而記憶體單元MC亦如前述對應地自動切換於節能模式與正常模式之間。
    前文已敘述本發明的多種實施例。然而，可了解到，只要不超出本發明之範圍，熟悉本技藝者仍能對上述實施例進行各種修改與調整。舉例而言，為方便說明，前述電晶體皆具特定的滲雜質型態(例如NMOS及PMOS)，然而本發明不必以這些特定型態的之電晶體為限，不同種類電晶體之選用亦在本發明欲保護的範圍之中。前述各種訊號的邏輯位準(例如高態或低態)亦僅為了方便說明，本發明並未對訊號致能或除能時的邏輯位準進行特殊的限制，不同位準之選用亦在本發明欲保護之範圍中。在本發明中，“節點VSSI被抬昇時進入節能模式”，此亦為方便說明，本發明亦可“在節點VSSI被降低時進入節模式”。圖中的電晶體NPDN為記憶體單元MC之部分，但是，在某些實施例中，電晶體NPDN可在記憶體單元MC之外，或為模式改變電路MODCH之一部分。本文將記憶體單元MC描述成SRAM，但其他實施例中，本發明可採用型他形態的記憶體，不必以SRAM為限。
    為方便說明，第2圖之電阻電路(例如，R1、R2)僅使用分散的電阻，其實，吾人亦可採用其他等效電路替代之，例如一電阻性裝置、電阻網路等等。
    本發明提供一模式改變電路系統，其包括一第一PMOS電晶體、一第一NMOS電晶體、一第二PMOS電晶體，以及一第二NMOS電晶體。該第一PMOS電晶體具有一第一PMOS汲極、一第一PMOS源極，以及一第一PMOS閘極。該第一NMOS電晶體具有一第一NMOS汲極、一第一NMOS源極，以及一第一NMOS閘極。該第二PMOS電晶體具有一第二PMOS汲極、一第二PMOS源極、以及一第二PMOS閘極。該第二NMOS電晶體具有一第二NMOS汲極、一第二NMOS源極，以及一第二NMOS閘極。該第一PMOS閘極作為一輸入端，用以接收一輸入電壓，該輸入電壓具有一電壓位準，其值係取決於一操作電壓。該第一PMOS汲極係耦接至該第一NMOS汲極與該第二PMOS閘極。該第一PMOS源極係耦接至該操作電壓。該第一NMOS閘極係耦接至該操作電壓。該第二PMOS汲極係耦接至該第二NMOS汲極，並作為一輸出端。該輸出端係用以改變於第一邏輯態與第二邏輯態之間，以因應輸出端上之電壓位準之變化所造成的操作電壓及/或操作溫度之變化。
    本發明又提供一種模式改變電路系統，其包括一記憶體單元，其具有一接地參考節點，又包括一開關，其耦接至該接地參考節點，更包括一模式改變電路，具以一輸出端耦接至該開關，並用以改變輸出端的邏輯態於一第一輸出邏輯態與一第二輸出邏輯態之間，以因應一操作電壓及/或操作溫度上之改變，藉此將記憶體單元設定於一第一模式或一第二模式，其中，在該第一模式下，該接地參考節點係位於第一參考位準，而在該第二模式下，該接地參考節點係位於相於該第一參考位準之一第二參考位準。
    本發明最後提供一種模式改變方法，其包括：以一控制訊號驅動耦接至一節點的一電晶體之一閘極；該電晶體之一導通狀態使該節點改變於一第一態與一第二態之間；以及透過一電路並依據該電路之一輸入端上之一電壓變化，切換於該第一態與該第二態之間，以因應造成該控制訊號改變的一操作電壓及/或操作溫度上之變化。
    上述方法說明了本發明的範例步驟，但其順序不必以此為限。在不脫離本發明的精神與範圍內，上述步驟皆可被增減、替代及修改。
    100．．．電路
    ACTB．．．訊號
    NPDN．．．電晶體
    MC．．．記憶體單元
    MODCH．．．模式改變電路
    WL．．．字線
    D．．．二極體
    VAN．．．訊號
    VGNPDN．．．電壓
    VCC．．．電壓
    VSSI．．．電壓
    VANGEN．．．電路
    R1．．．電阻
    R2．．．電阻
    VGP1．．．電壓
    VGP2．．．電壓
    VDN2．．．電壓
    P1．．．電晶體
    N1．．．電晶體
    P2．．．電晶體
    N2．．．電晶體
    N3．．．電晶體
    INV．．．反相器
    I.n2．．．電流
    第1圖為依據本發明實施例之電路100之說明圖；
    第2圖為依據本發明實施例之電路VANGEN之詳圖；
    第3圖為本發明實施例中具有不同驅動力的電晶體使記憶體單元MC進入節能模式時所產生不同電壓位準的電壓VCC之繪線圖；
    第4圖為依據本發明一實施例之方法流程圖400，用以說明操作電路100之方法。
    100．．．電路
    ACTB．．．訊號
    NPDN．．．電晶體
    MC．．．記憶體單元
    MODCH．．．模式改變電路
    WL．．．字線
    D．．．二極體
    VAN．．．訊號
    VGNPDN．．．電壓
    VCC．．．電壓
    VSSI．．．電壓
    VANGEN．．．電路
    权利要求:
    Claims (12)
    [1] 一種模式改變電路系統，包括：一第一PMOS電晶體，具有一第一PMOS汲極、一第一PMOS源極，以及一第一PMOS閘極；一第一NMOS電晶體，具有一第一NMOS汲極、一第一NMOS源極，以及一第一NMOS閘極；一第二PMOS電晶體，具有一第二PMOS汲極、一第二PMOS源極，以及一第二PMOS閘極；以及一第二NMOS電晶體，具有一第二NMOS汲極、一第二NMOS源極，以及一第二NMOS閘極；其中該第一PMOS閘極作為一輸入端，並用以接收一輸入電壓，該輸入電壓具有一電壓位準，其值係取決於一操作電壓；該第一PMOS汲極係耦接至該第一NMOS汲極以及該第二PMOS閘極；該第一PMOS源極係耦接至該操作電壓；該第一NMOS閘極係耦接至該操作電壓；該第二PMOS汲極係耦接至該第二NMOS汲極而作為一輸出端；該第一NMOS電晶體之驅動力低於該第一PMOS電晶體之驅動力。
    [2] 如申請專利範圍第1項所述之模式改變電路系統，更包括一分壓器，其耦接至該輸入端，用以依據該操作電壓提供該輸入電壓位準。
    [3] 如申請專利範圍第1項所述之模式改變電路系統，更包括一二極體，其耦接至該第二NMOS源極。
    [4] 如申請專利範圍第1項所述之模式改變電路系統，更包括一記憶體單元以及一致能電路，該致能電路用以於該輸出端上接收一輸出訊號，以及接收一輸入致能訊號，並產生一輸出致能訊號，該輸出致能訊號係用以改變該記憶體單元之一模式。
    [5] 一種模式改變電路系統，包括：一記憶體單元，其具有一接地參考節點；一開關，耦接至該接地參考節點；以及一模式改變電路，具有一輸出端，其耦接至該開關，用以因應一操作電壓及/或一操作溫度之改變，而變動該輸出端之邏輯態於一第一輸出邏輯態及一第二輸出邏輯態之間，藉此將該記憶體單元設定於一第一模式或一第二模式，其中，在該第一模式下，該接地參考節點係位於第一參考位準，而在該第二模式下，該接地參考節點係位於相於該第一參考位準之一第二參考位準。
    [6] 如申請專利範圍第5項所述之模式改變電路系統，其中該第一參考位準係一邏輯低位準，而該第二參考位準高於該第一參考位準；其中該開關係係一NMOS電晶體，其以一汲極耦接至該接地參考節點，以一源極耦接至一接地節點，並以一閘極耦接至該模式改變電路之該輸出端；其中該模式改變電路係用以接收依據該操作電壓而產生的一輸入位準。
    [7] 如申請專利範圍第5項所述之模式改變電路系統，更包括一分壓器，其用以依據該操作電壓產生一輸入位準至該模式改變電路；其中該模式改變電路包括一PMOS電晶體，其與一NMOS電晶體串聯，而該模式改變電路係用以依據該PMOS電晶體與該NMOS電晶體之一導通狀態改變該輸出端之邏輯態。
    [8] 如申請專利範圍第5項所述之模式改變電路系統，其中該模式改變電路包括：一第一PMOS電晶體，具有一第一PMOS汲極、一第一PMOS源極，以及第一PMOS閘極；一第一NMOS電晶體，具有一第一NMOS汲極、一第一NMOS源極，以及一第一NMOS閘極；一第二PMOS電晶體，具有一第二PMOS汲極、一第二PMOS源極，以及一第二PMOS閘極；以及一第二NMOS電晶體，具有一第二NMOS汲極、一第二NMOS源極，以及一第二NMOS閘極；其中該第一PMOS閘極作為一輸入端，並用以接收一輸入電壓，該輸入電壓具有一電壓位準，其值係取決於一操作電壓；該第一PMOS汲極係耦接至該第一NMOS汲極以及該第二PMOS閘極；該第一PMOS源極係耦接至該操作電壓；該第一NMOS閘極係耦接至該操作電壓；而第二PMOS汲極係耦接至該第二NMOS汲極，並電性耦接至該模式改變電路之該輸出端。
    [9] 一種模式改變方法，包括：以一控制訊號驅動耦接至一節點的一電晶體之一閘極；該電晶體之一導通狀態使該節點改變於一第一態與一第二態之間；以及透過一電路並依據該電路之一輸入端上之一電壓變化，切換於該第一態與該第二態之間，以因應造成該控制訊號改變的一操作電壓及/或操作溫度上之變化。
    [10] 如申請專利範圍第9項所述之模式改變方法，其中該電晶體係一NMOS電晶體，其以一汲極耦接至該節點；其中該第一態與該第二態間之切換係由下列三者所致能：一NAND閘極之一第一輸入端上之一致能訊號、位於該NAND閘極之一第二輸出端上之該電路之輸出，以及該NAND閘之一輸出端上之該控制訊號；其中該節點係一記憶體單元之一接地參考節點。
    [11] 如申請專利範圍第9項所述之模式改變方法，其中：該電路包括一PMOS電晶體，其以一PMOS汲極耦接至一NMOS電晶體之一NMOS汲極；以該PMOS電晶體之一閘極作為該電路之該輸入端；並依據該PMOS電晶體以及該NMOS電晶體之導通狀態切換於該第一態與該第二態之間；該PMOS汲極係耦接至一第二PMOS電晶體之一第二PMOS閘極，該第二PMOS電晶體以一第二PMOS汲極耦接至一第二NMOS電晶體之一第二NMOS汲極；並且依據該第二PMOS電晶體與該第二NMOS電晶體之導通狀態切換於該第一態與該第二態之間。
    [12] 如申請專利範圍第9項所述之模式改變方法，其中；該第二PMOS汲極係耦接至一反相器之一輸入端；並依據該反相器之一輸出端之一邏輯態之變化切換於該第一態與該第二態之間：該反相器之該輸出端係耦接至一NAND閘極之一第一輸入端；該NAND閘極之一第二輸入端係用以接收一模式控制訊號；並受該模式控制訊號之致能而切換於該第一態與該第二態之間；更依據該操作電壓設定該電路之該輸入端為一電壓值。
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