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    • 专利摘要:
    本發明的問題在於在高速模式時產生自由度高的圖案資料。為了解決此問題，本發明提供一種試驗裝置，所述試驗裝置具備複數個圖案輸出部，該複數個圖案輸出部與預定的試驗率同步且對應於分別被輸入的輸入圖案來輸出圖案資料；各個圖案輸出部，具有通常模式、及高速模式之兩個動作模式，在高速模式中，各個圖案輸出部，分別將被輸入至自己的圖案輸出部中之輸入圖案所對應的圖案資料、及被輸入至其他的圖案輸出部中之輸入圖案所對應的圖案資料的各個，作為相對於複數個分割率之圖案資料當中的至少一個而輸出。
    公开号:TW201300804A
    申请号:TW101106776
    申请日:2012-03-01
    公开日:2013-01-01
    发明作者:Toshiyuki Negishi
    申请人:Advantest Corp；
    IPC主号:G01R31-00
    专利说明:
    試驗裝置
    本發明是關於試驗裝置。
    以往，作為用以試驗記憶體等元件之試驗裝置，已知有一種用以試驗DDR方式等高速元件之裝置(例如，參照專利文獻1)。這種試驗裝置，具有每規定的試驗率便產生一個圖案資料之通常模式、和每個試驗率產生複數個圖案資料之高速模式。
    專利文獻1：日本特開第2000-11692號公報
    試驗裝置，具有資料記憶體，其記憶預定的複數個圖案且輸出每個試驗率便會被指定的圖案。資料記憶體的各個圖案具有複數個圖案資料份量的位元，而能夠每個試驗率便產生複數個圖案資料。
    例如，各個圖案，具有試驗率的前半部分所對應的前半用位元列、和試驗率的後半部分所對應的後半用位元列。對應於前半用位元列來產生前半的圖案資料，且對應於後半用位元列來產生後半的圖案資料，藉此能夠產生倍速的圖案資料。又，選擇前半用位元列及後半用位元列是相同的圖案，藉此能夠在通常模式中產生圖案資料。
    但是，指定資料記憶體的圖案之指定信號的位元數，有對應於在通常模式中應該發生的圖案個數而被規定的情況。例如，在輸入至被試驗元件中之資料圖案PAT具有1/0兩值，且相較於被試驗元件的輸出信號之期待值圖案EXP具有H/L/Z/H四值的情況下，只要在通常模式中能夠發生2+4=6個圖案即可。此情況，指定信號的位元數被設定為3位元。
    相對於此，在倍數模式中，試驗率內的資料圖案PAT，變成(前半資料、後半資料)=(0、0)，(1、0)，(0、1)，(1、1)之四種類。同樣地，試驗率內的期待值圖案EXP，變成4×4=16種類。此時，3位元的指定信號，在倍速模式中不能指定全部圖案。
    例如，3位元的指定信號能夠指定8個圖案，所以如果將指定信號的4個圖案分配給資料圖案PAT，就只能將指定信號的4個圖案分配給期待值圖案EXP。因此，不能指定各個倍速的期待值圖案EXP。
    在本發明的第一態樣中，提供一種試驗裝置，其基於圖案資料來試驗被試驗元件，所述試驗裝置具備複數個圖案輸出部，該複數個圖案輸出部與預定的試驗率同步且對應於分別被輸入的輸入圖案來輸出圖案資料；各個圖案輸出部，具有通常模式、及高速模式之兩個動作模式，該通常模式是在試驗率內輸出一個圖案資料，該高速模式是在將試驗率分割而成的複數個分割率的各個中，輸出圖案資料；在高速模式中，各個圖案輸出部，分別將被輸入至自己的圖案輸出部中之輸入圖案所對應的圖案資料、及被輸入至其他的圖案輸出部中之輸入圖案所對應的圖案資料的各個，作為相對於複數個分割率之圖案資料當中的至少一個而輸出。
    另外，上述的發明概要，並非將本發明的必要特徵全部列舉者，又，這些特徵群的子組合，也能作為發明。
    以下，雖然透過發明的實施形態來說明本發明，但是以下實施形態並非用以限定關於發明的申請專利範圍，又並非所有的在實施形態中說明的特徵的組合都是發明所必要的解決手段。
    第1圖表示基於圖案資料來試驗被試驗元件(DUT)200之試驗裝置100的構成例。被試驗元件200，是包含例如記憶體、邏輯電路及類比電路的至少一種之元件。被試驗元件200，例如也能是半導體元件。
    試驗裝置100，將圖案資料所對應的試驗信號輸入至被試驗元件200中。試驗裝置100，將被試驗元件200對應於試驗信號而輸出的輸出信號的值，與對應於圖案資料之期待值相比較，藉此判定被試驗元件200的好壞。試驗裝置100，具備複數個輸入輸出部10(在本例中是輸入輸出部10-1及輸入輸出部10-2)。
    各個輸入輸出部10，被連接至被試驗元件200的不同的接腳、或被連接至不同的被試驗元件200。各個輸入輸出部10，將試驗信號輸入至被試驗元件200中，又接收來自被試驗元件200的輸出信號。
    各個輸入輸出部10，具有圖案發生部12、圖案輸出部30、驅動器14、比較器16、比較部18及判定部20。圖案發生部12，與預定的試驗率(test rate)同步，將輸入圖案LPAT輸出。試驗率，具有預定的周期。
    輸入圖案LPAT，規定在試驗率所對應的循環中的試驗信號的邏輯值、及輸出信號的期待值的至少一方。又，各個輸入輸出部10，具有通常模式及高速模式之兩個動作模式，該通常模式是試驗信號的邏輯值在試驗率內進行一次轉變而得到，該高速模式是試驗信號的邏輯值在將試驗率分割而成的複數個分割率內進行轉變而得到。
    圖案發生部12，只要具有算法圖案發生電路，以對應於預定的算法之方式來發生輸入圖案LPAT即可。又，圖案發生部12，也能具有循序圖案發生電路，以對應於預定的順序之方式來發生輸入圖案LPAT。試驗裝置100的利用者，能夠設定該算法及該順序。
    在圖案輸出部30中，與試驗率同步，被輸入來自圖案發生部12之輸入圖案LPAT。在各個輸入輸出部10中的圖案輸出部30，從自己的輸入輸出部10中所設置的圖案發生部12、及其他的至少一個輸入輸出部10中所設置的圖案發生部12，接收輸入圖案LPAT。
    圖案輸出部30，將被輸入的輸入圖案LPAT所對應的圖案資料輸出。圖案資料，包含表示資料圖案PAT之位元、表示賦能圖案DRE之位元及表示期待值圖案EXP之位元，該資料圖案PAT輸入至驅動器14中，該賦能圖案DRE用以控制驅動器14是否進行動作，該期待值圖案EXP輸入至比較部18中。例如，圖案資料，包含2位元的資料圖案PAT、2位元的賦能圖案DRE及2位元的期待值圖案EXP。
    在通常模式中，圖案輸出部30，在試驗率內輸出一個圖案資料。此時，圖案輸出部30，將從對應的圖案發生部12被輸入至自己中之輸入圖案LPAT所對應的圖案資料輸出。
    在高速模式中，圖案輸出部30，在將試驗率分割而成的複數個分割率的各個中，輸出圖案資料。此時，圖案輸出部30，產生從對應的圖案發生部12(例如圖案發生部12-1)被輸入至自己中之輸入圖案LPAT所對應的圖案資料。又，圖案輸出部30，將從其他的輸入輸出部10中的圖案發生部12(例如圖案發生部12-2)被輸入至其他的圖案輸出部30(例如圖案輸出部30-2)中之輸入圖案LPAT所對應的圖案資料分支而接收，並產生該輸入圖案LPAT所對應的圖案資料。再者，將各個圖案資料，作為相對於複數個分割率之圖案資料當中的至少一個而輸出。
    驅動器14，對應於圖案輸出部30而設置。驅動器14，將對應的圖案輸出部30輸出的資料圖案PAT所對應的試驗信號，加以輸出。驅動器14，只要在試驗率的各個循環中輸出資料圖案PAT所對應的邏輯值的試驗信號即可。又，驅動器14，按照對應的圖案輸出部30所輸出的賦能圖案DRE，來切換是否輸出試驗信號。
    比較器16，接收被試驗元件200的輸出信號，檢出輸出信號的邏輯值。比較器16，只要在對應於試驗率及動作模式之周期中，對輸出信號的邏輯值進行取樣即可。例如在通常模式的情況下，比較器16，是在試驗率的各個循環中，對輸出信號的邏輯值進行一次取樣。又，在將試驗率分割成兩個之高速模式中，比較器16，是在各個分割率中，對輸出信號的邏輯值進行一次取樣。
    比較部18，對應於圖案輸出部30而設置。比較部18，將對應的圖案輸出部30輸出的期待值圖案EXP所對應的期待值，與被試驗元件200的輸出信號的值相比較。本例的比較部18，是將比較器16輸出的邏輯值與期待值相比較。
    判定部20，基於在比較部18中的比較結果，判定被試驗元件200的好壞。判定部20，能夠在比較部18檢出輸出信號的值與期待值是不一致的情況下，就將被試驗元件200判定為不良；又，也能在預定的期間內，基於比較部18檢出輸出信號的值與期待值是不一致之次數，來判定被試驗元件200的好壞。
    第2圖表示圖案輸出部30的構成例。各個圖案輸出部30，具有複數個資料記憶體32(在本例中是資料記憶體32-A及資料記憶體32-B)、輸入切換部34及波形整形部36。複數個資料記憶體32，對應於在高速模式中的複數個分割率而設置。例如，在高速模式中試驗率最大被分割成N個的情況下，設置N個資料記憶體32。
    各個資料記憶體32，記憶有用以表示輸入圖案LPAT與圖案資料的關係之表。各個資料記憶體32，將被輸入的輸入圖案LPAT所對應的圖案資料輸出。資料記憶體32，在各個分割率中輸出圖案資料。
    各個資料記憶體32，記憶有圖案資料，該圖案資料能夠產生試驗信號的各個邏輯值、及期待值的各個邏輯值之全部圖案。在資料記憶體32中，用以指定圖案資料之指定信號(例如位址信號)的位元數k，只要是能夠指定試驗信號的各個邏輯值、及期待值的各個邏輯值之全部圖案的最小值即可。例如，在試驗信號的各個邏輯值及期待值的各個邏輯值之全部圖案是m種類的情況下，位元數k，是滿足m≦2^k之最小的整數。
    輸入切換部34，在通常模式中，將從對應的圖案發生部12被輸入至自己的圖案輸出部30中之輸入圖案LPAT，輸入至各個資料記憶體32中。輸入切換部34，在高速模式中，將從其他的圖案發生部12被輸入至其他的圖案輸出部30中之輸入圖案LPAT，輸入到至少一個資料記憶體32中。
    在本例中，針對在高速模式中將試驗率分割成兩個的情況進行說明。此情況，各個圖案輸出部30-1，具有第一資料記憶體32-A及第二資料記憶體30-B。在第一圖案輸出部30-1中的第一資料記憶體32-A，被輸入第一圖案輸出部30-1所對應的第一輸入圖案LPAT1。又，在第二圖案輸出部30-2中的第二資料記憶體32-B，被輸入第二圖案輸出部30-2所對應的第二輸入圖案LPAT2。
    在高速模式中，第一圖案輸出部30-1的輸入切換部34-1，將第二圖案輸出部30-2的輸入圖案LPAT2，輸入至第一圖案輸出部30-1的任一個資料記憶體32中。又，第二圖案輸出部30-2的輸入切換部34-2，將第一圖案輸出部30-1的輸入圖案LPAT1，輸入至第二圖案輸出部30-2的任一個資料記憶體32中。
    更具體來說，在第一圖案輸出部30-1中的第一輸入切換部34-1，對應於動作模式(mode信號)，來切換要輸入至第一圖案輸出部30-1的第二資料記憶體32-B中之輸入圖案LPAT。第一輸入切換部34-1，在通常模式中，將第一輸入圖案LPAT1輸入至第二資料記憶體32-B中，而在高速模式中，將第二輸入圖案LPAT2輸入至第二資料記憶體32-B中。
    第二圖案輸出部30-2中的第二輸入切換部34-2，對應於動作模式(mode信號)，來切換要輸入至第二圖案輸出部30-2的第一資料記憶體32-A中之輸入圖案LPAT。第二輸入切換部34-2，在通常模式中，將第二輸入圖案LPAT2輸入至第一資料記憶體32-A中，而在高速模式中，將第一輸入圖案LPAT1輸入至第一資料記憶體32-A中。
    波形整形部36，將複數個資料記憶體32輸出的圖案資料所對應的信號輸出。波形整形部36，將各個資料記憶體32輸出的圖案資料，在對應的分割率中輸出。本例的波形整形部36，將第一資料記憶體32-A輸出的圖案資料，在前半的分割率中輸出，而將第二資料記憶體32-B輸出的圖案資料，在後半的分割率中輸出。
    另外，在相同的圖案輸出部30中設置的資料記憶體32，記憶相同的表。藉由這種構成，能夠從全部圖案資料中，選擇在各個分割率中要輸出的圖案資料。因此，即使是在高速模式中，也能夠產生自由度高的圖案資料。又，在通常模式中，將相同的輸入圖案LPAT輸入至相同的圖案輸出部30中所設置的資料記憶體32中，所以在各個分割率中的圖案資料變成相同，而輸出與試驗率同步的圖案資料。
    又，在不同的圖案輸出部30的資料記憶體32中，也能記憶相同的表。此情況，在高速模式中，第一圖案輸出部30-1及第二圖案輸出部30-2輸出的圖案資料變成相同。
    又，相較於第一圖案輸出部30-1的資料記憶體32，在第二圖案輸出部30-2的資料記憶體32中，也能記憶資料圖案PAT及期待值EXP所對應的位元的邏輯值反轉後的表。此情況，在高速模式中，第一圖案輸出部30-1及第二圖案輸出部30-2所輸出的圖案資料變成反轉的圖案資料。因此，在試驗差動元件的情況下是有用的。
    第3圖表示資料記憶體32所記憶的表的一例。在本例中，以第一圖案輸出部30-1的資料記憶體32為例進行說明。如上述，第一資料記憶體32-A及第二資料記憶體32-B，記憶相同的表。
    在本例中的表的各個字元，具有第0至第5的六個位元。第0及第1位元，規定資料圖案PAT。又，第2及第3位元，規定賦能圖案DRE。又，第4及第5位元，規定期待值圖案EXP。
    本例的表，具有兩種類的資料圖案PAT所對應的圖案資料”0”和”1”、以及四種類的期待值圖案EXP對應的圖案資料”L”、”H”、”Z”、及”X”。期待值L，表示輸出信號的信號位準比預定的臨界值VOL更低；期待值H，表示輸出信號的信號位準比預定的臨界值VOH更高。另外，臨界值VOH比臨界值VOL更高。又，期待值Z，表示輸出信號的信號位準是在臨界值VOL與VOH之間；期待值X，表示輸出信號的信號位準是任意位準。
    另外，在圖案資料”0”和”1”中，賦能圖案DRE(第2位元及第3位元)，表示使驅動器14進行動作之賦能圖案((第3位元、第2位元)=(0、1))；在圖案資料”L”、”H”、”Z”、及”X”中，賦能圖案DRE(第2位元及第3位元)，表示使驅動器14無效之去能圖案((第3位元、第2位元)=(1、0))。
    在第一資料記憶體32-A中的第0及第1位元的圖案，被分配給後述時間槽T1；第2及第3位元的圖案，被分配給時間槽T3；第4及第5位元的圖案，被分配給時間槽T5。同樣地，在第二資料記憶體32-B中的第0及第1位元的圖案，被分配給時間槽T2；第2及第3位元的圖案，被分配給時間槽T4；第4及第5位元的圖案，被分配給時間槽T6。
    第4圖表示波形整形部36所輸出的圖案資料的一例。在本例中，以第一圖案輸出部30-1的波形整形部36-1為例進行說明。波形整形部36-1，輸出時間槽T1、T3、T5所對應的圖案，來作為在前半的分割率中的資料圖案PAT、賦能圖案DRE、及期待值圖案EXP。又，波形整形部36-2，輸出時間槽T2、T4、T6所對應的圖案，來作為在後半的分割率中的資料圖案PAT、賦能圖案DRE、及期待值圖案EXP。
    在通常模式中的波形整形部36-1，從資料記憶體32-A及資料記憶體32-B兩方，接收第一輸入圖案LPAT1所對應的圖案資料。也就是說，波形整形部36-1，在前半的分割率及後半的分割率中輸出相同的圖案資料，所以輸出與試驗率同步的圖案資料。
    在高速模式中的波形整形部36-1，從資料記憶體32-A，接收第一輸入圖案LPAT1所對應的圖案資料，且從資料記憶體32-B，接收第二輸入圖案LPAT2所對應的圖案資料。因此，波形整形部36-2，在將試驗率分割的前半的分割率中，輸出第一輸入圖案LPAT1所對應的圖案資料，且在後半的分割率中輸出第二輸入圖案LPAT2所對應的圖案資料。也就是說，波形整形部36-1，輸出與分割率同步的圖案資料。
    藉此，圖案輸出部30，在高速模式時的各分割率中，能夠輸出不同的輸入圖案LPAT所對應的圖案資料。因此，不增大輸入圖案的位元數，就能夠輸出自由度高的高速資料。也就是說，不增大圖案發生部12的電路規模，就能夠輸出自由度高的高速資料。
    第5圖表示圖案輸出部30的其他構成例。本例的圖案輸出部30，除了在第2圖中相關說明的圖案輸出部30的構成以外，更具備接腳選擇部38。其他的構成，只要與第2圖相關說明的圖案輸出部30相同即可。
    接腳選擇部38，接收要被輸入與自己的圖案輸出部30不同的其他的圖案輸出部30中的LPAT。此處，所謂的要被輸入其他的圖案輸出部30中的LPAT，是指要從對應於各個圖案輸出部30-k之圖案發生部12-k被輸入的各個輸入圖案。
    接腳選擇部38，選擇任一個輸入圖案LPAT，且將其輸入至對應的輸入切換部34中。在高速模式中，輸入切換部34，將從接腳選擇部38接收的輸入圖案LPAT，輸入至對應的資料記憶體32中。藉此，接腳選擇部38，在高速模式中，選擇要被輸入其他的任一個圖案輸出部30中的輸入圖案LPAT，且將其輸入到至少一個資料記憶體32中。
    藉由這種構成，能夠組合各種各樣的圖案輸出部30，而在高速模式中進行動作。因此，能夠產生自由度更高的圖案資料。
    另外，將相對於第一資料記憶體32-A而設置有接腳選擇部38和輸入切換部34之圖案輸出部30，和相對於第二資料記憶體32-B而設置有接腳選擇部38和輸入切換部34之圖案輸出部30，以成為相同數量的方式，來設置複數個圖案輸出部30。又，在電路基板上鄰接設置的圖案輸出部30，一方面是相對於第一資料記憶體32-A而設置有接腳選擇部38和輸入切換部34之圖案輸出部30，而另一方面也能是相對於第二資料記憶體32-B而設置有接腳選擇部38和輸入切換部34之圖案輸出部30。
    又，在圖案輸出部30-a中的接腳選擇部38，選擇圖案輸出部30-b所對應的輸入圖案LPATb的情況下，在圖案輸出部30-b中的接腳選擇部38，也能選擇圖案輸出部30-a所對應的輸入圖案LPATa。另外，a及b的各者，是指定複數個圖案輸出部30當中的任一個的圖案輸出部30之整數。
    第6圖表示圖案輸出部30的其他構成例。本例的圖案輸出部30，在高速模式時是將試驗率分割成N個來進行動作。另外，N是3以上的整數。在第6圖中表示N=3的例子。
    各個圖案輸出部30，將其他的N-1個圖案輸出部30所對應的輸入圖案LPAT分支而接收。又，各個圖案輸出部30，具備N個資料記憶體32、N-1個輸入切換部34、N-1個接腳選擇部38及波形整形部36。
    在圖案輸出部30-k(但是，k是1至N的整數)中，N-1個輸入切換部34，是對應於第k個資料記憶體32以外的資料記憶體32而設置。波形整形部36所輸出的圖案資料，是對應於將第1個資料記憶體32所輸出的圖案資料，直到第N個資料記憶體32所輸出的圖案資料，依序排列而成的圖案資料。
    又，在圖案輸出部30中的第p個輸入切換部34中，只要被輸入自己的圖案輸出部所對應的輸入圖案LPAT、和第p個圖案輸出部30所對應的輸入圖案即可。又，如第6圖所示，在各個輸入切換部34中，只要被輸入對應的接腳選擇部38所選擇的輸入圖案、和自己的圖案輸出部所對應的輸入圖案LPAT即可。
    在接腳選擇部38中，只要被輸入自己的圖案輸出部30以外的全部圖案輸出部30所對應的輸入圖案LPAT即可。接腳選擇部38，選擇任一個輸入圖案，且將其輸入至對應的輸入切換部34中。藉由這種構成，能夠產生各樣的圖案資料。
    第7圖表示第二圖案輸出部30的其他構成例。本例的第二圖案輸出部30，除了第2圖或第5圖相關說明的任一個圖案輸出部30的構成之外，更具備反轉控制部46。又，第二圖案輸出部30，也能更具備演算部42或信號反轉部44的一方。
    反轉控制部46，在第二圖案輸出部30-2中，控制是否要輸出與第一圖案輸出部30-1反轉後的信號。例如，反轉控制部46，控制在第二圖案輸出部30-2的各個資料記憶體32中，是要記憶與第一圖案輸出部30-1相同的表，還是要記憶使圖案資料中的資料圖案PAT及期待值圖案EXP所對應的位元的邏輯值反轉後之表。藉此，能夠將第一圖案輸出部30-1及第二圖案輸出部30-2輸出的信號，作成差動信號。
    又，在第二圖案輸出部30-2具備信號反轉部44的情況下，反轉控制部46，也能利用控制信號反轉部44，來控制是否要將第二圖案輸出部30的信號反轉。信號反轉部44，切換是否要將各個資料記憶體32輸出的圖案資料中的資料圖案PAT及期待值圖案EXP所對應的位元的邏輯值加以反轉而輸出。
    又，在第二圖案輸出部30-2具備演算部42的情況下，反轉控制部46，也能利用控制演算部42，來控制是否要將第二圖案輸出部30的信號反轉。演算部42，切換是否是要使要被輸入至各個資料記憶體32中的輸入圖案LPAT照原樣地通過，還是變換成不同的變換圖案後再輸出。
    相較於原來的輸入圖案所選擇的圖案資料，變換圖案，是指定將資料圖案PAT及期待值圖案EXP所對應的位元的邏輯值反轉後的圖案資料之圖案。例如，在第3圖的例子中，在輸入圖案LPAT是指定圖案資料”0”的情況下，變換圖案是指定圖案資料”1”。又，在輸入圖案LPAT是指定圖案資料”H”的情況下，變換圖案是指定圖案資料”L”。演算部42，藉由預定的算法或表等來產生變換圖案。藉由這種構成，也能夠將第一圖案輸出部30-1及第二圖案輸出部30-2輸出的信號，作成差動信號。
    以上，雖然使用實施形態來說明本發明，但是本發明的技術範圍並不受限於上述實施形態所記載的範圍。業者係明白能夠將各種變更或改良施加至上述實施形態中。從申請專利範圍的記載能夠明白，施加有這樣的變更或改良之形態也能夠包含在本發明的技術範圍中。
    在申請專利範圍、說明書、及圖式中所示的裝置、系統、程式、以及方法中的動作、程序、步驟、及階段等各個處理的實行順序，只要不特別明示「更前」、「以前」等，或沒有將前面處理的輸出用在後面處理，則應該留意係能夠以任意順序加以實現。關於在申請專利範圍、說明書、及圖式中的動作流程，即使在方便上係使用「首先」、「接著」等來進行說明，但是並不意味必須以這個順序來實施。
    10‧‧‧輸入輸出部
    12‧‧‧圖案發生部
    14‧‧‧驅動器
    16‧‧‧比較器
    18‧‧‧比較部
    20‧‧‧判定部
    30‧‧‧圖案輸出部
    32‧‧‧資料記憶體
    34‧‧‧輸入切換部
    36‧‧‧波形整形部
    38‧‧‧接腳選擇部
    42‧‧‧演算部
    44‧‧‧信號反轉部
    46‧‧‧反轉控制部
    100‧‧‧試驗裝置
    200‧‧‧被試驗元件
    第1圖表示基於圖案資料來試驗被試驗元件200之試驗裝置100的構成例。
    第2圖表示圖案輸出部30的構成例。
    第3圖表示資料記憶體32所記憶的表的一例。
    第4圖表示波形整形部36所輸出的圖案資料的一例。
    第5圖表示圖案輸出部30的其他構成例。
    第6圖表示圖案輸出部30的其他構成例。
    第7圖表示第二圖案輸出部30的其他構成例。
    12‧‧‧圖案發生部
    14‧‧‧驅動器
    18‧‧‧比較部
    30‧‧‧圖案輸出部
    32‧‧‧資料記憶體
    34‧‧‧輸入切換部
    36‧‧‧波形整形部
    权利要求:
    Claims (9)
    [1] 一種試驗裝置，其基於圖案資料來試驗被試驗元件，所述試驗裝置具備複數個圖案輸出部，該複數個圖案輸出部與預定的試驗率同步且對應於分別被輸入的輸入圖案來輸出前述圖案資料；各個圖案輸出部，具有通常模式、及高速模式之兩個動作模式，該通常模式是在前述試驗率內輸出一個前述圖案資料，該高速模式是在將前述試驗率分割而成的複數個分割率的各個中，輸出前述圖案資料；在前述高速模式中，各個前述圖案輸出部，分別將被輸入至自己的前述圖案輸出部中之前述輸入圖案所對應的前述圖案資料、及被輸入至其他的前述圖案輸出部中之前述輸入圖案所對應的前述圖案資料的各個，作為相對於前述複數個分割率之前述圖案資料當中的至少一個而輸出。
    [2] 如請求項第1項所述的試驗裝置，其中，各個前述圖案輸出部，具有對應於前述複數個分割率而設置的複數個資料記憶體；各個資料記憶體，記憶用以表示前述輸入圖案和前述圖案資料的關係之表，且將被輸入的前述輸入圖案所對應的前述圖案資料，加以輸出。
    [3] 如請求項第2項所述的試驗裝置，其中，各個前述圖案輸出部，更具有：輸入切換部，在前述通常模式中，將被輸入至自己的前述圖案輸出部中之前述輸入圖案，輸入至各個前述資料記憶體中；在前述高速模式中，將被輸入至其他的前述圖案輸出部中之前述輸入圖案，輸入到至少一個前述資料記憶體中；以及波形整形部，其將前述複數個資料記憶體輸出的前述圖案資料所對應的信號，加以輸出。
    [4] 如請求項第3項所述的試驗裝置，其中，各個前述圖案輸出部，更具有：接腳選擇部，在前述高速模式中，選擇要被輸入其他的任一個前述圖案輸出部中的前述輸入圖案，且將其輸入到前述至少一個前述資料記憶體中。
    [5] 如請求項第2項至第4項中任一項所述的試驗裝置，其中，在相同的前述圖案輸出部中所設置的前述資料記憶體中，記憶相同的前述表。
    [6] 如請求項第3項或第4項所述的試驗裝置，其中，在前述高速模式中，第一圖案輸出部的前述輸入切換部，將第二圖案輸出部的前述輸入圖案，輸入至前述第一圖案輸出部的任一個前述資料記憶體中；前述第二圖案輸出部的前述輸入切換部，將前述第一圖案輸出部的前述輸入圖案，輸入至前述第二圖案輸出部的任一個前述資料記憶體中。
    [7] 如請求項第6項所述的試驗裝置，其中，在前述第二圖案輸出部中，更具備反轉控制部，該反轉控制部控制是否要輸出與前述第一圖案輸出部反轉後的信號。
    [8] 如請求項第7項所述的試驗裝置，其中，在相同的前述圖案輸出部中所設置的前述資料記憶體中，記憶相同的前述表；前述反轉控制部，控制在前述第二圖案輸出部的前述資料記憶體中，是要記憶與前述第一圖案輸出部的前述資料記憶體相同的前述表，還是要記憶使前述圖案資料反轉後之前述表。
    [9] 如請求項第2項所述的試驗裝置，其中更具備：複數個驅動器，這些驅動器對應於前述複數個圖案輸出部而設置，來將對應的前述圖案輸出部輸出的前述圖案資料所對應的試驗信號，加以輸出；以及複數個比較部，這些比較部對應於前述複數個圖案輸出部而設置，來將對應的前述圖案輸出部輸出的前述圖案資料所對應的期待值、與前述被試驗元件的輸出信號的值，加以比較；而且，前述資料記憶體，記憶有分別使前述圖案資料與各個前述輸入資料相對應之前述表；前述圖案資料，包含用以表示前述試驗信號的邏輯值之位元、用以控制驅動器是否進行動作之位元、及用以表示前述期待值之位元。
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    法律状态:
    2016-07-01| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011048196A|JP2012185036A|2011-03-04|2011-03-04|試験装置|
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