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    • 专利摘要:
    種々の集積回路デバイス、特にトランジスタがフロア分離領域および基板の表面からフロア分離領域へと延びるトレンチを含む分離構造体の内部に形成される。トレンチは誘電性材料で満たされてもよく、トレンチの壁を覆う誘電性材料を伴って、その中央部に導電性材料を有していてもよい。トレンチを越えてフロア分離領域を延ばし、ガードリングを使用し、ドリフト領域を形成することで分離構造体を終端するための種々の技術が説明される。
    公开号:JP2011514675A
    申请号:JP2010548708
    申请日:2009-02-25
    公开日:2011-05-06
    发明作者:ウィリアムズ，リチャード・ケイ；ディズニー，ドナルド・アール
    申请人:アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．；
    IPC主号:H01L29-78
    专利说明:

    [0001] 関連出願の相互参照
    本出願は、２００８年２月１４日に出願された出願番号１２／０６９，９４１の一部継続出願である。]
    [0002] 本出願は、２００７年８月８日に出願された出願番号１１／８９０，９９３の一部継続出願である。出願番号１１／８９０，９９３は２００６年５月３１日に出願された出願番号１１／４４４，１０２の一部継続出願および以下の出願の一部継続出願である：
    （ａ） ２００４年８月１４日に出願された出願番号１０／９１８，３１６、この出願は２００２年８月１４日に出願された出願番号１０／２１８，６６８（現在米国特許第６，９００，０９１号）の分割出願、および
    （ｂ） ２００５年８月１５日に出願された出願番号１１／２０４，２１５、この出願は２００２年８月１４日に出願された出願番号１０／２１８，６７８（現在米国特許第６，９４３，４２６号）の分割出願。]
    [0003] 上記出願および特許の各々は、その全体が参照によってここに取入れられる。]
    背景技術

    [0004] 半導体集積回路（ＩＣ）チップの製造において、異なるデバイスを半導体基板から電気的に分離するとともに互いを電気的に分離することがしばしば必要とされる。デバイス間の横方向の分離を提供する１つの方法は、よく知られたシリコンの部分酸化（Local Oxidation Of Silicon（ＬＯＣＯＳ））プロセスであり、そのプロセスにおいて、チップの表面はシリコンナイトライドのような比較的硬い材料でマスクされて、厚い酸化膜層がマスクの開口部において熱的に成長する。別の方法は、シリコンにトレンチをエッチしてそのトレンチをシリコン酸化物のような誘電性材料で満たす方法であり、これはトレンチ分離として知られている。ＬＯＣＯＳおよびトレンチ分離の両方ともにデバイス間の不要な表面での導通を防ぐことができるが、それらは完全な電気的分離を促進するわけではない。]
    [0005] 完全な電気的分離は、バイポーラ接合トランジスタ、ならびにパワーＤＭＯＳトランジスタを含むさまざまな金属酸化物半導体（ＭＯＳ）を含む、いくつかの種類のトランジスタを集積化するために必要である。完全な分離はまた、ＣＭＯＳ制御回路が動作中に基板電位よりも十分に高い電位に浮上することができるために必要とされる。完全な分離は、特にアナログ、パワーおよび混合信号集積回路の製造において重要である。]
    [0006] 従来のＣＭＯＳウェハ製造は、高密度でのトランジスタの集積化を提供しているが、その製造されたデバイスの完全な電気的分離を促進していない。特に、従来のＣＭＯＳトランジスタの対に含まれるＮＭＯＳトランジスタは、Ｐ型基板に製造されるが、基板に短絡されるＰウェル「ボディ」または「バックゲート」を有しており、それゆえにグランド以上に浮上できない。この制限は、ハイサイドスイッチ、アナログパストランジスタまたは双方向スイッチとしてのＮＭＯＳの使用を、実質的には妨げるものである。それはまた、電流検出をより困難にするとともにしばしばＮＭＯＳをよりアバランシェ的に降伏させるために必要とされる不可欠のソース−ボディ短絡の使用を妨げる。さらに従来のＣＭＯＳにおけるＰ型基板は通常は最も負となるチップ上の電位（「グランド」と定義される）にバイアスされるので、あらゆるＮＭＯＳは不要な基板ノイズを必然的に受ける。]
    [0007] 集積されたデバイスの完全な電気的分離は典型的には三重拡散、エピタキシャル接合分離または誘電体分離を用いて実現されてきた。完全な電気的分離の最も一般的な形式は接合分離である。酸化物が各デバイスまたは回路を囲むという誘電体分離ほど理想的ではないものの、接合分離は製造コストおよび分離性能の間の最もよい妥協として歴史的に提供されてきた。]
    [0008] 従来の接合分離において、ＣＭＯＳを電気的に分離することは複雑な構造を要求し、その構造は、Ｐ型基板の上にＮ型エピタキシャル層を成長してそのエピタキシャル層の周囲を深いＰ型分離の環状のリングで囲み、その環状のリングがＰ型基板に電気的に接続されて、Ｐ型材料がその下およびすべての側方に設けられるという、完全に分離されたＮ型エピタキシャルアイランドを形成するというものである。エピタキシャル層の成長は遅くかつ時間を要し、半導体ウェハの製造において唯１つの最も高価なステップを示す。分離拡散はまた高価であり、拡大された期間（最大１８時間）の高温での拡散を用いて実行される。寄生デバイスを抑制することを可能にするために、高ドープされたＮ型埋込層（ＮＢＬ）がまた、エピタキシャル成長の前に、マスクされるとともに選択的に導入されることが必要となる。]
    [0009] エピタキシャル成長および分離拡散の間の上昇拡散（up-diffusion）を最小にするために、砒素（Ａｓ）またはアンチモン（Ｓｂ）のような遅い拡散物がＮ型埋込層（ＮＢＬ）を形成するために選択される。しかしながらエピタキシャル成長に先立って、このＮＢＬ層はその表面濃度を低下させるために十分深く拡散されなければならない。そうでないならばエピタキシャル成長の濃度制御は逆に影響を受けるであろう。ＮＢＬは遅い拡散物を有しているので、このエピタキシャル成長前の拡散プロセスは１０時間以上の時間を要するかも知れない。分離が完成した後にのみ、従来のＣＭＯＳ製造の開始が可能であり、従来のＣＭＯＳプロセスと比較してかなりの時間と接合分離プロセスの製造の複雑さが追加される。]
    [0010] 接合分離製造方法は、深い拡散された接合を形成してエピタキシャル層を成長するための高温プロセスに依存する。これらの高温プロセスは高価であるとともに実行することが難しく、それらは大口径ウェハ製造との互換性がなく、デバイスの電気的性能における実質的な変更を示すとともに高いトランジスタ集積密度を妨げる。接合分離の他の不利な点は分離構造によって無駄となりそうでなければ能動トランジスタまたは回路を製造するために利用できない領域である。さらなる複雑さとして、接合分離においては、デザインルール（および無駄となる領域の量）は分離されたデバイスの最大電圧に依存する。明らかに、従来のエピタキシャル接合分離は、その電気的利点にも拘らず混合された信号およびパワー集積回路のための存続可能な技術選択肢として残るにはあまりにも領域を消費し過ぎる。]
    [0011] 集積回路デバイスを分離するための代替的な方法が米国特許第６，８５５，９８５号に開示され、それは参照によってここに取入れられる。十分に分離されたＣＭＯＳ、バイポーラおよびＤＭＯＳ（ＢＣＤ）トランジスタを集積化するためのそこに開示されたモジュラープロセスは高温拡散またはエピタキシに対する必要性なしに実現可能である。このモジュラーＢＣＤプロセスは成形された酸化物を通す高エネルギ（ＭｅＶ）イオン注入を使用して事実上高温プロセスを必要としない自己形成分離構造を生成する。この低温で手頃なプロセスはドーパントの再分布が殆どあるいは全く受けることのない「注入されたまま」のドーパントのプロファイルという利益を受けることができる、というのも高温プロセスが用いられていないためである。]
    [0012] ＬＯＣＯＳフィールド酸化膜を通して注入されたドーパントは、共形分離構造体を形成し、その構造体は、複電圧（multi-voltage）ＣＭＯＳ、バイポーラトランジスタおよび他のデバイスを取囲むとともに共通のＰ型基板から分離するために順に用いられる。同じプロセスが、集積化されたバイポーラトランジスタおよび二重接合ＤＭＯＳパワーデバイスの変形に対して可能であり、すべて異なるドーズおよびエネルギの共形および連鎖的なイオン注入を用いて適合される。]
    [0013] この「エピなし」の低温で手頃な技術は、分離されないエピタキシャル接合分離プロセスに対して多くの利点を有するが、いくつかの場合においてＬＯＣＯＳへの依存性は、より小さい寸法および、より高いトランジスタ密度への縮尺の能力にある制限を課す。モジュラーＢＣＤプロセスに基づくＬＯＣＯＳにおける共形のイオン注入の原理はより厚い酸化膜層を通してドーパントを注入することによって、原子がシリコンの表面により近いところに配置されるとともに、より薄い酸化膜層を通した注入によって、その注入された原子はシリコンにおいて、より深いところすなわち表面から遠いところに配置されるというものである。]
    [0014] 上記のように、ＬＯＣＯＳに対して成形された注入を伴う十分に分離されたＢＣＤプロセスは、０．３５ミクロンベースの技術を用いて容易に実現されるが、寸法がより小さくなるとともに線幅がより厳しくなるよう縮小されたときに問題が発生する。ＣＭＯＳトランジスタ集積密度を改善するために、フィールド酸化膜層のバーズビークテーパを低減してより縦型の構造にすることが好ましい、そうすればデバイスはより高い実装密度のためにより近接して配置されることができる。狭いＬＯＣＯＳのバーズビークは、しかしながら分離側壁の幅をより狭くして分離の質を犠牲にする可能性がある。]
    発明が解決しようとする課題

    [0015] これらの問題が重要になる状況においては、集積回路デバイス、特に高電圧デバイスを十分に分離するための新しい方策、を有することが望ましい。その方策は、低温で手頃であり、エピを有しない集積回路プロセスを用いるが上記の狭い側壁の問題をなくしてより小型の分離構造を可能にするものである。]
    課題を解決するための手段

    [0016] 発明の概要
    本発明に従う実施の形態がエピタキシャル層を含まない第１の導電型の半導体基板に一般的に形成される。分離された横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）の１つの実施形態は、第２の導電型のフロア（floor）分離領域と、基板の表面からフロア分離領域に延びる、誘電体で満たされたトレンチを含み、トレンチおよびフロア分離領域は基板の分離ポケットを形成する。ＬＤＭＯＳは、ＬＤＭＯＳのボディとして機能する、分離ポケット中の第１の導電型のウェルを含み、ウェルは浅い部分と深い部分とを備える。浅い部分は基板の表面に隣接して位置し、深い部分は浅い部分の下に位置する。浅い部分は第１のドーピング濃度を有し、深い部分は第２のドーピング濃度を有する。第２のドーピング濃度は第１のドーピング濃度よりも大きい。]
    [0017] 分離ＬＤＭＯＳの第２の実施形態において、トレンチは中央部に導電性材料を含み、トレンチの壁は誘電性材料で覆われている。分離ポケットは、ドレイン領域に隣接する第２の導電型のドリフト領域と分離ポケット中の基板の表面に隣接する浅いトレンチ分離（ＳＴＩ）構造体を含み、ＳＴＩ構造体はドリフト領域によってその側部および底部が囲まれている。分離ポケットは、また、第１の導電型の埋込まれたスナップバックコントロール領域を含んでもよく、そのスナップバックコントロール領域はソース領域および／またはドレイン領域の下にある。]
    [0018] 本発明に従う、分離された擬似縦型ＤＭＯＳ（ＱＶＤＭＯＳ）において、トレンチは中央部に導電性材料を含み、トレンチの壁は誘電性材料で覆われている。分離ポケットは基板の表面に第２の導電型のソース領域を含む。電流はソース領域からゲートの下に位置するチャネル領域を通って水平に流れ、そしてフロア分離領域に垂直に流れる。フロア分離領域はＱＶＤＭＯＳのドレインに含まれている。]
    [0019] 本発明に従う分離された接合電界効果トランジスタ（ＪＦＥＴ）において、トレンチは中央部に導電性材料を含み、トレンチの壁は誘電性材料で覆われる。分離ポケットは、第１の導電型のソースおよびドレイン領域と、第２の導電型のトップゲート領域とを基板の表面に含む。第１の導電型のチャネル領域は、トップゲート領域の底と、フロア分離領域との間に位置する。]
    [0020] 分離された接合電界効果トランジスタ（ＪＦＥＴ）の第２の実施形態において、分離ポケットは、第２の導電型のソースおよびドレイン領域と、第１の導電型のトップゲート領域とを基板の表面に含み、基板中に沈められた、第１の導電型のボトムゲート領域を含む。第２の導電型のチャネル領域は、トップゲート領域の底と、埋込まれたゲート領域の上側の境界との間に位置する。]
    [0021] 本発明に従うデプレッションモードＭＯＳＦＥＴにおいて、トレンチは中央部に導電性材料を含み、トレンチの壁は誘電性材料で覆われる。分離ポケットは、第２の導電型のソースおよびドレイン領域を含み、ゲートの下のチャネル領域のドーピング濃度は、実質的に基板の背景ドーピング濃度に等しい。衝撃電離（impact ionization）を減少させるとともにスナップバックを抑制するために、第１の導電型の埋込まれた領域は少なくとも部分的にゲートの下に形成されてもよい。]
    [0022] 本発明に従う分離されたダイオードにおいて、分離ポケットは第１の導電型のアノード領域を含む。フロア分離領域はダイオードのカソードとして機能して、トレンチ内の導電性材料を介して接触される。]
    [0023] 本発明はまた、分離ポケットの外部のトレンチと境を接する領域のための終端構造を有する。第１の導電型のガードリングが分離ポケットの外部の、基板の表面に形成されてもよく、フロア分離領域は、トレンチの外側の端を越えて横方向に延びてもよい。第１の導電型の埋込領域は、ガードリングの下に形成されてもよい。第２の導電型のドリフト領域は、基板の表面および分離ポケットの外部のトレンチに隣接して形成されてもよい。誘電性材料を備える１以上の付加的なトレンチがドリフト領域またはトレンチとガードリングとの間の基板に形成されてもよい。]
    図面の簡単な説明

    [0024] 十分に分離されたＮチャネル横型ＤＭＯＳ（ＬＤＭＯＳ）の断面を示した図である。
    分離されたＮチャネルＬＤＭＯＳの代わりの実施の形態の断面を示した図である。
    分離されたＮチャネル擬似縦型ＤＭＯＳの断面を示した図である。
    分離されたＰチャネルＪＦＥＴの断面を示した図である。
    分離されたＮチャネルＪＦＥＴの断面を示した図である。
    ＮチャネルデプレッションモードＭＯＳＦＥＴの断面を示した図である。
    分離されたダイオードの断面を示した図である。
    分離されたツェナーダイオードの断面を示した図である。
    表面電界を制御して帯電および他の時間依存的な表面に関係する現象を低減するための終端構造の断面を示した図である。
    表面電界を制御して帯電および他の時間依存的な表面に関係する現象を低減するための終端構造の断面を示した図である。
    表面電界を制御して帯電および他の時間依存的な表面に関係する現象を低減するための終端構造の断面を示した図である。
    表面電界を制御して帯電および他の時間依存的な表面に関係する現象を低減するための終端構造の断面を示した図である。]
    実施例

    [0025] 発明の詳細な説明
    図１は、本発明に従って形成されてエピタキシャル成長または高温拡散を必要としない、十分に分離されたＮチャネル横型ＤＭＯＳ（ＬＤＭＯＳ）４００の概略的断面を示す。ＬＤＭＯＳ４００は、分離されたＰ型領域４６４に作製される。Ｐ型領域４６４とＰ型領域４６４に作製された横型ＤＭＯＳ４００は高エネルギ注入されたＮ型フロア分離領域４６２と誘電体で満たされたトレンチ４６３Ａおよび４６３ＢによってＰ型領域４６１から分離される。] 図１
    [0026] ＮチャネルＬＤＭＯＳ４００は以下のものを備える：Ｎ＋ドレイン領域４６８Ｂ（注入されたＮ型ライトリードープトドレイン（ＬＤＤ）領域４６９によってゲート４７４から距離を空けて配置されるとともに、ＬＤＤ４７６領域によってトレンチ４６３Ｂから距離を隔てて配置される）、ゲート４７４（好ましくはポリシリコンおよび／またはシリサイドを備える）、ゲート酸化膜層４７２、Ｎ＋ソース領域４６８Ａ、およびＰ＋ボディコンタクト領域４６７。Ｐ＋ボディコンタクト領域４６７は、ＬＤＭＯＳ４００のボディ領域を備えるＰ型ウェル４６５に接触する。Ｐ型ウェル４６５は、少なくとも上部４６５Ａと下部４６５Ｂ、または異なるエネルギおよびドーズの注入を備える任意の数の領域を含んでもよい。Ｐ型ウェル４６５の深い部分４６５Ｂは、好ましくはＰ型ウェル４６５の上部４６５Ａよりも高いドーピング濃度を有してもよい。]
    [0027] 側壁スペーサ４７３とライトリードープトソース拡張部４７１とは、ＣＭＯＳ製造の技術で作られたものであり、ＬＤＭＯＳ４００の適切な動作にとって有益であると要求されるものではない。その比較的高いドーピング濃度のために、ＬＤＭＯＳ４００のソース拡張部４７１の効果は無視してもよい。]
    [0028] フロア分離領域４６２は、基板４６１の表面からＮ型ウェル４６６とＮ＋コンタクト領域４６８Ｄとを介して電気的に接触される。ウェル４６６はトレンチ４６３Ａおよび４６３Ｃによって境を接する領域に位置する。明らかなように、トレンチ４６３Ｂと４６３Ｃとは閉じた姿の形状における単一のトレンチの一部であってもよく、トレンチ４６３Ａは、トレンチ４６３Ｂおよび４６３Ｃによって囲まれる基板４６１の部分を、ソース領域４６８Ａ、ドレイン領域４６８ＢおよびＰ型ウェル４６５を含む第１の区域と、ウェル４６６を含む第２の区域とに分割してもよい。]
    [0029] ＤＮフロア分離領域４６２は、ＤＭＯＳドレイン領域４６８Ｂ、Ｐ型ウェル４６４、基板４６１の電位、または何らかの他の固定あるいは可変電位に電気的にバイアスされてもよい。フロア分離領域４６２とドレイン領域４６８Ｂとの間の最大の電圧差はフロア分離領域４６２とドレイン領域４６８Ｂとの間のＮ−Ｉ−Ｎパンチスルーブレークダウン電圧に制限されるが、フロア分離領域４６２とＰ型ウェル４６５との間の最大の電圧差は、フロア分離領域４６２とＰ型ウェル４６５との間のＰ−Ｉ−Ｎリーチスルー（reach-through）ブレークダウン電圧によって設定される。１つの実施形態において、フロア分離領域４６２とドレイン領域４６８Ｂとはともに電気的に短絡され、Ｎ−Ｉ−Ｎパンチスルーブレークダウンの可能性が消滅し、ＬＤＭＯＳ４００のＢＶDSSをＰ型ウェル４６５とＤＮフロア分離領域４６２との間のＰ−Ｉ−Ｎアバランシェブレークダウン電圧に制限する。他の実施形態において、フロア分離領域４６２と基板４６１とはともに電気的に短絡されて、Ｐ型ウェル４６５は接地以下、すなわち基板４６１よりも負側の電位にバイアスされることができる。他の代替的方法は、フロア分離領域４６２を「浮遊」させることであり、その場合において、フロア分離領域４６２の電位はＮ＋ドレイン領域４６８ＢへのＮ−Ｉ−Ｎパンチスルーが生じるまで変化することができ、そうすると、フロア分離領域４６２の電位はドレイン領域４６８Ｂの電位に追従する。]
    [0030] 分離されたＮチャネルＬＤＭＯＳ４００は非対称であるが、それはまた中央のＮ＋ドレイン領域４６８Ｂで対称に構成されてもよい。またその代わりに、ＬＤＭＯＳ４００は中央のＰ型ウェル４６５で構成されてもよい。]
    [0031] ＬＤＭＯＳ４００の外側の端はトレンチ４６３Ｂおよび４６３Ｃに一致するが、代わりの実施の形態において、ドレイン領域４６８Ｂの電位にバイアスされたＮ型終端領域４７８がトレンチ４６３Ｃを囲み、基板４６１に対するＬＤＭＯＳ４００のブレークダウン電圧を増大させてもよい。トレンチ４６３Ｂおよび４６３Ｃが閉じた姿の形状を有するならば、終端領域４７８はトレンチ４６３Ｂおよび４６３Ｃの全体的な外部の周辺部に隣接してもよい。ＬＤＭＯＳ４００はまた、Ｐ＋基板コンタクト領域４７４によって、および／または、深く注入されたＰ型領域４７５によって囲まれてもよい。]
    [0032] 図２は、分離されたＮチャネル横型ＤＭＯＳ３００の概略的断面を示し、横型ＤＭＯＳ３００は、深く注入されたＮ型フロア分離領域３６０および充填されたトレンチ３６１によってＰ型基板３４１Ａから分離されたＰ型領域３４１Ｂに作製される。好ましい実施の形態において、充填されたトレンチ３６１は、ＬＤＭＯＳ３００を囲んで横方向の分離を与えるが、フロア分離領域３６０は縦方向の分離を与える。トレンチ３６１は絶縁性の側壁に覆われる導電性中央部３６３を備え、分離側壁３６４は導電性中央部３６３を絶縁する。導電性中央部３６３は相互接続を容易にするためにフロア分離領域３６０と基板３４１Ａの表面との間の電気的接触を与える。] 図２
    [0033] ＬＤＭＯＳ３００は中央のＮ＋ドレイン領域３４８Ｂとゲート誘電体層３６２の上に配置されたゲート３５５によって囲まれるＮ型ドリフト領域３４２とを備える。好ましい実施の形態において、ＬＤＭＯＳ３００の最適化された性能のためのドーピングプロファイルを整えるために、専用の注入がドリフト領域３４２を形成するために用いられる。他の実施形態において、他のＣＭＯＳ素子と共有されるＮ型ウェルが専用のドリフト領域３４２に代えて用いられてもよく、それは、ＬＤＭＯＳ３００の性能について妥協するもののプロセスコストを低減する。]
    [0034] ゲート３５５はドリフト領域３４２の部分と重なり、Ｎ＋ソース領域３４８ＡとＰ＋ボディコンタクト領域３４７によって囲まれる。Ｐ型ウェル３４３は、好ましくは非ガウシアンまたは非単調なドーピング濃度プロファイルを有するボロンチェーン注入領域を備え、ゲート３５５の下に重なり、ＬＤＭＯＳ３００のボディ領域を形成する。Ｐ型ウェル３４３は、少なくとも上部３４３Ａおよび下部３４３Ｂ、または異なるエネルギおよびドーズの注入を備える任意の数の領域を含む、非単調なドーププロファイルを備えてもよい。Ｐ型ウェル３４３の下部３４３Ｂは、好ましくはＰ型ウェル３４３の上部３４３Ａよりも高いドーピング濃度を有する。図２に示された実施の形態において、Ｐ型ウェル３４３の端はドリフト領域３４２から横方向に距離を隔てて離れている。結果として、ＬＤＭＯＳ３００のチャネルは２つのドーピング濃度を有し、Ｐ型ウェル３４３の高いほうの濃度はＬＤＭＯＳ３００のしきい値電圧を設定するとともにパンチスルーブレークダウンを防止し、領域３４１Ｂの低いほうの濃度はアバランシェブレークダウン電圧とＬＤＭＯＳ３００の衝撃電離とを決定する。別の実施の形態において、Ｐ型ウェル３４３はドリフト領域３４２に隣接し、その場合においてＬＤＭＯＳ３００のチャネルはＰ型ウェル３４３のドーピング濃度に等しい単一のドーピング濃度を有する。] 図２
    [0035] ドリフト領域３４２は浅いトレンチ分離（ＳＴＩ）構造体３４６、すなわちシリコン酸化膜で満たされた浅いトレンチの下に部分的に配置される。ドリフト領域３４５の上にＳＴＩ３４６を含むことの１つの利点は、ＳＴＩ３４６の下のドリフト領域３４２の正味の積分された電荷が減少することであるが、この理由は、トレンチの形成の間にドーパントが除かれるためである。ドリフト領域３４２の正味の積分された帯電は、ａｔｏｍｓ／ｃｍ2の単位で測定されるが、ＳＴＩ３４６の底におけるシリコン酸化膜界面からドリフト領域３４２の底までのドリフト領域３４２のドーパントの濃度の積分であり、すなわち]
    [0036] ]
    [0037] である。
    変数αはＳＴＩ３４６の形成後に残るドリフト領域３４２における注入された通常の電荷のパーセントを示し、注入された通常の電荷とはすなわちＳＴＩ３４６を固定するトレンチをエッチングすることによって除去されないドーパントである。減少した電荷はゲート３５５の下の表面電界における減少を引き起こし、ゲート３５５のフィールドプレート効果と合わさって、衝撃電離およびホットキャリアダメージのリスクを減少する。]
    [0038] ブレークダウンの場所と衝撃電離の大きさを制御することは、信頼性を有しかつ安定的な高電圧および高パワーＬＤＭＯＳデバイスを製造するにおいて重要な考慮すべき点である。ＬＤＭＯＳ３００にボディ領域３４３を含めることはパンチスルーブレークダウンを防止してＬＤＭＯＳ３００の感度を、バイポーラ注入およびＬＤＭＯＳ３００に存在する寄生横型ＮＰＮバイポーラトランジスタのゲインを制限することによるスナップバックに減少することに役立つ。その寄生横型ＮＰＮバイポーラトランジスタは、ソース領域３４８Ａによって表わされるエミッタ、ボディ領域３４３および領域３４１Ｂによって表わされるベース、およびドリフト領域３４２とドレイン領域３４８Ｂとによって表わされるコレクタを備える。ＬＤＭＯＳ３００のボディは、しかしながら、ドリフト領域３４２における局在的な衝撃電離の結果としての背景ドーピング濃度の変調によってスナップバックを防止することができない。]
    [0039] この発明に従うと、スナップバックを制御するために２つの方法が用いられる。第１に、再び図２を参照して、注入された深いＰ型領域３６５が、ソース領域３４８Ａの下に配置されて、ゲートの下の電界を抑制して、高電界の位置を高い電流密度の領域から移動させるために用いられる。このアプローチはここでは、「表面シールド」と呼ばれ、深いＰ型領域３６５を表面シールド領域と呼ぶことができる。第２のアプローチは、ＬＤＭＯＳ３００の最大ドレイン電圧を、スナップバックの始まり以下の電圧に固定することであり、それによってスナップバック現象は生じなくなる。この方法は、ここでは「ドレインクランプ」と呼ばれ、ドレイン領域３４８Ｂの下のＤＰ領域３６６を含めることによって実現され得る。ＤＰ領域３６６は、ドレイン領域３４８Ｂの下の縦方向の電界を集中して、バルク、すなわち表面ではない、アバランシェブレークダウンを、ホットキャリアに敏感なゲート誘電体層３６２から強制的に遠ざける。ＤＰ領域３６６は、ドレインクランプ領域と呼ぶことができる。] 図２
    [0040] 横型ＤＭＯＳトランジスタの代わりとなるものは、擬似縦型ＤＭＯＳトランジスタである。横型ＤＭＯＳにおいて、電流は横方向、すなわちウェハ表面と平行に、そのライトリードープトドリフト領域を通じて流れる。擬似縦型ＤＭＯＳにおいて、電流は横方向および縦方向、すなわち実質的にウェハ表面と垂直に流れる。電流はＤＭＯＳデバイスの表面チャネル領域から電流が横方向に流れる高ドープ表面層へと流れ、そして縦方向にドレインコンタクトへと戻り、したがって「擬似縦型」と呼ばれる。]
    [0041] Ｎチャネル擬似縦型ＤＭＯＳ（ＱＶＤＭＯＳ）トランジスタ５００の概略的断面が図３に示される。このデバイスは、一連のストライプまたは閉じた幾何学的形状として好ましく形成されるゲート５１０、Ｎ＋ソース領域５０６、Ｐ型ボディ領域５０４、Ｐ＋ボディコンタクト領域５０５を含む。Ｐボディ領域はＮ型ウェル５０２の内部に形成され、Ｎ型ウェル５０２は、ＱＶＤＭＯＳ５００のドリフト領域を備えるとともにＮ型フロア分離領域５０１と重なり、Ｎ型フロア分離領域はＰ型基板５１１に埋込まれて、ＱＶＤＭＯＳ５００のドレインに含まれている。] 図３
    [0042] 充填されたトレンチ５０７はＱＶＤＭＯＳ５００を側方から囲み、基板５００に作製された他のデバイスからの分離を与える。充填されたトレンチ５０７は中央部に導電性材料５０８を有し、その中央部は基板５００の表面からフロア分離領域５０１へと延びる。導電性材料５０８がＮウェル５０２と基板５１１とから電気的に分離されるように、トレンチ５０７の側壁を覆う絶縁性材料５０９によって、導電性材料５０８の側面を取囲まれる。ＱＶＤＭＯＳ５００がオン状態にあるときに、電子の流れはＮ＋ソース領域５０６から、Ｐボディ領域５０４の表面に形成されたチャネルを横方向に通り、縦方向にＮウェル５０２を下り、横方向にフロア分離領域５０１を流れ、充填されたトレンチ５０７の中の導電性材料５０８を縦方向に上る。したがってソース領域５０６およびドレイン（フロア分離領域５０１）への接触が基板５１１の表面から容易に達成される。]
    [0043] Ｐボディ領域５０４は、それらがゲート５１０に対してセルフアラインされてなければゲート５１０の形成に先立って注入され得る。その代わり、Ｐボディ領域５０４はゲート５１０が形成された後に、大きな角度のチルト注入を用いてＰボディ領域５０４がゲート５１０の端に対してセルフアラインとなる結果が得られるように実現されてもよい。大角度チルト注入は、高温拡散の必要なしに、Ｐボディ領域５０４の比較的大きなゲート５１０との重なりを形成することを可能にする。]
    [0044] ＱＶＤＭＯＳ（図示せず）の他の実施形態において、側壁スペーサとＮ型ライトリードープトソース領域は、同じゲート層を用いたＣＭＯＳ製造の技術を用いて作製されるものとして、ゲート５０５の各端部に形成されてもよい。もし、図３に示されるように、専用のゲート層がゲート５０５を形成するために用いられるならば、側壁スペーサはデバイス中には存在しないであろう。そのような場合にはＮ＋ソース領域はゲート５１０とセルフアラインするであろう。さもなくば、Ｎ＋ソース領域が側壁スペーサとセルフアラインし、Ｎ−ソース拡張部がゲートとセルフアラインする。] 図３
    [0045] 上述した表面シールドおよびドレインクランプの技術が本発明に従って作製されるドレインおよびドレイン拡張構造の任意の変形と組合されることができる。]
    [0046] ＪＦＥＴとデプレッションモードＭＯＦＥＴ
    「ノーマリオフ」デバイスである従来のエンハンスメントモードＭＯＳＦＥＴと異なり、ＪＦＥＴとデプレッションモードＭＯＳＦＥＴはそれらのゲートがソース電位にバイアスされていてもドレイン電流を流す。すなわち、それらはＶGS＝０で導通する。そのようなデバイスは他のトランジスタがまだ動作状態ではないときに起動回路のための電流源を形成するのに便利である。その理由はトランジスタがノーマリ「オン」であるためである。]
    [0047] デプレッションモードＮチャネル電界効果トランジスタにおいて、しきい値電圧は０ボルト未満でなければならず、０ボルトあるいはより大きなゲートバイアス条件ＶGS≧０では、デバイスは導通状態にある。ＪＦＥＴのしきい値電圧は「ピンチオフ」電圧またはＶpnと称されるが、ＮチャネルＪＦＥＴは、また、０ボルトゲート駆動において「オン」である。ＮチャネルデプレッションモードデバイスとＪＦＥＴとは、それらのゲートを負の電位にバイアスすることによってのみオフされることができる。逆に、正のゲートバイアスはＮチャネルデバイスのドレインバイアスを増加させる。しかしながらＮチャネルＪＦＥＴは、その最大ゲート駆動が、ゲートからソースへのＰ−Ｎダイオードの順方向バイアス電圧に制限される。ＰチャネルＪＦＥＴは、また、０ボルトゲート駆動で導通するが、正のゲート駆動、すなわちソースよりも大きな正の電位にバイアスされたゲートはＰチャネルＪＦＥＴをオフするために必要である。]
    [0048] 分離されたＰチャネルＪＦＥＴ１００の概略的断面が図４に示される。ＰチャネルＪＦＥＴ１００は、Ｐ＋ドレイン領域１０７、Ｐ型チャネル領域１１１、Ｎ＋領域１０６と任意のＮ型領域１０８とを備えるＮ型トップゲート、Ｎ型フロア分離領域１０２を備えるボトムゲート、およびＰ＋ソース領域１０５を含む。Ｎ型ゲートの長さＬGは、好ましくは１から２０ミクロンであり、トップゲートとＮ＋領域１０６またはＮ型領域１０８のいずれか長い方との間の長さによって定義される。] 図４
    [0049] ＪＦＥＴ１００はフロア分離領域１０２によって縦方向にＰ型基板１０１から分離されるとともに、充填されたトレンチ１０４によって横方向にＰ型基板１０１から分離される。フロア分離領域１０２は、ＪＦＥＴ１００のボトムゲートとして機能する。基板１０１の表面からの電気的接触は、充填されたトレンチ１０４の中央部における導電性材料１１２によって与えられる。絶縁性材料１１３は導電性材料１１２を基板１０１とＰチャネル領域１１１とから絶縁するために、導電性材料１１２を側方から囲む。ボトムゲート（フロア分離領域１０２）は、電位「ＢＧ」に電気的にバイアスされ、このボトムゲートバイアスＢＧは、トップゲート（Ｎ＋領域およびＮ型領域１０８）の電位「ＴＧ」に比例して変化してもよい。あるいはＢＧは固定の電位に設定されてもよい。]
    [0050] ＪＦＥＴ１００のピンチオフ電圧は、チャネル領域１１１のドーピング濃度およびＮＢ領域１０８とフロア分離領域１０２との間のチャネル領域１１１の縦方向の寸法によって決定される。１つの実施の形態において、領域１１１のドーピング濃度は、実質的に基板１０１のドーピング濃度と同じである。他の実施の形態において、領域１１１のドーピング濃度は、ＪＦＥＴ１００のピンチオフ電圧を調整するために追加のドーパントを注入することによって高められる。]
    [0051] 浅いトレンチ１１０は、Ｎ型領域１０８をソース１０５とドレイン１０７とから分離するためにＮ型領域１０８の周りに配置されてもよい。好ましい実施の形態において、トレンチ１１０はトレンチ１０４よりも浅くかつ狭い。その理由は、トレンチ１１０はフロア分離領域１０２に接触すべきではないためである。トレンチ１０７は好ましくは誘電性材料で完全に満たされる。]
    [0052] 分離されたＮチャネルＪＦＥＴ２００の概略的断面が図５に示される。ＪＦＥＴ２００はＮ＋ドレイン領域２０３、Ｎ型チャネル領域２０４、Ｐ＋領域２０５と任意のＰ型領域２０６とを備えるＰ型トップゲート、分離されたＰ型ポケット２０７と任意の深く注入されたＰ型領域２０８とを含むボトムゲート、およびＰ＋ソース領域２０９を含む。ボトムゲートはＰ型ウェル２１０とＰ＋ボトムゲートコンタクト領域２１１を通じて電位「ＢＧ」に電気的にバイアスされる。ボトムゲートバイアスＢＧは、トップゲートの電位「ＴＧ」に比例して電位を変化させてもよい。あるいはＢＧは固定の電位に設定されてもよい。ＪＦＥＴ２００のピンチオフ電圧はＮチャネル領域２０４のドーピング濃度および厚みによって決定される。] 図５
    [0053] ＪＦＥＴ２００はＮ型フロア分離領域２０２によって縦方向にＰ型基板２０１から分離されるとともに、充填されたトレンチ２１４によって横方向にＰ型基板２０１から分離される。基板の表面からの電気的接触が、充填されたトレンチ２１４の中央部における導電性材料２１２によって与えられる。絶縁性材料２１３は導電性材料２１２を基板２０１およびＰ型領域２１０，２０８および２０７から分離するために導電性材料２１２を側方から囲む。]
    [0054] 浅いトレンチ２１０はソース領域２０９とドレイン領域２０３からトップゲート２０６を分離するためにＰ型領域２０６の周囲に配置されてもよい。加えて、浅いトレンチ２１５はチャネル領域２０４、ソース領域２０９およびドレイン領域２０３からＰ＋ボトムゲートコンタクト領域２１１を横方向に分離するために用いられてもよい。好ましい実施の形態において、トレンチ２１０と２１５とはトレンチ２１４よりも浅くかつ狭い。その理由は、トレンチ２１０および２１５はフロア分離領域２０２と接触すべきではないためである。トレンチ２１０および２１５は好ましくは、誘電性材料で完全に満たされる。]
    [0055] 別の実施の形態において、フロア分離領域２０２は、ＮチャネルＪＦＥＴ２００のボトムゲートがＰ型基板２０１および／または任意の深いＰ型領域２０８を備えるように削除されてもよい。]
    [0056] ＮチャネルデプレッションモードＭＯＳＦＥＴ６００の概略的断面が図６に示される。ＭＯＳＦＥＴ６００は、図１に示された分離されたＮチャネル横型ＤＭＯＳトランジスタ４００と同様に構成されるが、分離ポケット６６４中に存在するＰ型ウェル４６５と対比されうるウェルを有していない。分離ポケット６６４中にＰ型ウェルを有さないことで、ＭＯＳＦＥＴ６００のしきい値電圧はゲート酸化膜層６７２の厚みおよび分離Ｐ型ポケット６６４のドーピング濃度によって決定され、そのドーピング濃度は基板６６１の背景ドーピング濃度に実質的に等しい。このしきい値電圧は、およそ−０．３Ｖから＋０．３Ｖの間で変化し得る。しきい値電圧が僅かに正であっても、ＭＯＳＦＥＴ６００はなおもＶGS＝０で十分な電流を流して起動回路に用いられるであろう。] 図１ 図６
    [0057] デプレッションモードＮチャネルＭＯＳＦＥＴのスナップバック効果はエンハンスメントモードＭＯＳＦＥＴのその効果と同じである。図２に示したＬＤＭＯＳ３００におけるスナップバックを防止するための構造が任意の組合せでデプレッションモードデバイスに適用され得る。] 図２
    [0058] 図６のデプレッションモードＭＯＳＦＥＴ６００は、ゲート６７４とドレイン６６８Ｂとの間のＮ型ＬＤＤドリフト領域６６９を有する、Ｎ＋ドレイン領域６６８Ｂを備える。ゲート６７４はゲート絶縁膜層６７２の上に位置する。ＬＤＤ領域６７８はドレイン６６８Ｂから充填されたトレンチ６６３へと延びる。ライトリードープトソース（ＬＤＳ）領域６７１は、ＣＭＯＳ製造技術を用いて作製されるが、側壁スペーサ６７３Ａの下に存在する。Ｎ＋ソース領域６６８Ａは側壁スペーサ６７３Ａとセルフアラインする。] 図６
    [0059] 深いＰ型領域６７５はゲート６７４の少なくとも一部の下に配置されるとともに、衝撃電離を低減してスナップバックを抑制するために、ゲート６７４を越えて横方向に延びてＬＤＤドリフト領域６６９の下に重なってもよい。深いＰ型領域６７５は基板６６１の表面とＰ＋ボディコンタクト領域６７７を介して電気的に接続される。]
    [0060] ゲート６７４の下のチャネル領域６７６におけるＰ型ポケット６６４の濃度は実質的にＰ型基板６６１の濃度と同じである。好ましい実施の形態において、ＭＯＳＦＥＴ６００のしきい値電圧が最小化されるように、ＤＰ領域６７５の上部は、チャネル領域６７６のドーピングを避けるために十分に深い。他の実施の形態において、しきい値電圧を所望の値へと増加させるために、深いＰ型領域６７５のドーピングプロファイルが、チャネル領域６７６におけるドーピングを補足できるように、深いＰ型領域６７５のドーピングおよび深さが調整されてもよい。]
    [0061] 図６のデプレッションモードＭＯＳＦＥＴは、Ｎ型フロア分離領域６０２によってＰ型基板６６１から縦方向に分離されるとともに、分離ポケット６６４を横方向に囲む充填されたトレンチ６６３によって、Ｐ型基板６６１から横方向に分離される。基板６６１の表面からフロア分離領域６６２への電気的接触は、充填されたトレンチ６６３の中央部における導電性材料６８０によって与えられる。絶縁性材料６８１は導電性材料６８０を側方から囲み、導電性材料を基板６６１および分離ポケット６６４から絶縁する。] 図６
    [0062] デプレッションモードＭＯＳＦＥＴの他の実施の形態は、しきい値電圧が低く、かつ、分離ポケット３４１Ｂ（および場合によっては深いＰ型領域３６５の上部）のドーピングによって設定されるように、図２のＬＤＭＯＳ３００と同様であるがボディ領域３４３を有さないように作製されてもよい。] 図２
    [0063] 分離されたダイオード
    多くのパワーアプリケーションにおいて、分離された高電圧整流ダイオードが、たとえばスイッチングコンバータにおける時間的間隔をとる前の遮断の間におけるインダクタ電流を再循環させるために望ましい。]
    [0064] 図７は、分離されたダイオード７００の１つの実施形態を示し、分離されたダイオード７００はダイオード７００のカソードとして機能するＮ型埋込領域７０２とダイオード７００のアノードとして機能する、分離Ｐ型領域７０６の中に取囲まれた１以上のＰ＋コンタクト領域７０７を備える。充填されたトレンチ７０５はダイオード７００を側方から取囲み、横方向の分離を与えるが、その一方でＮ型埋込領域７０２はＰ型基板７０１からの縦方向の分離を与える。基板７０１の表面からＮ型埋込領域７０２への電気的接触が充填されたトレンチ７０５の中央部における導電性材料７１２によって与えられる。絶縁性材料７１３は導電性材料を基板７０１およびＰ型領域７０６から分離するために導電性材料７１２を側方から取囲む。誘電体層７１５は基板７０１の表面に形成されるとともにアノードコンタクト７１６とカソードコンタクト７１７とのために開口部を形成するようにパターニングされる。] 図７
    [0065] 付加的な充填されたトレンチ７０８がダイオードをより小さなＰ型領域に分割して埋込領域７０２へのより低抵抗の接触を与えるために含まれてもよい。好ましい実施の形態において、分離Ｐ型領域７０６はＰ型基板７０１と実質的に同じドーピング濃度を有してもよい。これはカソード−アノード接合における最も低い可能なドーピングを与え、最も高いブレークダウン電圧ＢＶを可能にする。それに代わり、付加的なＰ型ウェル注入が領域７０６におけるドーピング濃度を高めるために導入されてもよく、それはアノード領域における抵抗を低下させてＢＶをより低い値にカスタマイズするための能力を提供する。]
    [0066] １つの実施の形態において、付加的なＰ型ウェル７０６は、少なくとも上部７０６Ａと下部７０６Ｂとを含む非単調なドーピングプロファイルを有し、Ｐ型ウェル７０６は、好ましくは異なるエネルギとドーズのボロンチェーン注入を用いて形成される。１つの実施の形態において、下部７０６Ｂは上部７０６Ａよりも高いドーピング濃度を有する。]
    [0067] パワー集積回路において、ツェナー電圧クランプすなわち逆バイアスで通常動作し、しばしばアバランシェブレークダウンモードにおいて回路電圧を最大値にクランプするように意図されているＰ−Ｎダイオードを形成することがよく必要とされる。適切な保護を与えるために、ツェナーダイオードは６Ｖと２０Ｖとの間の十分に制御されたブレークダウン電圧をしばしば示す必要があり、このことはそのような低いＢＶを生成するために比較的高いドーピング濃度を有するＰ−Ｎ接合の仕様を要求する。浅いＮ＋領域とＰ＋領域とを重ねることによって形成される接合のような表面接合は、信頼性を有するツェナーダイオードを作製しない、なぜならそれらの断面領域は薄過ぎて、アバランシェブレークダウンがシリコンと酸化膜との界面付近で生じるためである。すなわち、埋込まれたＰ−Ｎ接合を用いてツェナーダイオードクランプを形成して表面アバランシェブレークダウンを達成することが好ましい。]
    [0068] 図８は、高ドープされた埋込Ｎ型カソード領域８０２と高ドープされたＰ型アノード領域８０３とを備える、分離されたツェナーダイオード８００を示す。Ｐ型アノード領域８０３は好ましくは高ドーズ、高エネルギ注入によって形成される。基板８０１の表面からアノード領域８０３への接触は、Ｐ＋コンタクト領域８０５および任意のＰウェル８０４によって与えられる。Ｐウェル８０４が含まれていないならば、この領域におけるドーピングは実質的に基板８０１のドーピングと同じである。基板の表面からカソード領域８０２への電気的接触は、充填されたトレンチ８０６の中央部における導電性材料８１２によって与えられる。絶縁性材料８１３は導電性材料８１２を側方から囲み、導電性材料を基板８０１およびＰ型領域８０３，８０４から絶縁する。誘電体層８１５は基板８０１の表面に形成されて、アノードコンタクト８１６とカソードコンタクト８１７のための開口部を形成するためにパターニングされる。] 図８
    [0069] ダイオード８００をより小さいアノード領域８０３に分割して、カソード領域８０２へのより低い抵抗のコンタクトを与えるために、付加的な充填されたトレンチ８０７が含まれてもよい。]
    [0070] 典型的動作において、接地された基板８０１の電位以上の電位にカソード領域８０２がバイアスされる。アノード領域８０３はカソードに対して逆バイアスされ、アノード−カソード接合の各々の側のドーピングによって設定されるブレークダウン電圧までバイアスされ得る。このＢＶは高エネルギ注入の深さおよびドーズによって調整され得るものであり、その高エネルギ注入は、好ましくは埋込まれたアノードおよびカソード領域を形成するために用いられる。一例においては、埋込まれたアノード領域は１Ｅ１３〜１Ｅ１４ｃｍ-2の範囲のドーズおよび、２０００〜３０００ｋｅＶのリン注入によって形成されることができ、カソード領域は１Ｅ１３〜１Ｅ１４ｃｍ-2の範囲のドーズおよび、４００〜２０００ｋｅＶの範囲のエネルギでのボロン注入によって形成されることができる。]
    [0071] Ｉ型の分離されたデバイスの高電圧終端
    パワー集積回路の他の望ましい特徴は、分離されたデバイスを、基板電位よりも高い電圧に「浮遊」させることを可能にする能力である。フローティングデバイスまたは分離ポケットの最大電圧は、分離ポケットの内部が何であるかに依存せず、その代わり分離ポケットがどのようにして終端されるか、すなわちどのようなフィーチャがトレンチ分離側壁の外部と境を接するかに依存する。]
    [0072] １つのアプローチは、この開示を通じて示されているが、充填されたトレンチで分離された領域を終端してフロア分離領域がトレンチの外側の端に横方向に延びることを抑制することである。これまでに議論されているように、これらのトレンチは全体的に誘電性材料で満たされることができる、あるいはトレンチは中央の導電性材料とその導電性材料を側方から取囲む誘電性材料を備えてもよい。このアプローチは高電圧をサポートすることができるが、表面電界を制御せず、帯電および他の時間依存的な表面に関係する現象となる可能性がある。]
    [0073] 別のアプローチは、図９Ａ−９Ｄに示される一連の断面で示されるような、集合的に高電圧「終端」を備える、１以上の注入接合、電界緩和領域、およびチャネルストップで、側壁分離トレンチの外部を囲む、あるいは側壁分離トレンチの外部と境を接することである。各図示において、Ｐ型ポケットは、取囲む基板から、充填されたトレンチによって横方向に分離されるとともに、注入されたフロア分離領域によって縦方向に分離される。充填されたトレンチは、その中央に導電性材料を有するように示されているが、完全に誘電性材料で満たされたトレンチが他の実施の形態において用いられてもよい。] 図９Ａ
    [0074] 図９Ａ−９Ｄの断面に示された、分離されたＰ型ポケットは、この発明に従ってすべて構成されるとともに形成される、ＣＭＯＳ、ＤＭＯＳトランジスタ、ＪＦＥＴおよびデプレッションモードＭＯＳＦＥＴ、ＮＰＮおよびＰＮＰバイポーラトランジスタ、ツェナーダイオードおよび整流ダイオード、または抵抗あるいはコンデンサのような受動素子の任意の組合せを含んでもよい。各図は、「ＣＬ」中央線を含み、その中央線は、Ｐ型ポケットが環状あるいは閉じた形状を有する分離トレンチによってすべての側を取囲まれるような回転軸を表わすとともに示すものである。] 図９Ａ
    [0075] 各例において、ＤＮフロア分離領域は、距離ＬDNだけトレンチを越えて延びるよう示され、距離ＬDNは０から数十ミクロンの長さまでパラメータ的に変化し得る寸法である。ＬDNが０であるときには、ＤＮフロア分離領域の横方向の端は、トレンチの外側の端と一致する。ＤＮフロア分離領域は、重なっているＮ型ウェル（たとえば、図１に示されるように）への接触を通じて、または充填されたトレンチ内の導電性材料によって、のいずれかで電気的にバイアスされるものとする。終端の外部の端は表面反転を防止するとともにチャネルストップとして機能するＰ＋ガードリングによって特定される。寸法はトレンチの外部の端からＰ＋ガードリングの内部の端までとして示されている。Ｐ＋ガードリングは、少数キャリアを横方向に含むためにＰ＋ガードリングの下の任意の深いＰ型ＤＰ層を含んでもよく、また、ガードリング構造の一部として中間のＰ型ウェルを含んでもよい。] 図１
    [0076] 図９Ａは、Ｎ型フロア分離領域９０２と充填されたトレンチ９０４とを含む端部終端構造を示し、Ｎ型フロア分離領域９０２と充填されたトレンチ９０４とはともに、Ｐ型ポケット９０３、およびそれが含みうる任意のデバイスをＰ型基板９０１から分離する。フロア分離領域９０２は距離ＬDNだけトレンチ９０４を越えて延びる。フロア分離領域９０２が基板９０１よりも大きな正の電位にバイアスされたときには、空乏化領域がフロア分離領域９０２の延長された部分の上の基板９０１の一部に広がり、この空乏化領域はシリコン表面における電界を低減する。フロア分離領域９０２の端と、Ｐ＋ガードリング９０５およびその下に位置する埋込まれたＰ型領域９０６との間の横方向の距離は寸法ＬSUBによって示され、その距離は１ミクロンから数十ミクロまでの範囲をとり得る。] 図９Ａ
    [0077] 図９Ｂは、フロア分離領域９１２と充填されたトレンチ９１４とを含む端部終端構造を示し、フロア分離領域９１２と充填されたトレンチ９１４とは、ともに、Ｐ型ポケット９１３およびそれが含み得る任意のデバイスを、Ｐ型基板９１１から分離する。フロア分離領域９１２は、距離ＬDNだけトレンチ９１４を越えて延びる。長さＬD3の深く注入されたＮ型ドリフト領域９１７は、Ｎ＋領域９１８によって接触される。ドリフト領域９１７は、フロア分離領域９１２と同じ電位にバイアスされてもよく、あるいは固定された電位にバイアスされてもよい。ドリフト領域９１７の外部の端はＰ＋ガードリング９１５およびその下に位置する深いＰ型領域９１６から距離ＬSUBだけ隔てて配置される。] 図９Ｂ
    [0078] ドリフト領域９１７の機能は二次元空乏化拡張効果を表わすことにより、表面電界を低減することである。ドリフト領域９１７が、十分に低い積分電荷ＱD（典型的にはそれは１×１０12ｃｍ-2から５×１０12ｃｍ-2の範囲にあるが、ドリフト領域９１７およびＰ型基板９１１によって形成されるＰ−Ｎ接合での印加電圧を増加させる）ことで、ドリフト領域９１７へと空乏層が広がり、最終的にはドリフト領域９１７の完全な空乏化をもたらす。そのような条件の下では、ドリフト領域９１７はＰ−Ｉ−Ｎダイオードにおける絶縁材料と同様に機能し、表面電界は実質的に二次元の電気的に誘起されたＰ−Ｉ−Ｎ接合のよく知られたＲＥＳＵＲＦ原理に従って低下する。さらに、フロア分離領域９１２の上のドリフト領域９１７の縦方向の重なりは、領域９１７と９１２との間の中間領域におけるＰ型基板９１１の空乏化を促進し、さらに終端の内部における表面電界を低減させる。]
    [0079] 図９Ｃは、フロア分離領域９２２と充填されたトレンチ９２４とを含む端部終端構造を示し、フロア分離領域９２２と充填されたトレンチ９２４とは、ともに、Ｐ型ポケット９２３およびそれが含み得る任意のデバイスを、Ｐ型基板９２１から分離する。フロア分離領域９２２は、距離ＬDNだけトレンチ９２４を越えて延びるとともに、トレンチ９１７から距離ＬSUBだけ離れて配置される。この実施の形態において、フロア分離領域９２２とトレンチ９２７との間の間隔、すなわち距離ＬSUBである間隔は、トレンチ９２４と９２７との間の表面領域、すなわち符号９２８で表わした領域におけるＰ型基板９２１の電位を制御する。フロア分離領域９２２とトレンチ９２７との間が十分に空乏化されたときには、Ｐ型領域９２８の電位が浮遊し始める。基板電位から切り離されるので、表面電界が低下する。Ｐ＋ガードリング９２５は、デバイスを囲むとともにその下に位置する深いＰ型領域９２６を含んでもよい。] 図９Ｃ
    [0080] 図９Ｄは、フロア分離領域９３２と充填されたトレンチ９３４とを含む端部終端構造を示し、フロア分離領域９３２と充填されたトレンチ９３４とは、Ｐ型ポケット９３３、およびそれが含み得る任意のデバイスをＰ型基板９３１から絶縁する。フロア分離領域９３２はトレンチ９３４を越えて延びる。深く注入されたＮ型ドリフト領域９３７は、Ｎ＋領域９３８によって接触する。ドリフト領域９３７は、フロア分離領域９３２と同じ電位にバイアスされてもよく、あるいは固定された電位にバイアスされてもよい。ドリフト領域９３７の内部において、１以上の充填されたトレンチ９３９が形成される。各トレンチ９３９はドリフト領域９３７における局在的なドーピング濃度を低減し、それは、ドリフト領域９３７の隣接した部分をより簡単に空乏化することを可能にし、さらに局部電界を低減させる。好ましい実施の形態において、トレンチ９３９はトレンチ９３４よりも狭くかつ浅く、そして誘電性材料で完全に満たされる。１つの実施の形態において、デバイスは、トレンチ９３４からの横方向の距離が増加するに従ってドリフト領域９３７の表面領域に対するトレンチ９３９の表面領域の割合が増加するように変化するよう設計される。このことは分離ポケット９３３から最も遠く離れたドリフト領域９３７の部分が、ポケット９３３により近い部分よりも容易に空乏化することを可能にし、したがって、与えられたＢＶをサポートするために必要とされる横方向の距離を最小化するのに効果的な、段階的接合終端と同じ効果を与える。ドリフト領域９３７の外部の端はＰ＋ガードリング９３５と、その下に位置する深いＰ型領域９３６とから距離ＬSUBを隔てて配置される。] 図９Ｄ
    [0081] ここに記述される実施の形態は説明を意図するものであり限定を意図するものではない。この発明の広い範囲内での多くの代替的な実施の形態がここでの記載から当業者にとって明らかとなるであろう。]
    权利要求:

    請求項1
    第１の導電型の半導体基板に形成される、分離されたトランジスタであって、前記基板はエピタキシャル層を備えておらず、前記分離されたトランジスタは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びる第１のトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記第１のトレンチと、前記分離ポケット中の前記基板の前記表面における前記第２の導電型のソース領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域から離れて配置される、前記第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板の前記表面の上に配置されるゲートと、前記ゲートの下の前記基板の前記表面に隣接するチャネル領域と、前記ドレイン領域と前記チャネル領域との間の、前記分離ポケット中の前記第２の導電型のドリフト領域とを備える、分離されたトランジスタ。
    請求項2
    前記基板の前記表面から少なくとも前記フロア分離領域へと延びる第２のトレンチを備え、前記第２のトレンチは、誘電性材料で満たされるとともに、前記分離ポケットを第１および第２の区域に分割し、前記ソース領域、前記ドレイン領域および前記ドリフト領域ならびに前記ウェルは、前記第１の区域内に位置し、前記第２の区域は、前記基板の前記表面から前記フロア分離領域へと延びる、前記第２の導電型の第２のウェルを備える、請求項１に記載の分離されたトランジスタ。
    請求項3
    前記第１のトレンチは、導電性中央部を備え、前記導電性中央部は、前記基板および前記分離ポケットから、前記誘電性材料によって分離される、請求項１に記載の分離されたトランジスタ。
    請求項4
    前記分離ポケットのドーピング濃度は、前記基板のドーピング濃度と実質的に同じである、請求項１に記載の分離されたトランジスタ。
    請求項5
    前記分離されたトランジスタは、−０．３Ｖから＋０．３Ｖの範囲内のしきい値電圧を有する、請求項４に記載の分離されたトランジスタ。
    請求項6
    前記分離ポケット中の前記第１の導電型のウェルを備え、前記ウェルは前記チャネル領域を備える、請求項１に記載の分離されたトランジスタ。
    請求項7
    前記ウェルは、浅い部分と深い部分とを備え、前記深い部分は前記浅い部分の下に位置し、前記深い部分のドーピング濃度は、前記浅い部分のドーピング濃度よりも大きい、請求項６に記載の分離されたトランジスタ。
    請求項8
    前記ソース領域の下に配置されて、前記分離ポケットのドーピング濃度よりも大きいドーピング濃度を有する、前記第１の導電型の表面シールド領域を備える、請求項１に記載の分離されたトランジスタ。
    請求項9
    前記ドレイン領域の下に配置されて、前記分離ポケットのドーピング濃度よりも大きいドーピング濃度を有する、前記第１の導電型のドレインクランプ領域を備える、請求項１に記載の分離されたトランジスタ。
    請求項10
    前記基板の前記表面において前記ドリフト領域の少なくとも一部の上に配置される第２のトレンチを備える、請求項１に記載の分離されたトランジスタ。
    請求項11
    前記第２のトレンチは、前記誘電性材料を備えるとともに、前記第１のトレンチの深さ未満の深さを有する、請求項１０に記載の分離されたトランジスタ。
    請求項12
    第１の導電型の半導体基板に形成される、分離された横型ＤＭＯＳトランジスタであって、前記基板はエピタキシャル層を備えておらず、前記分離されたＤＭＯＳトランジスタは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、中央導電部と誘電性材料とを備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成し、前記誘電性材料は前記導電部を前記分離ポケットおよび前記基板から分離する、前記トレンチと、前記分離ポケット中の前記基板の前記表面における前記第２の導電型のソース領域と、前記分離ポケット中の前記基板の表面において、前記ソース領域から離れて配置される、前記第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板の前記表面の領域の上のゲート誘電体層の上に配置されるゲートと、前記分離ポケットおよび前記ドレイン領域中の前記基板の前記表面に隣接する前記第２の導電型のドリフト領域とを備え、前記ドリフト領域は、前記ドレイン領域よりも小さいドーピング濃度を有する、前記ドリフト領域と、前記分離ポケット中の前記基板の前記表面に隣接する浅いトレンチ分離（ＳＴＩ）構造体とを備え、前記ＳＴＩ構造体は、前記ドリフト領域によって、その側方および底を囲まれる、分離された横型ＤＭＯＳトランジスタ。
    請求項13
    前記ドレイン領域は、前記ゲートおよび前記ソース領域によって側方から囲まれる、請求項１２に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項14
    前記分離ポケット中の前記第１の導電型のウェルを備え、前記ウェルは前記ゲートの下で延在する、請求項１３に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項15
    前記ウェルは、前記ドリフト領域から離れて配置される、請求項１４に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項16
    前記ウェルは、前記ドリフト領域に隣接する、請求項１４に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項17
    前記ソース領域の下の前記分離ポケット中に埋め込まれた、前記第１の導電型の表面シールド領域を備え、前記スナップバック制御領域は、前記分離ポケットのドーピング濃度よりも大きいドーピング濃度を有する、請求項１２に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項18
    前記ドレイン領域の下の前記分離ポケット中に埋め込まれた、前記第１の導電型のドレインクランプ領域を備え、前記第２のスナップバック制御領域は、前記分離ポケットのドーピング濃度よりも大きいドーピング濃度を有する、請求項１２に記載の分離された横型ＤＭＯＳトランジスタ。
    請求項19
    第１の導電型の半導体基板に形成される、分離された横型デプレッションモードトランジスタであって、前記基板はエピタキシャル層を備えておらず、前記分離されたデプレッションモードトランジスタは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記基板の前記表面における前記第２の導電型のソース領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域から離れて配置される、前記第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板の前記表面の領域の上のゲート誘電体層の上に配置されるゲートと、前記ゲートの下の前記基板の前記表面に隣接する、前記第１の導電型のチャネル領域とを備え、前記基板は、背景ドーピング濃度を有し、前記背景ドーピング濃度と前記チャネル領域のドーピング濃度とは実質的に等しい、分離された横型デプレッションモードトランジスタ。
    請求項20
    前記分離ポケット中の前記第１の導電型の埋込領域を備え、前記埋込領域は、前記基板の前記背景ドーピング濃度よりも大きいドーピング濃度を有し、前記埋込領域の少なくとも一部は、前記ゲートの下に位置する、請求項１９に記載の分離された横型デプレッションモードトランジスタ。
    請求項21
    前記基板の前記表面から前記埋込領域まで延びる、前記第１の導電型のコンタクト領域を備え、前記コンタクト領域は、前記基板の前記背景ドーピング濃度よりも大きいドーピング濃度を有する、請求項２０に記載の分離された横型デプレッションモードトランジスタ。
    請求項22
    前記トレンチは、導電性材料で満たされた中央部と、前記トレンチの前記壁を覆う誘電性材料とを有する、請求項１９に記載の分離された横型デプレッションモードトランジスタ。
    請求項23
    第１の導電型の半導体基板に形成される、分離された擬似縦型ＤＭＯＳ（ＱＶＤＭＯＳ）トランジスタであって、前記基板はエピタキシャル層を備えておらず、前記分離されたＱＶＤＭＯＳトランジスタは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、中央導電部と、前記トレンチの前記壁を覆う誘電性材料とを備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記基板の前記表面における前記第２の導電型のソース領域と、前記ソース領域に隣接して前記基板の前記表面の領域の上のゲート誘電体層の上に位置するゲートと、前記分離ポケット中の前記第１の導電型のボディ領域であって、前記ボディ領域はゲートの下に延びる、前記ボディ領域と、前記フロア分離領域と前記ボディ領域との間に延びる、前記分離ポケット中の前記第２の導電型のドリフト領域とを備える、分離されたＱＶＤＭＯＳトランジスタ。
    請求項24
    前記ＱＶＤＭＯＳトランジスタのドレインは、前記フロア分離領域を備える、請求項２３に記載の分離されたＱＶＤＭＯＳトランジスタ。
    請求項25
    前記中央導電部は、前記フロア分離領域から前記基板の前記表面への接触を与える、請求項２３に記載の分離されたＱＶＤＭＯＳトランジスタ。
    請求項26
    第１の導電型の半導体基板に形成される接合電界効果トランジスタ（ＪＦＥＴ）であって、前記基板はエピタキシャル層を備えておらず、前記分離されたＪＦＥＴは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記基板の前記表面におけるソース領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域から離れて配置されるドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板の前記表面におけるトップゲート領域と、前記ソース領域と前記ドレイン領域との間に延びるとともに、前記トップゲート領域の下かつ前記フロア分離領域の上に位置するチャネル領域とを備える、分離されたＪＦＥＴ。
    請求項27
    前記ソース領域と前記トップゲート領域との間の、第１の誘電体で満たされたトレンチと、前記ドレイン領域と前記トップゲート領域との間の、第２の誘電体で満たされたトレンチとを備える、請求項２６に記載の分離されたＪＦＥＴ。
    請求項28
    前記トレンチは、前記導電性材料で満たされた中央部と、前記トレンチの壁を覆う誘電性材料とを有する、請求項２６に記載の分離されたＪＦＥＴ。
    請求項29
    前記ソース領域、前記ドレイン領域および前記チャネル領域は前記第１の導電型であり、前記トップゲートは前記第２の導電型である、請求項２６に記載の分離されたＪＦＥＴ。
    請求項30
    前記ソース領域、前記ドレイン領域および前記チャネル領域は前記第２の導電型であり、前記トップゲートは前記第１の導電型である、請求項２６に記載の分離されたＪＦＥＴ。
    請求項31
    第１の導電型の半導体基板に形成される、分離された接合電界効果トランジスタ（ＪＦＥＴ）であって、前記基板はエピタキシャル層を備えておらず、前記分離されたＪＦＥＴは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記基板の前記表面における、前記第２の導電型のソース領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域から離れて配置される、前記第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置される、前記第１の導電型のトップゲート領域と、前記トップゲート領域の下の前記分離ポケット中に埋め込まれる、前記第１の導電型のボトムゲート領域と、前記ソース領域と前記ドレイン領域との間に延びる前記第２の導電型のチャネル領域とを備え、前記チャネル領域は、前記トップゲート領域の下かつ前記ボトムゲート領域の上に位置する、分離されたＪＦＥＴ。
    請求項32
    前記ソース領域と前記トップゲート領域との間の、第１の誘電体で満たされたトレンチと、前記ドレイン領域と前記トップゲート領域との間の、第２の誘電体で満たされたトレンチとを備える、請求項３１に記載の分離されたＪＦＥＴ。
    請求項33
    前記基板の前記表面から前記ボトムゲート領域まで延びる、前記分離ポケット中の前記第１の導電型のウェルを備える、請求項３１に記載の分離されたＪＦＥＴ。
    請求項34
    前記ウェルは、前記基板の前記表面に隣接するボトムゲートコンタクト領域を備え、前記ボトムゲートコンタクト領域は、前記ウェルの残りの部分のドーピング濃度よりも大きいドーピング濃度を有し、前記分離された接合電界効果トランジスタ（ＪＦＥＴ）は、前記基板の前記表面および前記ボトムゲートコンタクト領域に隣接する、第３の誘電体で満たされたトレンチを備える、請求項３３に記載の分離されたＪＦＥＴ。
    請求項35
    前記トレンチは、導電性材料で満たされた中央部と、前記トレンチの前記壁を覆う誘電性材料とを有する、請求項３１に記載の分離されたＪＦＥＴ。
    請求項36
    第１の導電型の半導体基板に形成される、分離された接合電界効果トランジスタ（ＪＦＥＴ）であって、前記基板はエピタキシャル層を備えておらず、前記分離されたＪＦＥＴは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記基板の前記表面における、前記第１の導電型のソース領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域から離れて配置される、前記第１の導電型のドレイン領域と、前記分離ポケット中の前記基板の前記表面において、前記ソース領域と前記ドレイン領域との間に配置される、前記第２の導電型のトップゲート領域と、前記ソース領域と前記ドレイン領域との間に延びる前記第１の導電型のチャネル領域とを備え、前記チャネル領域は、前記トップゲート領域の下かつ前記フロア分離領域の上に位置する、分離されたＪＦＥＴ。
    請求項37
    前記ソース領域と前記トップゲート領域との間かつ前記ソース領域および前記トップゲート領域に隣接する、第１の誘電体で満たされたトレンチと、前記ドレイン領域と前記トップゲート領域との間かつ前記ドレイン領域および前記トップゲート領域に隣接する、第２の誘電体で満たされたトレンチとを備える、請求項３６に記載の分離されたＪＦＥＴ。
    請求項38
    前記トレンチは、導電性材料で満たされた中央部と、前記トレンチの前記壁を覆う誘電性材料とを有し、前記導電性材料は、前記フロア分離領域から前記基板の前記表面への接触を与える、請求項３６に記載の分離されたＪＦＥＴ。
    請求項39
    前記フロア分離領域は前記ＪＦＥＴのボトムゲートを備える、請求項３６に記載の分離されたＪＦＥＴ。
    請求項40
    第１の導電型の半導体基板に形成される、分離されたダイオードであって、前記基板はエピタキシャル層を備えておらず、前記分離されたダイオードは、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、導電性材料で満たされた中央部と前記トレンチの壁を覆う誘電性材料とを有し、前記導電性材料は前記フロア分離領域から前記基板の前記表面への電気的接触を与え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケット中の前記第１の導電型のアノード領域であって、前記アノード領域は、前記基板の前記表面から前記フロア分離領域へと延びる、前記アノード領域とを備える、分離されたダイオード。
    請求項41
    前記基板の前記表面の上の誘電体層を備え、前記誘電体層は、前記アノード領域の上の第１の開口部と、前記導電性材料の上の第２の開口部とを有する、前記誘電体層と、前記アノード領域と接触する、前記第１の開口部におけるアノードコンタクトと、前記導電性材料と接触する、前記第２の開口部におけるカソードコンタクトとを備える、請求項４０に記載の分離されたダイオード。
    請求項42
    前記アノード領域は、浅い部分と深い部分とを備え、前記浅い部分は前記基板の前記表面に隣接して位置し、前記深い部分は前記浅い部分の下に位置し、前記浅い部分は第１のドーピング濃度を有し、前記深い部分は第２のドーピング濃度を有し、前記第２のドーピング濃度は、前記第１のドーピング濃度よりも大きい、請求項４０に記載の分離されたダイオード。
    請求項43
    第１の導電型の半導体基板に形成される分離構造であって、前記基板はエピタキシャル層を備えておらず、前記分離構造は、前記基板中に埋め込まれた、前記第１の導電型と反対の第２の導電型のフロア分離領域と、前記基板の表面から少なくとも前記フロア分離領域へと延びるトレンチであって、前記トレンチは、誘電性材料を備え、前記トレンチと前記フロア分離領域とはともに前記基板の分離ポケットを形成する、前記トレンチと、前記分離ポケットの外部の前記基板の表面における、前記第１の導電型のガードリングであって、前記ガードリングは、前記基板のドーピング濃度よりも大きいドーピング濃度を有する、前記ガードリングとを備え、前記フロア分離領域は、前記ガードリングへ向かう向きに、前記トレンチの外側の端を越えて所定の距離だけ延びる、分離構造。
    請求項44
    前記ガードリングの下の前記第１の導電型の埋込領域を備え、前記埋込領域は、前記基板の前記ドーピング濃度よりも大きいドーピング濃度を有する、請求項４３に記載の分離構造。
    請求項45
    前記基板の前記表面および前記分離ポケットの外側の前記トレンチに隣接する、前記第２の導電型のドリフト領域を備え、前記ドリフト領域は、前記ガードリングと離れて配置される、請求項４３に記載の分離構造。
    請求項46
    少なくとも第２のトレンチを備え、前記第２のトレンチは、誘電性材料を備えるとともに前記基板の前記表面から前記ドリフト領域まで延び、前記第２のトレンチの底は、前記ドリフト領域中に位置する、請求項４５に記載の分離構造。
    請求項47
    前記基板の前記表面から延びる第２のトレンチを備え、前記第２のトレンチは前記第１のトレンチと前記ガードリングとの間に位置するとともに前記フロア分離領域の横方向の端から離れて配置される、請求項４３に記載の分離構造。
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