ボディ制御ダブルチャネルトランジスタおよびこれを備える回路

专利摘要:
ボディ制御ダブルチャネルトランジスタ（２００，４００，５００Ｐ，５００Ｎ）を提供することによって、高い安定性と共に高い機能性を実現することができる。例えば、前記ボディ制御ダブルチャネルトランジスタ（２００，４００，５００Ｐ，５００Ｎ）に基づいて、スタティックＲＡＭセル（５６０）に使用可能なフリップフロップ回路（５５０）を形成でき、これにより、セル当たりの必要なトランジスタの数を削減することができ、この結果、情報密度を上げることができる。
公开号:JP2011514657A
申请号:JP2010545024
申请日:2009-01-30
公开日:2011-05-06
发明作者:ウィルべライト フランク
申请人:グローバルファウンドリーズ・インコーポレイテッド；
IPC主号:H01L27-00

专利说明:

[0001] 本開示は、一般に、集積回路の製造に関し、より詳細には、トランジスタデバイスの機能性の拡張を可能にし、レジスタ、スタティックＲＡＭセルなどの回路要素の構成を単純化できる可能性を与えるトランジスタアーキテクチャに関する。]
背景技術

[0002] マイクロプロセッサ、記憶デバイスなどの最新の集積回路においては、多数の回路要素（特にトランジスタ）が狭いチップ面積に設けられて動作する。ここ数十年にわたり、回路要素の性能向上と特長サイズの微細化が飛躍的に進んでいるにも関わらず、電子デバイスの高い機能性がたゆみなく求められているため、半導体の製造業者は、回路要素を微細化し、その動作速度を向上することが常に求められている。しかし、特長サイズのたゆみない微細化には、プロセス技術を再設計し、新しいプロセス戦略およびツールを開発して、新しい設計ルールに合わせるための多大な労力を伴う。一般に、複雑な論理部分を備える複雑な回路においては、デバイス性能および／または電力消費および／またはコスト効率の観点から、ＭＯＳ技術が現在の好適な製造技術である。ＭＯＳ技術によって形成される論理部分を備える集積回路においては、一般に、切り替えモードで動作する（すなわち、デバイスが、導電度の非常に高い状態（オン状態）と高インピーダンス状態（オフ状態）とを示す）多数の電界効果トランジスタ（ＦＥＴ）が提供される。電界効果トランジスタの状態はゲート電極によって制御される。ゲート電極は、適切な制御電圧の印加時に、ドレイン端子とソース端子の間に形成されるチャネル領域の導電性を変えることができる。]
[0003] 図１ａは、最新のＭＯＳベースの論理回路で使用される、代表的な電界効果トランジスタ素子の断面図を模式的に示す。トランジスタ素子１００は、基板１０１（例えばシリコン基板）を有し、基板１０１上に、結晶領域１０２が形成され、結晶領域１０２にトランジスタ素子１００の更なる構成要素が形成される。また、基板１０１は、トランジスタ１００の更なる構成要素を収容できる特定の膜厚の結晶半導体層が形成されている絶縁性基板でもよい。結晶領域１０２は、所望のトランジスタ機能を得るために、濃度の異なる二種類以上のドーパント材料を含んでいる。このために、第１の導電型（例えば、Ｎ導電型）を規定する高濃度にドープされたドレイン領域およびソース領域１０４が、結晶領域１０２内に形成されており、特定の水平方向と垂直方向のドーパントプロファイルを有する。一方、ドレイン領域とソース領域１０４間の結晶領域１０２には、ドレイン領域およびソース領域１０４のそれぞれとＰＮ接合を形成するために、逆の導電型（すなわち、図の例ではＰ導電型）を与える材料がドープされうる。また、ドレイン領域とソース領域１０４の間に、比較的薄いチャネル領域１０３が規定され、この領域は、トランジスタ１００がＮチャネルエンハンスメント型トランジスタとなる場合、Ｐ型材料でドープされ、トランジスタ１００がＮチャネルデプレッション型トランジスタとなる場合、微量のＮ型材料でドープされうる。チャネル領域１０３の上に、ゲート電極１０５が形成されており、ゲート電極１０５は、薄いゲート絶縁層１０６によって、チャネル領域１０３から分離（このため電気的に絶縁）されている。代表的な最新のトランジスタ素子では、ゲート電極１０５の側壁に側壁スペーサ１０７が設けられ、側壁スペーサ１０７は、イオン注入によるドレイン領域およびソース領域１０４の形成時および／またはゲート電極１０５（通常、シリコンベースのトランジスタ素子ではドープドポリシリコンを含む）の導電度を改善するためにその後実施するプロセスで使用されうる。便宜上、金属シリサイド等の更なる構成要素は、図１ａには図示されていない。] 図１ａ
[0004] 前述のように、適切な製造プロセスでは、トランジスタ素子１００の限界寸法および個々のプロセスマージンを規定する特定の設計ルールに依存する、非常に複雑なプロセス技術が複数使用される。例えば、トランジスタ１００の重要な寸法の１つがチャネル長（図１ａでは、チャネル領域１０３の水平方向の長さ）である。このチャネル長は、ドレイン領域およびソース領域１０４の形成時に、ゲート電極１０５が、おそらく任意の側壁スペーサ（スペーサ１０７など）と共に注入マスクとして使用されるため、ゲート電極１０５の寸法によって実質的に決定される。高度なトランジスタ素子の限界寸法は現在約５０ｎｍあるいはそれ以下であるため、集積回路の性能を更に向上させるには、既存のプロセス技術を適応させると共に、新しいプロセス技術および処理装置を開発するための多大な努力が必要になる。トランジスタ素子１００の実際の寸法を問わず、基本的な動作方法は、以下の通りである。動作時に、ドレイン領域とソース領域１０４が、それぞれの電圧（例えばグラウンドと供給電圧ＶＤＤ）に接続される。ここで、チャネル領域１０３が、Ｎチャネルエンハンスメント型トランジスタの機能性を提供するためにＰ型に微量ドープされているとする。原則的には、図１ａに示すトランジスタアーキテクチャが、領域１０４に関して対称的な場合であっても、左の領域１０４はグラウンドに接続され、このため「ソース領域」と呼ばれるとする。このため、ＶＤＤに接続される右側の領域１０４は、「ドレイン領域」と呼ばれる。また、結晶領域１０２も特定の電位（グラウンド電位など）に接続される。なお、以下の説明で言及する電圧は、結晶領域１０２とソース領域１０４に供給されるグラウンド電位に対する電圧であるとする。ゲート電極１０５に電圧が供給されない、つまり、負電圧が供給される場合、少なくともチャネル領域１０３からドレイン領域１０４へのＰＮ接合が逆バイアスされ、チャネル領域１０３内にごく僅かな数の少数電荷キャリアしか存在しないため、チャネル領域１０３の導電度は、極めて低い値に留まる。ゲート電極１０５への供給電圧を上げると、チャネル領域１０２へのゲート電位の容量結合のため、チャネル領域１０３内の少数電荷キャリア（すなわち電子）の数が増加するが、ＰＮ接合への順バイアスがまだ不十分なため、チャネル領域１０３の総導電度は大きくは上昇しない。ゲート電圧を更に上げると、少数電荷キャリアの数が増大して、ＰＮ接合の空間電荷領域が除去されるため、チャネル導電度が急激に上昇し、これにより、電子がソース領域からドレイン領域へと流れることができるように、ＰＮ接合が順方向バイアスされる。チャネル領域１０３の導電度が突然変化するゲート電圧は、しきい値電圧ＶＴと呼ばれる。] 図１ａ
[0005] 図１ｂは、Ｎチャネルエンハンスメント型トランジスタの場合のデバイス１００の挙動を定性的に示す。ゲート電圧ＶＧが横軸ＶＴにプロットされ、縦軸は、電流（すなわちチャネル領域１０３を介してソース領域からドレイン領域に流れる電子）を表す。ドレイン電流は印加電圧ＶＤＤとトランジスタ１００の詳細に依存することが理解されるべきである。いずれにしても、ドレイン電流はチャネルの導電度の挙動を表し、この値は、ゲート電圧ＶＧによって制御されうる。より詳細には、高インピーダンス状態と高導電状態は、スレッショルド電圧ＶＴによって規定される。] 図１ｂ
[0006] 図１ｃは、Ｎチャネルデプレッション型トランジスタの形で提供される場合（すなわち、チャネル領域１０３がＮ型に微量ドープされている場合）のトランジスタ素子１００の挙動を模式的に示す。この場合、多数電荷キャリア（電子）は、ゲート電圧がゼロの場合も、ゲート電圧が負の場合であっても、チャネル領域１０３の導電が得られ、負ゲート電圧が、逆バイアスされるＰＮ接合を規定するために十分な少数電荷キャリアが形成されるのに十分高くなると、チャネル導電度が急激に低下する。Ｎチャネルデプレッション型トランジスタでは、スレッショルド電圧ＶＴが、Ｎチャネルエンハンスメント型トランジスタの挙動と比べて負ゲート電圧側にシフトしている。] 図１ｃ
[0007] 同様の挙動は、Ｐチャネルのエンハンスメント型トランジスタおよびデプレッション型トランジスタでも得られる点に留意すべきであるが、負ゲート電圧に対してチャネル導電度が高くなり、ゲート電圧を更に上げると、それぞれのスレッショルド電圧で急激に低下する。]
[0008] 電界効果トランジスタに基づいて、トランジスタ素子１００などの更に複雑な回路部品が作製されうる。例えば、レジスタ、スタティックＲＡＭ（ランダムアクセスメモリ）およびダイナミックＲＡＭの形の記憶素子は、複雑な論理回路の重要な構成要素である。例えば、複雑なＣＰＵコアの動作時には、大量のデータを一時的に記憶および取得する必要があり、記憶素子の動作速度と容量が、ＣＰＵの全体的な性能に大きく影響する。複雑な集積回路で使用されるメモリ階層構造に応じて、異なるタイプの記憶素子が使用される。例えば、レジスタおよびスタティックＲＡＭセルは、その優れたアクセス時間のため、一般にＣＰＵコアに使用され、ダイナミックＲＡＭ素子は、レジスタまたはスタティックＲＡＭセルと比べてビット密度が高いため、作業メモリとして好適に使用される。通常、ダイナミックＲＡＭセルは、ストレージキャパシタと１つのトランジスタを備えるが、不可避のリーク電流により失われる、ストレージキャパシタに記憶された電荷を定期的にリフレッシュするために、複雑なメモリ管理システムが必要となる。ＤＲＡＭデバイスのビット密度は非常に高いものの、周期的なリフレッシュパルスと共に、ストレージキャパシタとの間で電荷を転送しなければならず、このため、ＤＲＡＭデバイスは、速度および電力消費の点で、スタティックＲＡＭセルよりも低効率である。一方、スタティックＲＡＭセルは、１ビットの情報を記憶するために複数のトランジスタ素子を必要とする。]
[0009] 図１ｄは、最新の集積回路において一般に使用されうる構成のスタティックＲＡＭセル１５０を示す。セル１５０は、例えば、逆接続された２つのインバータ１１１を有するビットセル１１０を備える。ビットセル１１０は、それぞれのセレクトトランジスタ素子１１４，１１５によって、ビット線１１２、あるいは逆ビット線１１３に接続可能である。ビットセル１１０（すなわち、インバータ１１１のほか、セレクトトランジスタ素子１１４，１１５）は、例えば、図１ａに示すトランジスタ１００などのトランジスタ素子から形成されうる。例えば、インバータ１１１は、それぞれ、トランジスタ１００の相補対、すなわち、図１ｄに示すように結合された１つのＰチャネルエンハンスメント型トランジスタと１つのＮチャネルエンハンスメント型トランジスタとを有する。同様に、セレクトトランジスタ素子１１４，１１５は、Ｎチャネルエンハンスメント型トランジスタ１００から構成されうる。] 図１ａ 図１ｄ
[0010] ＲＡＭセル１５０の動作時に、ビットセル１１０は、ビット線１１２と１１３を、それぞれ、例えば論理ハイと論理ゼロにプリチャージし、セレクトビット１１６をアクティブにし、ビットセル１１０をビット線１１２，１１３に接続することによって「プログラム」されうる。セレクトビット１１６をデアクティブ後は、供給電圧がセル１５０に接続されている限り、あるいは、新しい書き込みサイクルが実行される限り、ビットセル１１０の状態が保持される。ビットセル１１０の状態は、例えば、ビット線１１２，１１３を高インピーダンス状態にし、セレクトビット１１６をアクティブにすることによって取得することができる。]
[0011] 図１ｄから明らかなように、ストレージキャパシタがないためにセル１５０で高い動作速度を得ることができ、リフレッシュパルスとの同期が不要であるため、ビットセル１１０のリード時とライト時の管理を簡素化することができる。一方で、１ビットの情報を記憶するのに少なくとも６つの個々のトランジスタ素子１００が必要となり、セル１５０のアーキテクチャの空間利用効率が低い。このため、ビット密度と、速度および性能の要件に関してトレードオフを行う必要があることが多い。] 図１ｄ
[0012] このため、スタティックＲＡＭセルのトランジスタ素子の数を削減するために、図１ｅ，１ｆを参照して説明するように、従来の電界効果トランジスタよりも機能性の高いスイッチング素子を使用することが提案されている。] 図１ｅ
[0013] 図１ｅは、１ビットの情報を記憶するためのビットセル１１０を備えた基本的なスタティックＲＡＭセル１５０の回路図を模式的に示す。ビットセル１１０はセレクトトランジスタ１１４に結合され、セレクトトランジスタ１１４はビット線１１２とセレクトビット１１６とに接続されている。ビットセル１１０は、従来のトランジスタと比べて機能性が高く、導電性が制御可能なように構成されたチャネル領域１０３を備える半導体素子から構成され、容量結合によってチャネル領域１０３の制御を可能にするゲート電極１０５が提供されている。また、出力端子１０４Ｓを介してチャネル領域１０３をゲート電極１０５に接続するために、例えば、特定の抵抗を有する導電性領域などの形でフィードバック部１０８が設けられている。更に、チャネル領域１０３が、対応する（respective）出力端子１０４Ｄによって、供給電圧ＶＤＤを供給する供給源などの特定の電圧源に接続されうる。ビットセル１１０は、ゲート電極１０５に特定の制御電圧が印加されると、チャネル領域１０３の導電度が、適度な高インピーダンス状態から、適度な高導電状態に変化し、この状態が、初期制御電圧が供給停止された後でも、フィードバック部１０８を介して保持されるように構成されている。このために、半導体デバイス１１０は、図１ｆを参照して後述するように、デバイス１１０が導電状態になると、印加制御電圧ＶＧとの関連で、チャネル領域１０３の導電度に関して特定の挙動を示す。] 図１ｅ 図１ｆ
[0014] 図１ｆは、上記の構成によって得られるビットセル１１０の挙動を定性的に示す。図１ｆにおいては、チャネル１０３の導電度が、縦軸に任意の単位でプロットされ、ゲート電極１０５に供給される制御電圧ＶＧが横軸に示される。更に詳細に説明するように、半導体デバイス１１０は、第２のチャネル領域を提供するなどの構造的手段によって設定されうる特定のスレッショルド電圧ＶＴ状態において、ゲート電極１０５の制御電圧ＶＧを更に上げると導電度が低下するように、チャネル１０３の導電度が多少顕著な変化または局所的最大値を示すように構成されている。以下の説明では、電圧ＶＤＤがスレッショルド電圧ＶＴよりも高いとする。このため、スレッショルド電圧ＶＴを上回る初期制御電圧の印加後は、チャネル領域１０３は、フィードバック部１０８を介して、ゲート電極１０５において、供給電圧ＶＤＤが出力１０４Ｓにおいて若干存在するように高導電状態となる。このため、初期制御電圧の供給を停止した後も、対応する電圧が、導電性チャネル１０３を介してフィードバック部１０８からゲート電極１０５に供給され、最初に供給した制御電圧パルスが供給停止されている間は、例えば、電荷キャリアリークなどによりゲート電極１０５の電圧が低下する傾向があるために、チャネル導電度が上がるため、理想的には自動安定状態が形成される。したがって、ＶＴでのゲート電極１０５の電圧の低下に伴う導電度の急激な上昇のため、チャネル１０３の電圧降下が低下し、チャネル１０３の導電度を保つためのゲート電極１０５で必要な電荷が次第に置換され、制御電圧ＶＧがスレッショルド電圧ＶＴ以上の値に維持される。この結果、供給電圧ＶＤＤが供給されている限り、チャネル領域１０３の多少定常的な導電状態が得られ、これを保持することができる。] 図１ｆ
[0015] 図１ｅを再び参照すると、スタティックＲＡＭセル１５０の動作時に、スレッショルド電圧ＶＴ以上の電圧（例えばＶＤＤ）でビット線１１２をプリチャージし、セレクトビット１１６をアクティブにして、セレクトトランジスタ１１４をオフ状態からオン状態に切り替えることによって、ビットセル１１が書き込まれうる。セレクトトランジスタ１１４がオン状態のときに、ビット線１１２の電圧が、フィードバック部１０８を介してゲート電極１０５に供給され、図１ｆに定性的に示すように、ゲート電極１０５が対応してチャージされ、チャネル領域１０３の導電度がスレッショルド電圧ＶＴ以上となる。その後、セレクトトランジスタ１１４がデアクティブにされ、ビット線１１２は、リード動作のために準備されるように、高インピーダンス状態に設定されうる。ビットセル１１０の「自己バイアス」機構のため、セレクトトランジスタ１１４を介して供給される初期制御電圧パルスが供給停止された場合であっても、チャネル領域１０３の導電度が適度に高い値に保持される。上記したように、ビットセル１１０のこの低インピーダンス状態は、ダブルチャネル構成を有するトランジスタを備えるデバイス１１０の安定性に依存して定常的であり、供給電圧ＶＤＤが存在するか、あるいは新しい書き込みサイクルが開始される限り、この値に維持される。] 図１ｅ 図１ｆ
[0016] ビットセル１１０のリード時には、ビット線１１２が高インピーダンス状態であり、セレクト線１１６をアクティブにすることによって、セレクトトランジスタ１１４がオン状態に切り替えられうる。ビットセル１１０の自己バイアスされた高導電状態のため、ビット線１１２を電圧ＶＤＤにするために、電荷が供給電圧源ＶＤＤからビット線１１２に供給され、これが、対応するセンスアンプ（図示せず）によって検出されうる。このため、ビットセル１１０の自己バイアス状態に対応する論理状態を識別し、読み出すことができる。同様に、例えば、ビット線１１２をグラウンド電位にプリチャージして、セレクト線１１６をアクティブにすることによって、ビットセル１１０に高インピーダンス状態が書き込まれうる。この場合、グラウンド電位が、フィードバック部１０８を介してゲート１０５に供給される。ビット線１１２の固有抵抗は、高導電状態におけるチャネル領域１０３の抵抗よりも著しく低いと考えられ、このため、チャネル領域１０３は、高インピーダンス状態に設定され、この状態が、セレクト線１１６をデアクティブにすることによってビット線１１２が出力１０４Ｓから切り離されても保持される。]
発明が解決しようとする課題

[0017] 半導体ビットセル１１０は、原理的に、スタティックＲＡＭセルに極めて簡略なアーキテクチャを提供することができるものの、データの完全性は、後述するように、半導体デバイス１１０（すなわち、ダブルチャネルトランジスタ）の動作挙動の安定性に依存する。しかし、遷移スロープ（図１ｆ参照）の局所的最大値は、従来のダブルチャネルトランジスタに基づく半導体ビットセル１１０の安定動作を得るのに望ましい程は大きくはない。] 図１ｆ
[0018] 本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる各種のデバイスを対象としている。]
課題を解決するための手段

[0019] 以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明のすべてを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。]
[0020] 一般に、ここに開示の主題は、従来の電界効果トランジスタと比べて高い機能性が図られたトランジスタデバイスに関し、トランジスタのボディ領域内にドープ領域が提供され、これによってトランジスタのトランスコンダクタンスを変えて局所的極値（例えば最大値）が規定される。更に、適切な制御信号の引加によりボディ電位の個々の制御を可能にするように構成されたボディコンタクトを提供することにより、望ましい著しく顕著な局所的最大値を得ることができる。したがって、ボディコンタクトまたは端子によってボディ領域を適切に制御することによって、遷移スロープ内に局所的に発生する最大値を大きくすることができ、これが直接、動作の安定性の改善につながる。ドレイン領およびソース領域と同じ導電型のドープ領域が形成されているボディ制御トランジスタの概念（このような構成は、ここでは「ダブルチャネルトランジスタ」と呼ぶ）の使用は、個々のトランジスタ構成要素の数を削減しつつ、フリップフロップなどの電子回路の形成を可能にし、これにより、高度な半導体デバイスの機能性および／または実装密度を改善することができる。このため、ここに開示の一部の例示的な態様においては、情報密度が大きく改善されたスタティックメモリセルを形成することができる。]
[0021] ここに開示の１つの例示的な半導体デバイスは、電界効果トランジスタを有する。前記電界効果トランジスタは、第１の導電型を有するドレイン領域およびソース領域と、少なくとも前記ドレイン領域と前記ソース領域の間に形成され、前記第１の導電型とは異なる第２の導電型を有するボディ領域とを有する。更に、前記半導体デバイスは、前記ボディ領域のチャネル領域の上に形成され、絶縁層によって前記チャネル領域から分離されたゲート電極も有する。また、前記ドレイン領域と前記ソース領域の間に前記第１の導電型を有するドープ領域が配置されている。最後に、前記半導体デバイスは、前記ボディ領域に接続されたボディ端子を有し、前記ボディ端子は、可変制御電圧を受け取るように構成されている。]
[0022] ここに開示の１つの例示的な電子回路は、電界効果トランジスタを有する。前記電界効果トランジスタは、第１の導電型を有するドレイン領域およびソース領域と、少なくとも前記ドレイン領域と前記ソース領域の間に形成され、前記第１の導電型とは異なる第２の導電型を有するボディ領域とを有する。また、ゲート電極が、前記ボディ領域のチャネル領域の上に形成され、絶縁層によって前記チャネル領域から分離されている。前記ドレイン領域と前記ソース領域の間に前記第１の導電型を有するドープ領域が配置されている。更に、前記ボディ領域に接続され、可変制御電圧を受け取るように構成されたボディ端子を有する。また、前記電子回路は、前記電界効果トランジスタに接続された回路素子と、前記ボディ端子に接続された信号入力端子および／または信号出力端子とを有する。]
[0023] ここに開示の１つの例示的なスタティックＲＡＭセルは、リード信号およびライト信号の少なくとも一方を受け取るように構成されたセレクトトランジスタを有する。前記スタティックＲＡＭセルは、前記セレクトトランジスタに接続された第１のボディ領域を有し、前記第１のボディ領域への前記リード信号およびライト信号の少なくとも一方の選択的印加を可能にする第１の電界効果トランジスタを有する。]
図面の簡単な説明

[0024] 代表的な従来の電界効果トランジスタの断面図。
Ｎチャネルエンハンスメント型トランジスタのドレイン電流の変化、すなわち、印加ゲート電圧に対するチャネル導電度の変化のプロット。
Ｎチャネルデプレッション型トランジスタのドレイン電流の変化、すなわち、印加ゲート電圧に対するチャネル導電度の変化のプロット。
少なくとも６つの個々のトランジスタ素子を備える代表的な従来のスタティックＲＡＭセルの回路図。
自己バイアス半導体デバイスを備える記憶素子の回路図。
自己バイアスされた定常的な導電状態を得るために、印加制御電圧に対するチャネル導電度の関係の定性的なプロット。
ここに開示の例示的な実施形態に係るＮ型ダブルチャネルトランジスタについて、逆極性にドープされた２つのチャネル領域を有するトランジスタ素子の断面図。
ここに開示の例示的な実施形態に係るＰ型ダブルチャネルトランジスタについて、逆極性にドープされた２つのチャネル領域を有するトランジスタ素子の断面図。
更に別の例示的な実施形態に係る、第２の「チャネル」領域がドレイン領域およびソース領域から実質的に分離されうるダブルチャネルトランジスタ素子の断面図。
更に別の例示的な実施形態に係る、第２の「チャネル」領域がドレイン領域およびソース領域から実質的に分離されうるダブルチャネルトランジスタ素子の断面図。
例示的な実施形態に係る、ダブルチャネルトランジスタのボディに接続するボディコンタクトを有するＳＯＩ構成のダブルチャネルトランジスタの模式的に上面図。
例示的な実施形態に係る、同じ導電型を有するドレイン領域とソース領域の間に分離されたドープ領域を形成する各種製造段階におけるトランジスタ素子の断面図。
例示的な実施形態に係る、同じ導電型を有するドレイン領域とソース領域の間に分離されたドープ領域を形成する各種製造段階におけるトランジスタ素子の断面図。
例示的な実施形態に係る、Ｎ形ダブルチャネル電界効果トランジスタから得られる遷移スロープの測定データを模式的に示す図。
例示的な実施形態に係る、Ｐ型ダブルチャネル電界効果トランジスタから得られる遷移スロープの測定データを模式的に示す図。
例示的な実施形態に係る、Ｐ型ダブルチャネル電界効果トランジスタから得られる遷移スロープの測定データを模式的に示す図。
例示的な実施形態に係る、局所的最大値を有する回路の遷移スロープを得るために、抵抗構成要素と共に、Ｐ型ダブルチャネルトランジスタを備える電子回路の回路図。
例示的な実施形態に係る、局所的最大値を有する回路の遷移スロープを得るために、抵抗構成要素と共に、Ｎ型ダブルチャネルトランジスタを備える電子回路の回路図。
遷移スロープ、すなわち、図４ａ，４ｂの回路のボディ端子に供給する入力電圧を変えたときの出力電圧の測定データを模式的に示す図。
例示的な実施形態に係る、インバータの回路図と、対応する遷移スロープを模式的に示す図。
例示的な実施形態に係る、インバータの回路図と、対応する遷移スロープを模式的に示す図。
更に別の例示的な実施形態に係る、モノフロップ回路の回路図と、測定信号スロープを模式的に示す図。
更に別の例示的な実施形態に係る、モノフロップ回路の回路図と、測定信号スロープを模式的に示す図。
例示的な実施形態に係る、２つのトランジスタに基づく別個の入力と出力を有するフリップフロップ回路を表す回路図。
例示的な実施形態に係る、２つのトランジスタに基づく共通の入出力を有するフリップフロップ回路を表す回路図。
例示的な実施形態に係る、キャリア基板に形成された別個の回路要素とダブルチャネルトランジスタによる電子回路を模式的に示す図。
例示的な実施形態に係る、キャリア基板に形成された別個の回路要素とダブルチャネルトランジスタによる電子回路を模式的に示す図。
例示的な実施形態に係る、図５ｅのフリップフロップ回路の測定信号応答を模式的に示す図。
例示的な実施形態に係る、Ｐ型ダブルチャネルトランジスタに基づいて形成されたフリップフロップ回路を模式的に示す図。
例示的な実施形態に係る、Ｐ型ダブルチャネルトランジスタに基づいて形成されたフリップフロップ回路を模式的に示す図。
更に別の例示的な実施形態に係る、トランジスタ素子の数が少ないメモリセル（すなわち、スタティックメモリセル）の回路図を模式的に示す図。
更に別の例示的な実施形態に係る、トランジスタ素子の数が少ないメモリセル（すなわち、スタティックメモリセル）の回路図を模式的に示す図。] 図４ａ 図５ｅ
実施例

[0025] 添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。]
[0026] 本明細書に記載の主題は、種々の変形および代替の形態を取りうるが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含む点に留意すべきである。]
[0027] 次に、各種の例示的な実施形態について説明する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。]
[0028] 次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。]
[0029] 一般に、ここに開示の主題は、論理回路、発振器などの、複数の回路タイプの回路アーキテクチャを改善するための半導体デバイスおよびそれぞれの技術に関し、特に、レジスタ、スタティックメモリセルおよびその他の回路の空間効率の高い構成を可能にする。このために、拡張された機能性を得るために、電界効果トランジスタの特性が変更される。この変更は、追加のドープ領域を得るためにボディ領域を変更することによって行うことができ、変更したチャネル領域、このためトランジスタ素子全体の応答が、追加のボディコンタクトに基づいて制御されうる。ボディ領域を制御入力として適切に使用して、これによって、トランジスタ遷移スロープ中に最大値などの顕著な局所的極値を得ることにより、ダブルチャネルトランジスタのデバイス安定性の大幅な向上を図ることができる。この値は、同じタイプの従来の回路よりも改善または拡張された機能性を与えるため、および／または、個々の電子回路のより空間効率の高い集積化を実現するために、例えば、スタティックＲＡＭ構成要素などとして使用されうるマルチ状態論理素子（フリップフロップ）の形で複数の電子回路に使用されうる。]
[0030] ここに開示の原理によれば、トランジスタ素子の機能的挙動は、Ｐチャネル様の挙動およびＮチャネル様の挙動の組み合わせと考えることができ、これによって、遷移スロープ中に望ましい局所的最大値が得られ、これを、電子回路の機能性を拡張するために有利に使用することができる。Ｐチャネル様の挙動とＮチャネル様の挙動間の遷移は、ダブルチャネルトランジスタのボディ領域を有効な制御入力として使用することにより、安定的かつ再現可能な方法で行うことができる。]
[0031] 図２ａは、自己バイアス回路（図１ｅの自己バイアスビットセル１１０など）の形成に使用されうるトランジスタ素子２００の断面図を模式的に示す。トランジスタ素子２００は基板２０１を有し、基板２０１は、バルク半導体基板、結晶半導体層が形成された絶縁基板など、どのような適切な基板でもよい。特定の実施形態では、現在、そして近い将来も、複雑な集積回路の大多数がシリコンに基づいて作製されるため、基板２０１はバルクシリコン基板またはシリコンオンインシュレータ（ＳＯＩ）基板などである。しかし、ここに開示の原理が他の半導体材料（例えばガリウムヒ素、ゲルマニウムなど）に基づいて実施されてもよいことが理解されるべきである。基板２０１に、特定の導電型の領域２０２を提供するための特定のドーパント材料を含有する実質的に結晶性の半導体領域２０２が形成されている。図２ａに示す実施形態では、半導体領域２０２は、Ｐ導電型を提供するようにドープされる。領域２０２に隣接して、半導体領域２０２とは逆の導電型を与えるドーパント材料を含有するドレイン領域およびソース領域２０４が形成されている。本例では、ドレイン領域およびソース領域２０４と半導体領域２０２の間の界面に対応するＰＮ接合が形成されるように、ドレイン領域およびソース領域２０４は多量にドープされる。また、ドレイン領域とソース領域２０４の間にチャネル領域２０３が形成されている。] 図１ｅ 図２ａ
[0032] １つの例示的な特定の実施形態では、チャネル領域２０３は、ドレイン領域およびソース領域２０４に対して逆極性にドープされた第１のチャネル部分領域２０３Ａを有しうる。このため、第１のチャネル部分領域２０３Ａは、例えば、図１ａのトランジスタ１００を従来のエンハンスメント型トランジスタの「従来の」チャネル領域とみなすことができる。また、本実施形態では、チャネル領域２０３は、第１のチャネル部分領域２０３Ａと逆極性にドープされ、このため「デプレッション型」チャネルとみなすことができる第２のチャネル部分領域２０３Ｂも更に有する。図２ａのトランジスタデバイス２００はＮ型トランジスタであるため、第１のチャネル部分領域２０３ＡはＰ型にドープされ、第２のチャネル部分領域２０３ＢはＮ型にドープされる。トランジスタ素子２００は、容量結合によって第１のチャネル部分領域２０３Ａおよび第２のチャネル部分領域２０３Ｂの制御を可能にするように配置されたゲート電極２０５も更に有する。図の実施形態では、二酸化シリコンおよび／または窒化シリコンおよび／または酸窒化シリコンおよび／またはｈｉｇｈ−ｋ誘電材料から構成されたゲート絶縁層２０６によって、ゲート電極２０５がチャネル領域２０３から分離されている。また、トランジスタ素子２００は、チャネル領域２０３の構成のためにここでは「ダブルチャネルトランジスタ」とも呼ばれるが、ゲート電極２０５の側壁に形成された側壁スペーサ２０７を有しうる。図示されていないが、ゲート電極２０５と、ドレイン領域およびソース領域２０４とが実質的にシリコンから構成される場合、金属シリサイドなどの更なる構成要素が、設計要件に応じて設けられてもよいことが理解されるべきである。更に、本発明によって、せり上げドレイン領域およびソース領域、ｆｉｎＦＥＴ素子などの他のトランジスタ構成が使用されてもよいことに留意されたい。また、一般に、ドレイン領域およびソース領域２０４とゲート電極２０５とに電気的接続を提供するコンタクト部は図示されていない。一部の例示的な実施形態では、ドレイン領域とソース領域２０４の一方をゲート電極２０５に接続する接続が提供されうる。対応する接続が、いわゆる局所的な相互接続の形で規定されても、デバイスレベルの上に形成されるメタライゼーションレベルの一方に規定されてもよい。別の場合には、それぞれのゲート端子、ドレイン端子およびソース端子が個々にアクセス可能であってもよい。] 図１ａ 図２ａ
[0033] トランジスタ２００は、ドレイン領域およびソース領域２０４とチャネル領域２０３とに対応しない半導体領域２０２の一部に接続するコンタクト領域２０８を更に有しうる。通常、半導体領域２０２のこの部分は、ボディまたはバルク領域と呼ばれ、２０２Ｂで示される。したがって、コンタクト領域２０８は、ボディ領域２０２Ｂに電気的に接続される一方、少なくとも特定の電気的構成について、個々のＰＮ接合によって、ドレイン領域およびソース領域２０４とチャネル領域２０３とから電気的に分離されうる。コンタクト領域２０８は、図２ａには模式的にしか示されていないコンタクト構造２０８Ａと適切に接続されており、どのような適切な回路装置を使用することができ、これについては後で詳細に説明する。したがって、コンタクト領域２０８は、コンタクト構造２０８Ａによって、後で詳細に説明する可変制御電圧に接続されうる。基板２０１の全体的な構成に応じて、可変制御電圧を共通に印加することが適切であると考えられる場合、コンタクト領域２０８が、トランジスタの複数のボディ領域に接続されてもよいことが理解されるべきである。別の例示的な実施形態では、想定する回路機能が必要とするそれぞれの可変制御電圧が、トランジスタ素子に個々に印加されてもよい。] 図２ａ
[0034] 図２ｂは、Ｐ型トランジスタとして構成される場合のトランジスタ素子２００を模式的に示す。このため、図２ｂのトランジスタ素子２００は、図２ａを参照して上で説明したものと同じ構成要素を備えるが、ドレイン領域およびソース領域２０４、チャネル部分領域２０３Ａ，２０３Ｂ、半導体領域２０２（このためボディ領域２０２Ｂも）が、図２ａのデバイスと逆極性にドープされている点が異なる。] 図２ａ 図２ｂ
[0035] 図２ａまたは図２ｂに示す半導体デバイス２００を形成するための代表的なプロセスフローには、以下のプロセスが含まれうる。トランジスタ２００の全体的な寸法を規定し、隣接する回路要素間を電気的に絶縁する分離構造（図示せず）を形成した後に、実績のあるイオン注入サイクルによって、半導体領域２０２の垂直方向のドーパントプロファイルが形成されうる。このイオン注入シーケンス中に、チャネル領域２０３の垂直方向のドーパントプロファイルも規定されうる。例えば、イオン注入によって半導体領域２０２にＰ型材料をドープした後、および／または事前ドープされた基板を提供することによって、または、ドーパントを含む堆積雰囲気中でエピタキシャル成長半導体層を形成することによって、第２のチャネル部分領域２０３Ｂに対応するＮ型ドープ領域が作成されうる（図２ａ）。このために、第２のチャネル部分領域２０３Ｂを形成するためのＮ型ドーパント材料のイオン注入時のチャネリング効果を低減させるために、半導体領域２０２の表面部分が事前にアモルファス化されうる。その後、Ｐ型ドープされた第１のチャネル部分領域２０３Ａを形成するために、更に別のイオン注入シーケンスが実施されうる。この２回の注入サイクルでは、半導体領域２０２内に所望の濃度および特定の深さを得るために、ドーズ量および注入エネルギーが適切に選択されうる。対応するプロセスパラメータは、シミュレーション計算および／またはテストランを行うことによって容易に得ることができる。別の実施形態では、必要な型のドーパントを含む堆積雰囲気中で、１〜２層の半導体層がエピタキシャル成長されうる。例えば、半導体領域２０２上にＮ型半導体層が成長され、その後、所望の膜厚のＰ型半導体層がエピタキシャル成長されうる。同様に、第２のチャネル部分領域２０３Ｂを形成するために半導体領域２０２に注入が行われ、その後、ドーパント含有雰囲気内でのエピタキシャル成長によって第１のチャネル部分領域２０３Ａの層が形成されうる。また、ゲート電極２０５によるチャネル領域２０３の制御性を得るために、最終的なしきい値を調整するために、チャネル領域２０３の形成後に、追加のスレッショルド電圧注入が行われてもよい。その後、ゲート絶縁層２０６およびゲート電極２０５が、従来実績のあるプロセスに従って形成され、その後、ドレイン領域およびソース領域２０４を形成するための高度な注入サイクルが実施されうる。その後、実績のあるプロセス技術に従って、ドレイン領域およびソース領域２０４、半導体領域２０２、ならびにチャネル領域２０３中のドーパントを活性化し、アモルファス化または損傷した結晶部分を再結晶させるためのアニールサイクルを含む更に別のプロセスが実施され、続いて、シリサイド形成などの他のプロセスが実施されうる。] 図２ａ 図２ｂ
[0036] 図２ｃは、更に別の例示的な実施形態に係る半導体デバイス２００の断面図を模式的に示し、チャネル領域２０３は、前述したものと同じ構成の第１のサブチャネル２０３Ａを有しうる。更に、第２のサブチャネル２０３Ｂは、ボディ領域２０２Ｂ内で「ドープ領域」とも呼ばれるが、ドレイン領域およびソース領域２０４から実質的に分離されうる。すなわち、それぞれの部分２０２が、ボディ領域２０２Ｂおよびチャネル部分領域２０３Ａに対応する導電型を有するため、ＮチャネルトランジスタではＰ導電型を有するボディ領域２０２が、チャネル部分領域２０３Ａと直接接続しうる。すなわち、ドープ領域または第２のサブチャネル２０３Ｂを、ドレイン領域とソース領域２０４の間に配置された「アイランド」とみなすことができる。更に、図の実施形態では、ドレイン領域およびソース領域２０４の一方に横方向に隣接してコンタクト領域２０８が設けられ、ドレイン領域およびソース領域２０４とコンタクト領域２０８とを分離するために分離構造２０９Ｂが設けられうる。別の例示的な実施形態では、それぞれのＰＮ接合が、ドレインまたはソース領域２０４をコンタクト領域２０８から分離するように、分離構造２０９Ｂが省略されてもよい。一部の例示的な実施形態では、コンタクト領域２０８を横方向に隣接して備えるトランジスタ２００を、他の回路要素から分離するために、更に別の分離構造２０９Ａが設けられうる。したがって、この構成においては、コンタクト構造２０８Ａは、ドレイン領域およびソース領域２０４とゲート電極２０５とに接続するコンタクト構造と共通の製造シーケンスで形成することができる。図２ｃのトランジスタ２００がバルクトランジスタ構成またはＳＯＩ構成でもよく、ボディ領域２０２Ｂの下に埋込み絶縁層が配置されてもよいことが理解されるべきである。] 図２ｃ
[0037] 図２ｄは、埋込み絶縁層２１０を含むＳＯＩ構成を表す更に別の例示的な実施形態に係るトランジスタ２００を模式的に示す。更に、チャネル部分領域２０３Ｂまたはドープ領域が、上記したように、分離された領域として設けられてもよい。] 図２ｄ
[0038] 図２ｅは、デバイス２００の上面図を模式的に示し、コンタクト領域２０８が、ドレイン領域およびソース領域２０４またはこれらの領域の少なくとも一方に隣接して、間に分離構造を設けずに形成されている。また、この場合、コンタクト構造２０８Ａは、ゲート電極２０５とドレイン領域およびソース領域２０４との間の個々のコンタクトと一緒に、共通プロセスシーケンスで効率的に形成することができる。] 図２ｅ
[0039] 図２ｃ〜２ｅに示すトランジスタ２００は例示に過ぎず、チャネル領域２０３のダブルチャネル構成を、ボディ領域２０２に制御電圧を印加するために、ボディ領域２０２Ｂに接続するための適切に設計されたコンタクト領域２０８と組み合わせて提供できる限り、どのような適切な他のトランジスタアーキテクチャが使用されてもよいことが理解されるべきである。] 図２ｃ 図２ｄ 図２ｅ
[0040] 図２ｆは、例えば、実質的に分離された「アイランド」としてドープ領域またはチャネル領域２０３Ｂを形成するための初期の製造段階における、図２ｃまたは２ｄに示すデバイス２００を模式的に示す。図に示すように、分離構造２０９Ａおよび／または２０９Ｂ（図２ｃ）などの分離構造の形成前あるいはその後に、適切に設計された注入プロセス２１１に基づいて、領域２０３Ｂが形成されうる。別の場合には、領域２０３Ｂがドープ層の形で設けられてもよく、この場合、前述したように、エピタキシャル成長法に基づいて行うことができる。] 図２ｃ 図２ｆ
[0041] 図２ｇは、製造が進んだ段階のトランジスタ２００を示し、ゲート電極２０５が形成されており、二酸化シリコン、窒化シリコンまたは任意の他の適切な材料から形成されうるオフセットスペーサ要素２０５Ａを有しうる。更に、半導体層２０２内に所望のドーパントプロファイルを形成して、ボディ領域２０２Ｂ（図２ｃ）を形成するための任意の他の必要な注入プロセスに加えて、ボディ領域２０２に必要な、同じ導電型を提供するドーパント種を挿入するために、傾斜ハロ注入プロセス２１２が実施されうる。ハロ注入２１２は、ドレイン領域とソース領域２０４の間に適切なドーパント勾配を形成することに加えて、注入２１２によって変更されない半導体層２０２内の任意の領域における導電型を反転させるために十分なドーパント濃度も与えうる。このため、ドーパント種の導入後は、実質的に「アイランド」様の領域が得られ、これがチャネル部分領域２０３Ｂとなりうる。] 図２ｃ 図２ｇ
[0042] ドープ領域２０３Ｂが実質的に分離されたチャネル領域であることが望ましい場合、ドープ領域２０３Ｂを形成するための他のどのようなプロセス技術を適用してもよいことが理解されるべきである。したがって、ドープ領域２０３Ｂを、ドレイン領域およびソース領域２０４に接続している「接続された」チャネル領域の形で提供するか、あるいは絶縁した領域（例えば図２ｄ〜２ｇに示す領域）で提供するかに関わらず、チャネル領域２０３を形成するために、電界効果トランジスタを形成するための従来の製造プロセスとの高度な適合性を得ることができる。このため、全体的な製造フローを大きく変更せずに、ダブルチャネルトランジスタ２００を、複数の半導体設計中に容易に実施することができる。] 図２ｄ 図２ｅ 図２ｆ 図２ｇ
[0043] トランジスタ２００の完成後に、コンタクト領域２０８がデバイス２００の前面から接触する場合、それぞれのコンタクト構造を実績のあるプロセス技術に基づいて形成することができる。別の場合には、実績のあるバックサイドコンタクト方式を使用してもよい。]
[0044] トランジスタ素子２００の基本的な動作挙動は、例えば図２ｃに示すトランジスタ２００の形では「Ｎ型トランジスタ」と呼ばれうる。すなわち、ドレイン領域およびソース領域と、領域またはチャネル部分領域２０３ＢとがＮ導電型を有し、ボディ領域がＰ導電型を有しうる。このため、ドレイン領域およびソース領域２０４に適切な電圧が引加された状態で、コンタクト領域２０８を介して、ゲート電極２０５とボディ領域２０２Ｂとに、それぞれの制御電圧が引加されうる。このため、ゲート電極２０５およびボディ領域２０２Ｂによってチャネル領域２０３の導電度を変えることができ、これにより、トランジスタ２００の応答が、Ｐ型挙動からＮ型挙動に、またこの逆に変化しうる動作挙動が得られる。すなわち、特定の電圧範囲の間で、トランジスタ２００の応答を、ボディ領域２０２Ｂに供給する制御電圧によって支配することができるが、それ以外の電圧区間では、トランジスタ応答が、ゲート電極２０５における電圧によって実質的に決定され、これによって、遷移スロープ中に望ましい局所的最大値を形成することができる。] 図２ｃ
[0045] 図３ａは、Ｎ型トランジスタの形のトランジスタ２００から得られる測定データを模式的に示し、コンタクト領域２０８に供給する制御電圧ＶＢを変えた場合に、ドレイン−ソース領域間の電流（縦軸）が、ゲート電極２０５に供給する制御電圧ＶＧ（横軸）に対してプロットされている。図３ａに示すように、ボディ領域２０２Ｂに供給する制御電圧ＶＢが約０〜１ボルト（便宜上、ＶＢ＝＋０．５〜−０．１Ｖの個々のスロープのみを示す）の範囲において、それぞれの代表的なトランジスタ挙動を得ることができる。特定の「スレッショルド電圧」において、電流の恒久的な増加が観察されるが、これが、顕著な増加を有する各種曲線Ｂに示すように、ボディ電圧の変化に伴ってシフトする。一方、ボディ電圧を高い負の値に上げると、ゲート電圧の制御効果が著しく低下し、その結果、ゲート電圧に対する電流の依存性が適度に低下する一方で、曲線Ａに示すように、ボディ領域２０２Ｂに供給する制御電圧ＶＢの変化に伴い電流が大きく変化する。] 図３ａ
[0046] 図３ｂ，３ｃは、Ｐ型ダブルチャネルトランジスタのそれぞれの測定データを模式的に示す。図に示すように、図３ｂは、ゲート電圧（横軸）を−１ボルト〜＋１ボルトに変化させ、ボディ電圧も−０．５〜−１ボルトに変化させた場合のドレイン／ソース電流（縦軸）を示す。図に示すように、ボディ電圧ＶＢを変えることで、ドレイン／ソース電流を大きく変化させることができるが、ゲート電圧ＶＧに対する依存は小さい。] 図３ｂ
[0047] 一方、図３ｃは、ボディ電圧が＋１ボルトの場合のトランジスタの応答を模式的に示し、ゲート電極に供給する制御電圧ＶＧに対して電流の流れを変え、これにより、実質的にＮチャネル様の挙動を実現することができる。] 図３ｃ
[0048] ゲート電極２０５に供給する制御電圧とボディ領域２０２Ｂに供給する制御電圧間の相互作用のため、遷移スロープ中により顕著な局所的最大値を得ることができる。このようにして、次に説明するように、高い機能性および／または空間消費の低減を実現した新しい回路構成を提供することができる。]
[0049] 図４ａは、図２ａ〜２ｇを参照して上で説明したのと同様であり、図３ｂ〜３ｃを参照して説明した動作挙動を有しうる、Ｐ型ダブルチャネルトランジスタを有する電子回路の回路図を模式的に示す。このため、電子回路４５０は、ゲート端子４０５を備えるトランジスタ４００を有し、ゲート端子４０５は、ドレイン端子４０４Ｄに接続されうる。一方、ソース端子４０４Ｓは、供給電圧ＶＤＤに接続されうる。更に、ボディコンタクト４０８Ａは、回路４５０の入力として使用されうる。抵抗素子（例えば、シャント抵抗４２０）がトランジスタ４００（すなわちノード４２１）に接続され、トランジスタ４００は、出力端子としても機能し、かつドレイン端子４０４Ｄおよびゲート端子４０５にも接続されうる。] 図２ａ 図２ｂ 図２ｃ 図２ｄ 図２ｅ 図２ｆ 図２ｇ 図３ｂ 図３ｃ 図４ａ
[0050] 図４ｂは、Ｎ型トランジスタ４００が提供されうる構成の回路４５０を模式的に示す。このため、ソース端子４０４Ｓはグラウンド電位に接続され、抵抗素子４２０は供給電圧ＶＤＤに接続されうる。] 図４ｂ
[0051] 図４ａ，４ｂに示す回路４５０は、遷移スロープ中に顕著な局所的な最大値と最小値を得ることができる回路構成を表しうる。すなわち、ボディ端子４０８Ａに接続する入力電圧を変えた場合の応答により、出力電圧が、トランジスタの従来の遷移スロープとは逆に、特定の電圧範囲で局所的な最大値と最小値を有するようになる。] 図４ａ
[0052] 図４ｃは、図４ａ，４ｂに示す回路４５０から得られるそれぞれの測定データを模式的に示す。横軸は、参照電位（例えばグラウンド電位）に対する入力電圧を表す。左側の縦軸は、回路ノード４２１において得られる出力電圧を表す。右側の縦軸は、ボディコンタクト４０８Ａを流れる入力電流を表す。] 図４ａ 図４ｃ
[0053] 図４ｃの曲線Ａは、遷移スロープ（すなわち、図４ａの回路４５０のノード４２１において得られる出力電圧の変化）を表す。図に示すように、左側においては、入力電圧を上げると、出力電圧が上がり、このためトランジスタ４００の導電度を下げることができる。このため、入力電圧のこの範囲では実質的にＮチャネルトランジスタ様の挙動を得ることができる。入力電圧を上げると、増加がさほど顕著でない区間の後に、出力電圧が低下する。この挙動は、入力電圧の増加に伴ってトランジスタ４００の導電度が低下するため、Ｐ型チャネルトランジスタを示しうる。入力電圧を更に上げると、出力電圧の更なる増加が観察され、これはＮチャネル様の挙動とみなすことができる。したがって、Ｐチャネル挙動に対応する領域に挟まれた、Ｎチャネル様の挙動に対応する領域により、導電度の顕著な最大値と、このため出力電圧の最小値を得ることができる。] 図４ａ 図４ｃ
[0054] 図４ｃの曲線Ｂは、ボディコンタクト４０８Ａから引き出して測定した入力電流を表し、低い入力電圧において顕著な負の値を有し、Ｐチャネル挙動に対応する領域において実質的にゼロに達する大きさに著しく低下しうる。] 図４ｃ
[0055] 同様に、曲線Ｃは、Ｎ型ダブルチャネルトランジスタ４００を有する図４ｂの回路４５０の遷移スロープを表す。図に示すように、低い入力電圧を始点とし、入力電圧の増加に伴い出力電圧が増加し、入力電圧の上昇に伴い導電度が低下するため、Ｐチャネル様の挙動を表す。約０．６ボルトの入力電圧において、入力電圧の増加に伴い出力電圧が低下し、入力電圧の増加に伴いトランジスタ４００の導電度が上昇するため、Ｎチャネル様の挙動を示す。入力電圧を更に別に上げると、入力電圧の増加と共にトランジスタ４００の導電度が低下し、出力電圧が増加するため、実質的にＰチャネル様の挙動を得ることができる。] 図４ｂ
[0056] 基本的な回路構成４５０から、以下に説明する他の回路が画定されてもよい。]
[0057] 図５ａは、電子回路５５０を模式的に示す。この場合、例えば、Ｐ型ダブルチャネルトランジスタとＮ型ダブルチャネルトランジスタが、例えば、回路４５０を参照して説明したように、個々の抵抗性負荷として機能するように結合され、これによりインバータ機能が得られる。図に示すように、インバータ５５０は、上記したのと同じ構成を有しうるＮ型チャネルトランジスタ５００Ｎを備えうる。同様に、上記したような構成を有するＰ型ダブルチャネルトランジスタ５００Ｐが提供されうる。信号入力が、トランジスタ５００Ｐのボディコンタクト５０８Ａに接続されうる。一方、信号出力が、トランジスタ５００Ｎのボディコンタクト５０８Ａに接続されうる。また、トランジスタ５００Ｎのソース５０４Ｓは、グラウンド電位または負電源電圧ＶＳＳに接続され、ゲート５０５とドレイン５０４Ｄは入力ノードに、このためトランジスタ５００Ｐのボディコンタクト５０８Ａに接続される。Ｐ型ダブルチャネルトランジスタ５００Ｐのソース５０４Ｓは供給電圧ＶＤＤに接続され、ドレイン５０４Ｄとゲート５０５は出力ノードに接続される。] 図５ａ
[0058] 図５ｂは、入力電圧を−１．０〜１．０Ｖに変えたときの、インバータ５５０の応答を模式的に示す。図に示すように、インバータ５５０は３つの明確な異なる出力値を有し、−１〜約０．５の入力電圧では、約０．７ボルトの「高レベル」を得ることができる。更に、約０．１ボルトの入力電圧に対して更なる「高レベル」が得られ、約０．８ボルトの入力電圧に対して「低レベル」が得られうる。このため、出力信号の一部が入力に適切にフィードバックされる場合に、インバータ５５０の挙動を、例えば発振回路に使用することができる。また、回路５５０を論理回路に組み込んで、複数の論理状態を提供してもよく、この構成は、少ない回路要素数でより多くの論理状態を実現できるため、全体的な回路効率を改善するために使用することができる。] 図５ｂ
[0059] 図５ｃは、更に別の例示的な実施形態に係る回路５５０を模式的に示し、制御可能なボディコンタクトを有する少なくとも１つのダブルチャネルトランジスタを使用することにより、「モノフロップ」回路を形成することができる。図に示す回路５５０では、Ｎ型ダブルチャネルトランジスタ５５０が、別の回路素子５２０（例えば、従来のシングルチャネル電界効果トランジスタ、あるいはダブルチャネルトランジスタであるＰチャネルトランジスタ）と組み合わせて提供され、ボディコンタクトがトランジスタ５２０のソースに接続されうる。図に示すように、入力ノードＶｉｎが、ゲートおよびドレイン５０５，５０４Ｄのほか、トランジスタ５２０のゲートにも接続されうる。一方、出力電圧ノードＶｏｕｔは、ボディコンタクト５０８Ａと、トランジスタ５２０のドレインとに接続されうる。図５ｃに示すような回路５５０が、Ｐ型ダブルチャネルトランジスタに基づいて提供されてもよく、この場合、「負荷トランジスタ」５２０の代わりにＮチャネルトランジスタが使用されうる点が理解されるべきである。] 図５ｃ
[0060] 図５ｄは、約０．８５ボルトに対応するモノフロップ５５０の出力を最初に設定するためのパルスの印加後の、入力ノードＶｉｎおよび出力ノードＶｏｕｔにおける電圧を示す図を模式的に示す。この状態は、別の入力パルス（例えばＶＤＤに対するパルスＡまたはＶＳＳに対するパルスＢ）には依存せず、安定であってもよい。このため、回路５５０は、一度設定されると、入力電圧の変化に応答せず、この状態を保持することができる。] 図５ｄ
[0061] 図５ｅは、別の例示的な実施形態に係る電子回路５５０を模式的に示す。基本的に、回路５５０は図５ｃの回路５５０に対応するが、入力と出力が入れ替わっている。すなわち、図５ｅに示す回路５５０は、Ｎ型ダブルチャネルトランジスタ５００Ｎを有し、Ｎ型ダブルチャネルトランジスタ５００Ｎは、従来のシングルチャネルトランジスタＰチャネルトランジスタ、あるいは、制御入力がソース端子５２０Ｓに接続されているＰ型ダブルチャネルトランジスタとして提供されたＰチャネルトランジスタ５２０に接続されている。このため、入力ノードＩＮがボディコンタクト５０８Ａに接続され、出力ＯＵＴが、ドレイン５０４Ｄとゲート５０５に接続されている。このようにして、回路５５０は、フリップフロップ回路としてみなすことができ、適度に高いまたは低い電圧（例えばＶＤＤまたはＶＳＳ）の入力パルスが、回路５５０（すなわち、その出力）を２つの異なる安定状態に設定しうる。] 図５ｃ 図５ｅ
[0062] 図５ｆは、更に別の例示的な実施形態に係る回路５５０を模式的に示し、回路５５０は、図５ｅに示すものと基本的に同じ構成を有しうるが、ノード５２１が入力ノードと出力ノードとして使用されうる。] 図５ｅ 図５ｆ
[0063] 図５ｇは、更に別の例示的な実施形態に係る回路５５０を模式的に示し、この場合、それぞれの構成要素（すなわち、ダブルチャネルトランジスタ５００と別の回路素子５２０）が、別個の素子として提供されうる。このため、図５ｇの回路５５０は、パッケージ５３０Ａを有するトランジスタ５００を有し、パッケージ５３０Ａは、適切なコンタクトメタライゼーション構造と組み合わせて、前述したようなトランジスタ構成を有する半導体チップを収容するための任意の適切なキャリア材料を表すことができる。同様に、例えばダブルチャネルトランジスタ、シングルチャネルトランジスタ、抵抗性構造などの形の回路部品５２０が、任意の適切な構成を有するパッケージ５３０Ｂと共に設けられうる。更に、個々のノードまたはコンタクト素子５２２が、パッケージ５３０Ａ，５３０Ｂと共に、基板材料５３１（例えば、プリント基板など）に取り付けられうる。] 図５ｇ
[0064] 図５ｈは、電子回路５５０を模式上面図において模式的に示し、個々の端子（すなわち、ゲート端子５０５、ドレインおよびソース端子５０４Ｄ，５０４Ｓおよびボディ端子５０８Ａ）が、キャリア基板５３１に形成された配線システム５３２に電気的に接続されている。同様に、回路素子５２０は、特定の回路構成に係る、トランジスタ５００と、個々のノード５２１（供給電圧ＶＳＳおよびＶＤＤ、ＩＮおよびＯＵＴなど）とに適切に接続されうる。例えば、図に示すように、この配線方式は、図５ｅに示すようなフリップフロップ回路に対応しうる。] 図５ｅ 図５ｈ
[0065] このため、制御可能なボディコンタクトを有するダブルチャネルトランジスタを使用することにより、個々のデバイスに基づいて、非常に高効率の回路要素を形成することができる。しかし、電子回路５５０が、例えば図５ｇ，５ｈに示すように、特定の基準に係る完成された回路構成を提供するために、別の回路部品を有していてもよいことが理解されるべきである。別の例示的な実施形態では、上記したような回路５５０と、制御可能なボディコンタクトを有するそれぞれのダブルチャネルトランジスタを備える任意の他の回路とを共通の半導体基板に集積してもよく、高い機能性によって、より効率的な回路構成が実現されるため、貴重な半導体面積を効率的に節約することができる。例えば、フリップフロップ回路５５０が、上記したように、メモリセルの基本部品として効率的に使用されてもよく、これによりスタティックＲＡＭ領域に必要とされるトランジスタ素子の数を大幅に削減することができる。] 図５ｇ
[0066] 図５ｉは、図５ｅに示した図５ｅのフリップフロップ回路の測定信号応答を模式的に示す。横軸は時間を表し、左側の縦軸は入力ノードＩＮにおける電圧を表し、右側の縦軸は出力ノードＯＵＴにおける電圧を表す。図に示すように、外部パルス（例えば、Ａｉに示す約１．２ボルトのＶＤＤ）の引加後に、回路が、図４ｂの回路４５０に言及して、図４ｃを参照して上記したものと同様の出力によって応答する。このため、この場合、図４ｂ，４ｃを参照して上記したように、トランジスタ５２０は、応答がダブルチャネルトランジスタ５００の挙動によって実質的に決定される抵抗性負荷であるとみなすことができる。このため、入力パルスＡｉを印加すると、約０．２ボルト（図４ｃ、曲線Ｃ参照）の出力電圧が得られる。パルスＡｉの印加停止後に、回路は、ボディコンタクト５０８Ａ（すなわち、出力電圧ノード）の電圧が約０．８５ボルトのときの、ほぼ０．１ボルトに対応する図４ｃの曲線Ｃの最小値において安定状態をとる。図に示すように、この対応する状態は安定であり、このため、情報の記憶に使用することができる。一方、ＶＳＳに対する入力パルスＡｋにより、出力ノードの電圧が約０．３５ボルトとなりうる。パルスＡｋの印加停止後、Ｐチャネルトランジスタは、トランジスタ５００の入力を高い電圧レベルに引き上げるため、この範囲の入力電圧でのトランジスタ５００のＰチャネル挙動の結果、出力ノードの電圧が更に上昇しうる。図に示すように、この状態も安定であり、回路５５０からの「読出し」となりうる。] 図４ｂ 図４ｃ 図５ｅ 図５ｉ
[0067] 図５ｊは、更に別の例示的な実施形態に係るフリップフロップ５５０を模式的に示し、Ｐ型ダブルトランジスタ５００Ｐは、図５ｅの回路５５０と同様の、入力ノードと出力ノードとを別個に有する構成で使用される。このため、シングルチャネルトランジスタ５２０、あるいは破線で示すようにボディコンタクトがソース端子に接続されているＮ型ダブルチャネルトランジスタを、フリップフロップの相補型トランジスタとして使用することができる。] 図５ｅ 図５ｊ
[0068] 図５ｋは、例えば、図５ｆに示すような共通の入力／出力ノードを有するフリップフロップに対応する回路５５０を模式的に示し、この場合も、Ｐ型ダブルチャネルトランジスタ５００Ｐが、上記したように、ボディコンタクトがソース端子に接続されているＮ型ダブルチャネルトランジスタの形でおそらく提供されるＮチャネルトランジスタと組み合わせて使用されうる。] 図５ｆ 図５ｋ
[0069] したがって、複数の回路を、ボディ制御Ｎ形ダブルチャネルトランジスタとＰ型ダブルチャネルトランジスタに基づいて形成することができ、スタティックＲＡＭ領域を提供する高度な半導体デバイスにおいて、高い情報密度を得ることができる。]
[0070] 図５ｌは、図５ｅ，５ｊを参照して上記したフリップフロップ回路５５０の１つを有しうるＲＡＭセル５６０を表す電子回路を模式的に示す。このため、フリップフロップ回路５５０は、入力ノード５２１ｉと出力ノード５２１ｏを有し、これらは、いずれもセレクト線５１６に接続されている対応するセレクトトランジスタ５６１を介して、ライト線５１２とリード線５１３にそれぞれ接続されうる。したがって、メモリセル５６０を、４つのトランジスタ素子（すなわち、２つのセレクトトランジスタ５６１、１つのダブルチャネルトランジスタ、ならびに、上記したようにシングルチャネルトランジスタまたはダブルチャネルトランジスタの形で提供されうる追加のトランジスタ５２０）に基づいて形成することができる。上記したように、従来の半導体製造技術との高度な適合性を実現しつつ、従来の技術に基づいてボディ制御ダブルチャネルトランジスタを形成することができるため、ＲＡＭセル５６０を実績のあるプロセス技術に従って形成することができ、これにより、６つのトランジスタを備える従来のＲＡＭセルが必要とする面積を約第３分の１節約することができる。] 図５ｅ 図５ｌ
[0071] 図５ｍは、図５ｆ，５ｋを参照して説明した構成に係るフリップフロップ回路５５０を使用することができる更に別の例示的な実施形態に係るメモリセル５６０を模式的に示す。このため、この場合、１つの入出力ノード５２１により、メモリセル５６０の全体的な構成を簡略化することができる。例えば、１つのセレクトトランジスタ５６１を、セレクト線５１６および１つのビット線５１２と組み合わせて使用することができる。この場合、メモリセル５６０が必要とする半導体面積全体を更に削減することができる。] 図５ｆ 図５ｍ
[0072] したがって、メモリセル５６０は、広いメモリ面積を有する複雑な半導体デバイスに有利に実装することができ、スタティックＲＡＭセルの典型的な短いアクセス時間を実現できると共に、必要なトランジスタの数が少ないため、空間消費を大幅に削減することができる。]
[0073] 以上のように、ここに開示の原理は、制御電圧を供給するためのボディ端子を有するダブルチャネルトランジスタに関し、これにより、トランジスタの遷移スロープ中の局所的な最大値または最小値に関して極めて安定な動作挙動が得られる。このため、ボディ制御ダブルチャネルトランジスタの拡張された機能性により、例えばフリップフロップ、発振器、モノフロップなどの構成要素の数の少ない回路機能を実現する可能性を与える新しい回路構成を提供することができ、これにより、ボディ制御ダブルチャネルトランジスタが、別個の構成要素として提供されるか、複雑な半導体デバイスに組み込まれるかを問わず、全体的な回路構成の効率を改善することができる。トランジスタ素子の数を削減できることにより、高い情報密度が実現され、所定の半導体面積に対するメモリセルの個数が多い半導体デバイスの製造が可能となる。]
[0074] 上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。]

权利要求:

請求項1
第１の導電型を有するドレイン領域およびソース領域（２０４）と、少なくとも前記ドレイン領域と前記ソース領域（２０４）の間に形成され、前記第１の導電型とは異なる第２の導電型を有するボディ領域（２０２Ｂ）と、前記ボディ領域（２０２Ｂ）のチャネル領域（２０３）の上に形成され、絶縁層（２０６）によって前記チャネル領域（２０３）から分離されているゲート電極（２０５）と、前記ドレイン領域と前記ソース領域（２０４）の間に配置され、前記第１の導電型を有するドープ領域（２０３Ｂ）と、前記ボディ領域（２０２Ｂ）に接続され、可変制御電圧を受け取るように構成されたボディ端子（２０８Ａ，４０８Ａ）とを備える電界効果トランジスタ（２００，４００，５００Ｐ，５００Ｎ）を有するデバイス。
請求項2
前記ドープ領域（２０３Ｂ）は前記ドレイン領域および前記ソース領域（２０４）から分離されている、請求項１に記載のデバイス。
請求項3
前記ドープ領域（２０３Ｂ）は前記ドレイン領域および前記ソース領域（２０４）に接続されている、請求項１に記載のデバイス。
請求項4
前記電界効果トランジスタ（２００，４００，５００Ｐ，５００Ｎ）に接続された回路素子（４２０，５２０，５００Ｎ）と、前記ボディ端子（２０８Ａ，４０８Ａ）に接続された信号入力端子または信号出力端子の少なくとも一方とを更に有する、請求項１に記載のデバイス。
請求項5
前記ボディ端子に接続された入力と、出力とを有する結合されたデバイス（４５０，５５０）を形成するように、前記電界効果トランジスタ（２００，４００，５００Ｐ，５００Ｎ）に接続された回路素子（４２０，５２０，５００Ｎ）を更に有する、請求項１に記載のデバイス。
請求項6
前記結合されたデバイス（４５０，５５０）は局所的最大値を示す遷移スロープを有する、請求項５に記載のデバイス。
請求項7
前記回路素子（４２０，５２０，５００Ｎ）は抵抗性回路素子（４２０）を表す、請求項４または５に記載のデバイス。
請求項8
前記回路素子（４２０，５２０，５００Ｎ）はシングルチャネル電界効果トランジスタ（５２０）である、請求項４または５に記載のデバイス。
請求項9
前記回路素子（４２０，５２０，５００Ｎ）は、前記第２の導電型を有する第２のドレイン領域および第２のソース領域（２０４）と、少なくとも前記第２のドレイン領域と第２の前記ソース領域（２０４）の間に形成され、前記第１の導電型を有する第２のボディ領域（２０２Ｂ）と、前記第２のボディ領域（２０２Ｂ）の第２のチャネル領域（２０３）の上に形成され、第２の絶縁層（２０６）によって前記第２のチャネル領域（２０３）から分離されている第２のゲート電極（２０５）と、前記第２のドレイン領域と前記第２のソース領域（２０４）の間に配置され、前記第２の導電型を有する第２のドープ領域（２０３Ｂ）とを備える第２の電界効果トランジスタ（２００，５００Ｎ，５００Ｐ）である、請求項４または５に記載のデバイス。
請求項10
前記結合されたデバイスはインバータ回路（５５０）を表す、請求項５に記載のデバイス。
請求項11
前記結合されたデバイスはモノフロップ回路（５５０）を表す、請求項５に記載のデバイス。
請求項12
前記回路素子（４２０，５２０，５００Ｎ）は第２の電界効果トランジスタ（２００，５００Ｎ，５００Ｐ）であり、前記第２の電界効果トランジスタ（２００，５００Ｎ，５００Ｐ）は、前記第２の導電型を有する第２のボディ領域（２０２Ｂ）と、前記第２の電界効果トランジスタ（２００，５００Ｎ，５００Ｐ）のドレイン領域およびソース領域（２０４）の間に配置された第２のドープ領域（２０３Ｂ）を有する、請求項４または５に記載のデバイス。
請求項13
前記電界効果トランジスタと前記回路素子とを収容している共通半導体基板（２０１）材料を更に有する、請求項４または５に記載のデバイス。
請求項14
前記電界効果トランジスタ（２００，４００，５００Ｐ，５００Ｎ）を収容している第１のパッケージ（５３０Ａ）と、前記回路素子（４２０，５２０，５００Ｎ）を収容している第２のパッケージ（５３０Ｂ）と、前記第１のパッケージおよび前記第２のパッケージを取り付けているキャリア基板（５３１）とを更に有する、請求項４または５に記載のデバイス。
請求項15
前記電界効果トランジスタ（２００，５００Ｎ，５００Ｐ）と前記回路素子（５２０）とはフリップフロップ回路（５５０）を形成する、請求項４または５に記載のデバイス。
請求項16
前記フリップフロップ回路（５５０）に接続されたたセレクトトランジスタ（５６１）を更に有し、前記セレクトトランジスタ（５６１）と前記フリップフロップ回路とはスタティックメモリセル（５６０）を形成する、請求項１５に記載のデバイス。
請求項17
リード信号およびライト信号の少なくとも一方を受け取るように構成されたセレクトトランジスタ（５６１）と、前記セレクトトランジスタ（５６１）に接続された第１のボディ領域（２０２Ｂ）を有し、前記第１のボディ領域（２０２Ｂ）への前記リード信号およびライト信号の少なくとも一方の選択的印加を可能にする第１の電界効果トランジスタ（２００，５００Ｐ，５００Ｎ）とを備え、前記第１の電界効果トランジスタ（２００，５００Ｐ，５００Ｎ）は、第１の導電型を有するドレイン領域およびソース領域（２０４）と、前記第１の導電型とは異なる第２の導電型を有する前記第１のボディ領域（２０２Ｂ）と、前記ドレイン領域と前記ソース領域（２０４）の間に配置され、前記第１の導電型を有するドープ領域（２０３Ｂ）とを有する、スタティックＲＡＭセル（５６０）。
請求項18
前記第１の電界効果トランジスタ（２００，５０Ｐ，５００Ｎ）に接続された第２の電界効果トランジスタ（５２０）を更に有し、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとはデータ記憶用のフリップフロップ回路（５５０）を形成する、請求項１７に記載のスタティックＲＡＭセル（５６０）。
請求項19
前記フリップフロップ回路（５５０）は、前記第１のボディ領域（２０２Ｂ）に接続された入力（５２１ｉ）と、前記第１の電界効果トランジスタ（２００，５００Ｐ，５００Ｎ）のゲート電極（２０５）に接続された出力（５２１ｏ）とを有する、請求項１８に記載のスタティックＲＡＭセル。
請求項20
前記第１の導電型を有する第２のボディ領域（２０２Ｂ）と、前記第２の導電型を含む第２のドープ領域（２０３Ｂ）とを有する第２の電界効果トランジスタ（５００Ｐ，５００Ｎ）を更に有する、請求項１７に記載のスタティックＲＡＭセル。