遅延同期ループを基礎としたクロック復元部が具備された受信部装置

专利摘要:
本発明は、ディスプレイ駆動システムの受信部装置を提供する。受信部で位相同期ループ（ＰＬＬ:Phase Locked Loop）構造を排除して、リファレンスクロック（Reference clock）を生成するための別途の発振器なしに遅延同期ループ（ＤＬＬ:Delay Locked Loop）構造だけで具現されたクロック復元部を利用して、データ信号の間に同一の大きさで埋め込まれたクロック信号を復元することができるようにした遅延同期ループを基礎としたクロック復元部が具備されたことを特徴とする。
公开号:JP2011514560A
申请号:JP2010550615
申请日:2010-02-09
公开日:2011-05-06
发明作者:ジョン・ヒュンキュ；モン・ヨンフワン
申请人:シリコン・ワークス・カンパニー・リミテッドＳｉｌｉｃｏｎ Ｗｏｒｋｓ Ｃｏ．， ＬＴＤ．；
IPC主号:G09G3-20

专利说明:

[0001] 本発明は、ディスプレイ駆動システムの受信部装置に関し、より詳細には、受信部で位相同期ループ（ＰＬＬ:Phase Locked Loop）構造を排除して、リファレンスクロック（Reference clock）を生成するための別途の発振器なしに遅延同期ループ（ＤＬＬ:Delay Locked Loop）構造だけで具現されたクロック復元部を利用して、データ信号の間に同一の大きさで埋め込まれたクロック信号を復元することができる、遅延同期ループを基礎としたクロック復元部が具備された受信部装置に関する。]
背景技術

[0002] 一般に、ディスプレイ装置は画像データをディスプレイするパネルを駆動するために画像データを処理して、タイミング制御信号を生成するタイミング制御部（Timing Controller）と、このようなタイミングコントローラーで伝送される画像データとタイミング制御信号を使ってパネルを駆動するデータ駆動部を含んで構成される。]
[0003] 前記タイミングコントローラーとデータ駆動部との間にディスプレイしようとする画像データを送るインターフェースとしては、データ信号線とクロック信号線を複数のデータ駆動部が共有するマルチドロップ（Multi-Drop）方式、データ差動信号とクロック差動信号が各データ駆動部に別に供給されるＰＰＤＳ（Point-to-Point Differential Signaling）伝送方式、及びデータとクロック信号がマルチレベルに区別されて、タイミングコントローラーでこのように区別されたクロック信号が埋め込まれたデータ差動信号を独立された各信号線によってデータ駆動部に送るインターフェースなどが利用されている。]
[0004] また、本出願人は大韓民国特許出願第１０−２００８−０１０２４９２号でクロック信号が同一の大きさでデータ信号（ＬＶＤＳデータ）の間に埋め込まれた単一レベル信号を利用してデータとクロックを独立された単一信号線によって共に送って受信部でこれを復元することができるインターフェースを提案した。]
[0005] この時、前記クロック信号が埋め込まれたデータ差動信号を独立された各信号線によってデータ駆動部に送るインターフェースでは送信部で各データビットに対応しながら周期的な遷移を有する送信信号を生成して、前記周期的な遷移は一定な個数のデータビットの間に挿入されたダミービットによって生成できる。すなわち、伝送しようとするデータビットの直前または直後部分がデータビットと互いに異なる値を有するようにして、周期的な遷移（transition）を引き起こす。この場合データ駆動部に具備された受信部では別途のクロック信号を受けることができないために、クロック信号が埋め込まれたデータ差動信号を受信して元々のデータに復元するためには受信した差動信号からデータ信号の間に埋め込まれた（embedding）クロック信号を復元しなければならなかった。]
[0006] したがって、受信部にはクロック信号を復元するための復元回路が具備されなければならないが、従来にはこのようなクロック復元回路が位相同期ループ（ＰＬＬ）構造で構成されることが一般的であった。すなわち、受信したデータを復元するためには受信部で内部発振して生成されるクロック信号であるリファレンスクロック（Reference clock）がなければならないので、このようなクロック信号復元回路はリファレンスクロックを生成するための発振器を具備する位相同期ループ（ＰＬＬ）で構成されるものが一般的であった。]
[0007] それによって、従来のデータ駆動部に具備された受信部は、大韓民国登録特許公報第１０−８６８２９９号に開示したように、信号線を通じて受信した差動信号の周期的な遷移から受信クロック信号を生成するクロック生成部と、前記受信クロック信号によって前記差動信号をサンプリングして、複数のデータビットを復元するサンプラーを含んで構成された。]
[0008] この時、前記クロック生成部は、受信した差動信号の周期的な遷移及びフィードバッククロック信号の遷移の間の時間差に対応する信号を出力する遷移検出回路と、前記遷移検出回路から出力される信号によってフィードバッククロック信号と受信クロック信号の位相を変更する発振器を含んで構成された。]
[0009] この場合前記遷移検出回路は、初期同期時に入力されたクロック信号によって発振器の発振周波数が合わせられ、以後データが入って来るときイネーブル信号によって遷移検出器（Transition Detector）の動作を止めるか、または動作させるように構成された。この場合、初期同期時に入力されたクロック信号によってイネーブル信号が発生するが、イネーブル信号区間以外の時間領域ではクロックエッジがないので、受信クロック信号の生成には影響を及ぼさなくなる。]
[0010] このように前記クロック生成部は、イネーブル信号が論理ハイである区間で、ダミービットで作られた受信信号の立上りエッジ（rising edge）または立下りエッジ（falling edge）だけを遷移で認識して、前記イネーブル信号が論理ローである区間では遷移で認識しなくて、発振器で生成された受信クロックの周波数と位相がダミービットによる周期的な遷移から脱しないように構成された。]
[0011] すなわち、従来のクロック生成部は初期同期以後に発振器内部のフィードバック信号がオシレーターに再び入力されて、イネーブル信号を生成する特徴を有する位相同期ループ（ＰＬＬ）構造を基礎として構成された。]
発明が解決しようとする課題

[0012] しかし、このように位相同期ループ（ＰＬＬ）構造を基礎として構成された従来のクロック生成部は、内部フィードバックループであるＰＬＬループでジッタ（jitter）が持続的に累積する問題点があった。]
[0013] また、従来のクロック生成部は、初期同期時には受信信号が直接発振器に入力されて、イネーブル信号を生成する遅延同期ループ（ＤＬＬ）の特徴を示すように構成されて、初期同期以後には発振器内部のフィードバック信号が発振器に入力されて、イネーブル信号を生成する位相同期ループ（ＰＬＬ）の特徴を示すように構成されることもできた。]
[0014] しかし、このように初期同期時には遅延同期ループ（ＤＬＬ）構造によって動作して、初期同期以後からは位相同期ループ（ＰＬＬ）構造によって動作するように構成された従来のクロック生成部は、動作過程のうちでループ（Loop）の変更によって発振周波数及び位相に撹乱が発生するという問題点があった。]
[0015] また、位相同期ループ（ＰＬＬ）構造によって初期同期以後のイネーブル信号が生成されるので、内部フィードバックループであるＰＬＬループでジッタが持続的に累積する問題点がずっと存在していた。]
[0016] 本発明が解決しようとする技術的課題は、信号線を通じて受信した入力信号（ＣＥＤ信号）が電圧制御発振器（ＶＣＯ）に入力されないで別途の内部発振器によって生成される内部クロック信号をリファレンスクロックにして、入力信号との位相差を比べた後内部クロック信号の位相を調節して、データ復元に利用する位相同期ループを排除して、前記入力信号（ＣＥＤ信号）を遅延ライン（ＶＣＤＬ）に直接入力させて遅延させることで、別途の内部発振器なしにリファレンスクロックを生成して、このようなリファレンスクロックをデータ復元に利用する遅延同期ループだけでクロック信号を復元するようにすることで、別途のクロック信号がない受信部でもクロック信号がフィードバックループを持続的に通りながらジッタ（jitter）が累積することを防止することができる、遅延同期ループを基礎としたクロック復元部が具備された受信部装置を提供することにある。]
課題を解決するための手段

[0017] 前記課題を達成するための遅延同期ループを基礎としたクロック復元部が具備された受信部装置は、クロック信号がデータ信号の間に周期的に埋め込まれて伝送される入力信号（ＣＥＤ信号）を受信して、クロック信号を復元して出力するクロック復元部と、データ信号を復元して出力する直列−並列変換部が具備された受信部装置において、前記入力信号（ＣＥＤ信号）はクロック信号が同一の大きさでデータ信号の間に周期的に埋め込まれた単一レベル信号で構成されて、前記クロック復元部はリファレンスクロックを生成するための内部発振器が排除された遅延同期ループ（ＤＬＬ）を基礎として構成されることを特徴とする。]
[0018] また、本発明による受信部装置のクロック復元部は、遅延同期ループ（ＤＬＬ）がクロック訓練期間（クロックトレーニング期間またはクロック学習期間）の間に遅延ラインに入力される入力信号（ＣＥＤ信号）によって復元されるマスタークロック信号（ＭＣＬＫ）でリファレンスクロックを生成して、前記クロック訓練期間が終わった後クロック信号が埋め込まれたデータ信号によって復元されるマスタークロック信号（ＭＣＬＫ）でリファレンスクロックを生成するように構成されることを特徴とする。]
発明の効果

[0019] 本発明は、遅延同期ループだけを基礎として構成されたクロック復元部を利用して、データ信号の間に同一の大きさで埋め込まれて伝送されたクロック信号を復元することで、位相同期ループでのフィードバックループによってジッタが累積することを防止して、遅延同期ループと位相同期ループの混用によって発振周波数と位相に撹乱が生ずることを防止することができる長所がある。]
図面の簡単な説明

[0020] 本発明によるクロック信号が埋め込まれた単一レベル信号を受信する受信部装置のブロック構成図である。
本発明によるクロック信号が埋め込まれた単一レベル信号でなされた伝送データの例示図である。
本発明によるクロック復元部の構成図である。
本発明によるクロック生成部の構成図である。
本発明によるクロック復元部の動作を示すタイミング図である。
同じく、本発明によるクロック復元部の動作を示すタイミング図である。]
実施例

[0021] 以下では、本発明の具体的な実施例を図面を参照して詳しく説明するようにする。]
[0022] 図１は、本発明によるクロック信号が埋め込まれた単一レベル信号を受信する受信部装置の概略的なブロック構成図である。] 図１
[0023] 図１を参照すれば、クロック信号が埋め込まれた単一レベル信号を受信する受信部装置は、タイミング制御部から直列信号線を通じて伝送された単一レベル信号（ＣＥＤ:clock embedded data）を受信して、並列データに変換した後復元データ信号（recovered data）をディスプレイパネルに送る直列−並列変換部（Serial to parallel converter）１００と、前記単一レベル信号（ＣＥＤ信号）に埋め込まれたクロック信号を抽出して、データ信号の復元に利用するサンプリングクロック信号（sampling clock signal）を前記直列−並列変換部に送ってデータ出力のための受信クロック信号（recovered clock）を復元するクロック復元部（clock recovery unit）２００を含んで構成される。] 図１
[0024] 本発明は、クロック復元部２００で生成されたクロック信号が内部フィードバックループを通りながら持続的にジッタ（jitter）が累積する位相同期ループ（ＰＬＬ:Phase Locked Loop）を基礎としたクロック復元部の問題点を解決するために、ジッタが持続的に累積されない遅延同期ループ（ＤＬＬ:Delay Locked Loop）だけを利用して、別途のリファレンスクロック（Reference clock）を生成するために発振器なしに受信部でクロックを復元することができるようにしたクロック復元部２００を提案するものである。よって、このようなクロック復元部を除いた直列−並列変換部１００のような受信部の他の構成要素は単一レベル信号を受信して復元する通常的な受信部と類似に構成されることができるので、以下では遅延同期ループ（ＤＬＬ）だけを基礎として構成されたクロック復元部２００の構成を詳しく説明する。]
[0025] この時、前記受信部の装置で受信する単一レベル信号（ＣＥＤ信号）は、送ろうとするデータ信号の間にクロック信号が埋め込まれた（embedding）信号として、前記タイミング制御部で信号線を利用してデータ駆動部に送る。この時、前記単一レベル信号（ＣＥＤ信号）は、前記データ信号の間にクロック信号が同一の大きさで埋め込まれることが望ましいが、前記クロック信号がマルチレベルで埋め込まれて構成されることもできることは勿論である。この時、前記ＣＥＤ信号は信号線を通じて受信部装置で受信する入力信号として、一つの差動信号（Differential Signal）で構成することができるだけではなく、単一信号（Single-ended Signal）で構成することもできる。]
[0026] 図２は、本発明によるクロック信号が埋め込まれた単一レベル信号でなされた伝送データの例示図である。] 図２
[0027] 図２を参照すれば、前記単一レベル信号でなされた伝送データ（ＣＥＤ信号）は、各データビットの間に周期的に同一の大きさのクロックビットを挿入して、挿入されたクロックビットの立上りエッジまたは立下りエッジを示すためにデータとクロックビットとの間にダミービットを挿入して構成される。この時、前記ダミービットとクロックビットは、回路設計を容易にするために信号の幅をさらに広く可変することもできることは勿論である。] 図２
[0028] 前記タイミング制御部は、データを送る前に先ずクロック信号だけで構成された伝送データ（ＣＥＤ信号）を送ることでクロック訓練（clock training）を始める。前記データ駆動部は、遅延同期ループ（ＤＬＬ）自体のＬＯＣＫ信号及び隣接した他のデータ駆動部から入力されたＬＯＣＫ信号の組合または初期同期が終わったことを知らせる制御信号が“Ｈ”状態（論理ハイ状態）になった後クロック訓練期間の間に伝送されるＣＥＤ信号によってデータサンプリングに使用する受信クロック信号を復元し、受信クロック信号が安定化されれば、ＬＯＣＫ信号（ＬＯＣＫ１〜ＬＯＣＫＮ）は、“Ｈ”状態を出力する。]
[0029] 前記タイミング制御部は、一定時間以後クロック訓練を終わらせてＣＥＤ信号の伝送を始める。仮に、データ伝送中にＬＯＣＫ信号が“Ｌ”状態（論理ロー状態）に変わればタイミング制御部は直ちにクロック訓練を始めて所定時間の間に持続する。]
[0030] 図３は、本発明によるクロック復元部の構成図である。] 図３
[0031] 図３を参照すれば、前記クロック復元部２００は遅延同期ループ（ＤＬＬ:Delay Locked Loop）だけを基礎として構成されて、送信部から伝送されるデータである単一レベル信号（ＣＥＤ信号）からクロック信号を復元してデータを検出するのに利用される一つ以上のサンプリングクロック信号と受信クロック信号を生成できるように、前記入力信号（ＣＥＤ信号）からマスタークロック信号（ＭＣＬＫ）を生成するクロック生成部２１０と、前記クロック生成部で生成されたマスタークロック信号（ＭＣＬＫ）を遅延させて、遅延程度による多様な位相を有するように復元された受信クロック信号（recovered clock）を出力する遅延ライン２２０と、前記遅延ラインでの複数の受信クロック信号を比べて位相差または時間差を検出する位相差検出器２３０と、前記位相差検出器の比較結果によって遅延制御信号（ＶＣＴＲＬ）を生成して、前記遅延ラインに供給する低域通過フィルター２４０と、を含んで構成される。] 図３
[0032] 前記クロック生成部（clock generator）２１０は、遅延ライン２２０から出力される多くの遅延クロック信号のうちで少なくともいずれか一つ以上の信号によってマスク信号（ＭＡＳＫ）、プルアップ信号（ＰＵ）またはプルダウン信号（ＰＤ）を生成して、データ信号の間に埋め込まれたクロック信号を復元するように構成される。よって、前記クロック生成部２１０は、遅延ライン２２０から出力される複数の遅延クロック信号（ＣＫ１，ＣＫ２，…，ＣＫ２Ｎ＋１）を入力として受信されて、前記複数の遅延クロック信号が生成される前にはクロック訓練期間の間に入力される信号（ＣＥＤ信号）によってマスタークロック信号（ＭＣＬＫ）を生成する。この時、前記複数の遅延クロック信号の個数は少なくとも２Ｎ＋１個より大きいか、または同じでなければならないし、ここで、前記Ｎはクロックビットの間に存在するデータビットの個数を示す自然数である。]
[0033] 図４は、本発明によるクロック生成部の構成図である。] 図４
[0034] 図４を参照すれば、前記クロック生成部２１０は前記複数の遅延クロック信号を受信してマスク信号（ＭＡＳＫ）を生成するマスク信号生成部２１１と、前記マスク信号によって遮断スイッチをスイチングさせて、入力信号（ＣＥＤ信号）の伝達状態を調節する通過スイッチ２１２と、前記タイミング制御部から伝送されたＬＯＣＫ信号とマスク信号（ＭＡＳＫ）によって前記入力信号（ＣＥＤ信号）の直接的な伝達可否を遮断する遮断スイッチ２１３と、前記遮断スイッチが遮られた場合前記複数の遅延クロック信号（ＣＫ１，ＣＫ２，…，ＣＫ２Ｎ＋１）のうち少なくとも一つ以上の信号によってお互いに相補的に動作して、マスタークロック信号（ＭＣＬＫ）を生成して出力するプルアップ部（Pull up）２１４とプルダウン部（Pull down）２１５、及び前記プルアップ部２１４の一端を電圧電源（ＶＤＤ）に連結させる第１スイッチ２１６と前記プルダウン部２１５の一端を接地電源（ＧＮＤ）に連結させる第２スイッチ２１７を含んで構成される。この時、前記ＬＯＣＫ信号は、初期同期が終わったことを示す信号として、遅延同期ループ動作が安定化されたことを示すか、または外部入力信号が安定化されたことを示す。] 図４
[0035] 前記マスク信号生成部（Mask signal generator）２１１は、受信クロック信号を復元するために前記遅延ライン２２０で複数のインバーターを通りながら遅延された後出力される複数の遅延クロック信号（ＣＫ１，ＣＫ２，…，ＣＫ２Ｎ＋１）を入力されて、クロック信号の立上りエッジまたは立下りエッジを検出するためのマスク信号（ＭＡＳＫ）を生成するマスキング回路で構成される。]
[0036] 前記通過スイッチ２１２は、前記ＬＯＣＫ信号によってスイチングしながら遮断スイッチ２１３の動作を制御して、クロック信号のエッジを検出するためのマスク信号（ＭＡＳＫ）を伝達することができるように、前記マスク信号生成部２２０に一端が連結されて、前記入力信号（ＣＥＤ信号）がクロック生成部の出力に伝達されることを遮断する遮断スイッチ２１３に他端が連結されて構成される。]
[0037] この時、前記通過スイッチ２１２は、ＬＯＣＫ信号によって前記マスク信号（ＭＡＳＫ）が遮断スイッチ２１３に連結されるか、または“１”の論理値、すなわち論理ハイ状態を示す値が遮断スイッチ２１３に連結されるように構成される。すなわち、前記ＬＯＣＫ信号が論理ハイ状態である場合には、前記マスク信号（ＭＡＳＫ）によって遮断スイッチが動作し、前記ＬＯＣＫ信号が論理ロー状態である時には、前記入力信号（ＣＥＤ信号）がマスタークロック信号（ＭＣＬＫ）にすぐ連結されるように構成される。]
[0038] また、前記遮断スイッチ２１３は、前記受信部装置に連結された信号線に一端が連結されて、前記遅延ライン２２０に他端が連結されて構成されて、入力信号（ＣＥＤ信号）がマスタークロック信号（ＭＣＬＫ）として前記遅延ライン２２０にそのまま伝達されることを調節して、エッジを検出するマスク信号（ＭＡＳＫ）を前記通過スイッチ２１２から受信するように構成される。]
[0039] また、前記遮断スイッチ２１３の他端は、前記遅延ラインに連結されるプルアップ部とプルダウン部の連結ノードにも共に連結されて、入力信号（ＣＥＤ信号）の出力を遮断して、プルアップまたはプルダウン動作によって復元された信号を出力するように構成される。]
[0040] それによって、前記遮断スイッチ２１３は、前記ＬＯＣＫ信号が論理ハイ状態である場合に通過スイッチ２１２から伝送されるマスク信号（ＭＡＳＫ）によって動作しながら前記入力信号（ＣＥＤ信号）の立上りエッジまたは立下りエッジを検出するように制御されて、前記ＬＯＣＫ信号が論理ロー状態である時には、“１”の論理値によって動作しながら前記入力信号（ＣＥＤ信号）がマスタークロック信号（ＭＣＬＫ）にすぐ伝達されるように構成される。]
[0041] この時、前記ＬＯＣＫ信号が論理ロー（Ｌ）状態である場合には、クロック訓練期間であるので、前記通過スイッチ２１２が“１”の論理値に連結されて前記遮断スイッチ２１３は前記マスク信号（ＭＡＳＫ）の論理状態と無関にいつも前記入力信号（ＣＥＤ信号）をマスタークロック信号（ＭＣＬＫ）にそのまま伝達する。よって、前記クロック生成部２１０でクロック訓練期間の間に伝送されたクロック信号が遅延ライン２２０に伝達される。]
[0042] すなわち、クロック信号のエッジ（edge）を復元するためには、タイミング制御部での伝送時にデータの間に挿入されたクロックの周期に対応する周期を有する初期信号が必要になるが、このような初期信号はリファレンスクロック（Reference clock）を発生するための別途の発振器がなくても、前記クロック訓練期間の間に送信される入力信号を前記クロック生成部２１０でそのまま出力させながら電圧制御遅延ライン（ＶＣＤＬ）や電流制御遅延ライン（ＣＣＤＬ）でなされた遅延ライン２２０に伝達した後遅延させて得ることができる。]
[0043] しかし、前記ＬＯＣＫ信号が論理ハイ（Ｈ）状態である場合には、前記マスク信号生成部２１１で発生されたマスク信号（ＭＡＳＫ）によって入力信号（ＣＥＤ信号）の伝達可否が制御されて、立上りエッジまたは立下りエッジを検出する。すなわち、前記マスク（ＭＡＳＫ）信号が論理ハイ（Ｈ）状態である区間では、前記入力信号（ＣＥＤ信号）のクロックエッジを出力に伝達するが、前記マスク（ＭＡＳＫ）信号が論理ロー（Ｌ）状態である区間では前記遮断スイッチ２１３を動作させて、前記入力信号（ＣＥＤ信号）がそのまま伝達されることを遮断して、一つ以上の遅延クロック信号を利用してプルアップ部やプルダウン部の動作によって前記入力信号（ＣＥＤ信号）でクロック信号のエッジを除いた残り部分を復元する。]
[0044] 前記プルアップ部（Pull-up）２１４とプルダウン部（Pull-down）２１５は、前記ＬＯＣＫ信号が論理ハイ状態でマスク信号（ＭＡＳＫ）が論理ロー状態である場合に前記複数の遅延クロック信号（ＣＫ１，ＣＫ２，…，ＣＫ２Ｎ＋１）のうち少なくとも一つ以上の信号を使用するか、または少なくとも一つ以上の信号を組み合わせてプルアップ信号（ＰＵ信号）またはプルダウン信号（ＰＤ）を生成することでプルアップ及びプルダウン動作を行ってクロック信号のエッジ（edge）を除いた残り部分を復元する。]
[0045] この時、前記プルアップ部（pull-up）２１４は、第１スイッチ２１６を通じて一端が電圧電源（ＶＤＤ）に連結されて、前記プルダウン部（pull-down）２１５も第２スイッチ２１７を通じて接地電源（ＧＮＤ）に連結されるように構成されるように構成される。前記第１スイッチと第２スイッチは、前記ＬＯＣＫ信号が論理ロー状態（Ｌ）である場合にはスイッチが遮られて、前記ＬＯＣＫ信号が論理ハイ状態（Ｈ）である場合には、スイッチが連結されるように前記ＬＯＣＫ信号によって制御される。]
[0046] それによって、前記ＬＯＣＫ信号が論理ロー状態である場合前記第１スイッチは、前記プルアップ部２１４が、電源電圧（ＶＤＤ）が連結されることを遮断して、前記第２スイッチは前記プルダウン部２１５が接地電源（ＧＮＤ）に連結されることを遮断して、前記ＬＯＣＫ信号が論理ハイ状態である場合、前記第１スイッチは前記プルアップ部２１４を電源電圧（ＶＤＤ）に連結させて、前記第２スイッチは前記プルダウン部２１５を接地電圧（ＧＮＤ）に連結させる。]
[0047] このように、前記第１スイッチ及び第２スイッチの動作が前記ＬＯＣＫ信号によって制御されることで、遅延同期ループ（ＤＬＬ）のＬＯＣＫ信号が論理ロー状態（Ｌ）である時前記プルアップ部とプルダウン部の誤動作によってマスタークロック信号（ＭＣＬＫ）が間違って生成されることを防止することができる。]
[0048] したがって、前記プルダウン信号（ＰＤ）は、プルアップ部２１４が消えて電圧電源（ＶＤＤ）と接地電源（ＧＮＤ）との間に通路が形成されなくて、論理ロー出力になる入力に対して出力に接地電源（ＧＮＤ）の電圧値を出力し、前記プルアップ信号（ＰＵ）はその出力ノードの電位を電源電圧（ＶＤＤ）に引き上げてプルダウン部２１５を遮断して、電圧電源（ＶＤＤ）から接地電源（ＧＮＤ）に至る通路を形成しなくて、論理ハイ出力になる入力組合に対して出力に電圧電源（ＶＤＤ）の電圧値を出力する。このような前記プルアップ部２１４とプルダウン部２１５でのスイチング動作によって決まった値がマスタークロック信号（ＭＣＬＫ）に出力されて、遅延ライン２２０に伝達される。]
[0049] 前記遅延ラインは電圧制御遅延ライン（ＶＣＤＬ:Voltage controlled delay line）２２０や電流制御遅延ライン（ＣＣＤＬ:Current controlled delay line）で構成されることができるし、出力された遅延クロック信号が再び入力されループィードバックループを持たないで、クロック生成部２１０から出力されるマスタークロック信号（ＭＣＬＫ）を入力されて遅延させて出力することができる複数個の遅延手段が具備された遅延同期ループ（ＤＬＬ:Delay Locked Loop）のみを基礎として構成される。]
[0050] 以下、前記遅延ラインは電圧制御遅延ライン（ＶＣＤＬ）２２０と指称するが、これに限定されないことは勿論である。また、図３には前記遅延手段がインバーターで構成されたものが示されているが、前記遅延手段はインバーターに限定されないで他の遅延セルや遅延素子で構成されることもできることは勿論である。] 図３
[0051] 前記電圧制御遅延ライン２２０は、クロック訓練期間の間に前記クロック生成部２１０から出力されるマスタークロック信号（ＭＣＬＫ）を遅延させて遅延クロック信号を生成した後、前記マスタークロック信号（ＭＣＬＫ）及び複数の遅延クロック信号のうちでその時間差が、クロックビットが挿入される周期と等しい二つの信号との間の位相を比べることで別途の内部発振器がなくてもリファレンスクロックを生成することができる。また、前記クロック訓練期間が終了した後には前記プルアップ部とプルダウン部の動作によって前記入力信号（ＣＥＤ信号）に含まれているクロック信号のエッジを除いた残り部分を復元した信号をマスタークロック信号（ＭＣＬＫ）に受信して遅延させることで受信クロック信号を生成する。]
[0052] 前記電圧制御遅延ライン２２０に具備された多数個のインバーターは、２個のインバーター対を一つの遅延単位にして、このように２個のインバーターでなされたインバーター対を通過しながら遅延クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ２Ｎ＋１）を生成して出力する。]
[0053] この時、前記電圧制御遅延ライン２２０から出力される前記複数の遅延クロック信号は、クロック生成部２１０に伝送されてデータの間に挿入されたクロック信号のエッジを除いた残り部分を復元することができる。すなわち、前記遅延クロック信号は２個のインバーター対を通過しながら遅延されたクロック信号で構成されて、その出力が前記クロック生成部２１０に入力されて、前記ＬＯＣＫ信号が論理ハイ状態であり、前記マスク信号（ＭＡＳＫ）が論理ロー状態である場合にプルアップ部（Pull-up）２１４またはプルダウン部（Pull-down）２１５の動作によってクロック信号のエッジ（edge）を除いた残り部分を復元する。]
[0054] また、前記電圧制御遅延ライン２２０の入力信号及び前記電圧制御遅延ライン２００で遅延されたクロック信号のうちで任意の二つのクロック信号は、前記複数のインバーターを通過しながら遅延されるクロック信号の遅延程度を比べて、その遅延程度を変更することができる電圧制御信号（ＶＣＴＲＬ）を低域通過フィルター２４０から受信するために前記位相差検出器２３０に伝送される。]
[0055] 前記位相差検出器（Phase detector）２３０は、遅延同期ループ（ＤＬＬ）の入力クロック信号と共に遅延同期ループを基礎とした電圧または電流制御遅延ライン（ＶＣＤＬ、ＣＣＤＬ）で遅延された複数のクロック信号のうちで任意の二つのクロック信号を入力として有して、二つのクロック信号の時間差によって遅延量制御信号であるアップ／ダウン信号（ＵＰ／ＤＮ）を生成して、低域通過フィルター２４０に出力するように構成される。]
[0056] この時、前記位相差検出器２３０は、前記ＬＯＣＫ信号が論理ハイ状態になって前記遅延同期ループ（ＤＬＬ）がロック（lock）状態（同期状態）になった時、前記クロック生成部２１０から出力されたマスタークロック信号（ＭＣＬＫ）及び電圧または電流制御遅延ラインから出力される複数の遅延クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ２Ｎ＋１）のうちで時間差が、クロックビットが挿入される周期と等しい任意の二つのクロック信号を比較対象である入力として有する。図４では、１次遅延された第１遅延クロック信号（ＣＫ１）と、前記電圧制御遅延ラインに具備された多数個のインバーター対をすべて通過しながら遅延された第２Ｎ＋１遅延クロック信号（ＣＫ２Ｎ＋１）を二つの入力にして、このような二つの入力クロック信号の時間差によって前記アップ／ダウン信号を生成するように構成されることを一例として示しているが、前記位相差検出器の入力として選択される２個の遅延クロック信号がこれに限定されないことは勿論である。] 図４
[0057] すなわち、前記第１遅延クロック信号（ＣＫ１）と第２Ｎ＋１遅延クロック信号（ＣＫ２Ｎ＋１）の時間差が正の信号であるアップ信号（ＵＰ）である場合に低域通過フィルターである電荷ポンプ２４０が電荷を充電させて、前記時間差が負の信号であるダウン信号（ＤＮ）である場合前記低域通過フィルターである電荷ポンプ２４０が電荷を放電させながら前記遅延ライン２２０での遅延程度を制御する。]
[0058] 前記低域通過フィルター２４０は、前記アップ／ダウン信号（ＵＰ/ＤＮ）の高周波成分を除去または減少させて遅延ラインの遅延程度を調節する信号を供給するものとして、前記実施例では電荷ポンプ（Charge pump）で構成することを示したが、これに限定されないで多様なループフィルターで構成されることができることは勿論である。]
[0059] 図３で前記電荷ポンプ２４０は、前記アップ／ダウン信号（ＵＰ/ＤＮ）を入力されて電圧制御遅延ライン（ＶＣＤＬ）２２０での遅延程度を調節する電圧制御信号（ＶＣＴＲＬ）を遅延ラインとして出力するために、出力端子が前記電圧制御遅延ライン２２０に具備された複数のインバーターに連結されて構成される。それによって、前記電荷ポンプ２４０は前記位相差検出器２３０で二つのクロック信号の時間差によって生成されたアップ／ダウン信号の高周波成分を除去するか、または減少させて前記電圧制御信号（ＶＣＴＲＬ）を出力する。] 図３
[0060] 図５は、本発明によるクロック復元部の動作を示すタイミング図である。] 図５
[0061] 図５を参照すれば、データの間に挿入されたクロック信号の立上りエッジまたは立下りエッジを復元するためには受信クロック信号を復元する初期に外部で挿入されたクロック信号の周期に対応する周期を有する入力信号（ＣＥＤ信号）が必要になる。よって、前記ＬＯＣＫ信号が論理ロー状態であるクロック訓練期間の間に送信部から伝送される入力信号そのままを前記クロック生成部２１０でマスタークロック信号（ＭＣＬＫ）に出力して遅延ライン（ＶＣＤＬ）２２０に伝達する。この時、前記クロック訓練期間の間に前記遅延同期ループ（ＤＬＬ）のＬＯＣＫ信号は、論理ロー状態（Ｌ）で論理ハイ状態（Ｈ）に変更されて、このようなクロック訓練期間の間に復元されたマスタークロック信号（ＭＣＬＫ）によって別途の発振器が具備されていなくてもクロック信号の復元に利用されるリファレンスクロックを生成することができる。] 図５
[0062] 前記遅延ライン２２０で遅延された少なくとも一つ以上の遅延ライン出力である遅延クロック信号を利用して受信クロック信号を復元するために、前記入力信号（ＣＥＤ信号）の立上りエッジまたは立下りエッジを検出するためのマスク信号（ＭＡＳＫ）と、前記マスク信号によって検出された部分を除いたクロック信号の残り部分を生成するためにプルアップ部（Pull-up）２１４とプルダウン部（Pull-down）２１５を駆動する信号であるプルアップ信号（ＰＵ）とプルダウン信号（ＰＤ）を生成する。]
[0063] 図５に示されたように、前記遅延クロック信号は各遅延手段で遅延された程度に少しずつ遅延されて第１遅延クロック信号（ＣＫ１）と第２Ｎ＋１遅延クロック信号（ＣＫ２Ｎ＋１）の遷移時点が一致する場合にはアップ／ダウン信号が不必要で現状態を維持するが、二つの信号の遷移時点が一致しなくなって二つの信号の位相差が発生する場合には、低域通過フィルター２４０での充電と放電を通じて生成される電圧制御信号（ＶＣＴＬＲ）によって遅延程度を調整する。] 図５
[0064] また、前記ＬＯＣＫ信号と前記マスク信号生成部で生成されたマスク信号（ＭＡＳＫ）がすべて論理ハイである場合のみに前記入力信号（ＣＥＤ信号）のクロックエッジを出力し、前記マスク信号（ＭＡＳＫ）が論理ローである場合には、プルアップ部２１４とプルダウン部２１５を動作させるプルアップ信号（ＰＵ）とプルダウン信号（ＰＤ）によってクロック信号のエッジを除いた残り部分を復元する。]
[0065] それによって、別途の位相同期ループを利用しなくてジッタの累積を防止して別途の内部発振器を具備しないながらも、データ信号と同一の大きさで前記入力信号（ＣＥＤ信号）に埋め込まれたクロック信号を復元した受信クロック信号（Recovered clock）を生成することができる。]
[0066] 図６は、本発明によるクロック復元部の他の動作を示すタイミング図である。] 図６
[0067] 図６を参照すれば、前述したように入力信号（ＣＥＤ信号）に埋め込まれたクロック信号を復元するために、クロック訓練期間の間の入力信号（ＣＥＤ信号）が遅延ライン２２０で遅延されて出力される少なくとも一つ以上の遅延クロック信号を利用して前記入力信号（ＣＥＤ信号）の立上りエッジまたは立下りエッジを検出するためのマスク信号（ＭＡＳＫ）と、該マスク信号によって検出された部分を除いたクロック残り部分を生成するためのプルアップ信号（ＰＵ）とプルダウン信号（ＰＤ）を生成する。] 図６
[0068] 図６に示された入力信号（ＣＥＤ信号）は、クロック信号に先立つダミー（dummy）ビット具備されたことを示して、ＬＯＣＫ信号とマスク信号（ＭＡＳＫ）がすべて論理ハイである状態でこのようなダミービット以後に埋め込まれたクロック信号の遷移を認知して立上りエッジまたは立下りエッジを検出する。この時、前記入力信号（ＣＥＤ信号）の立上りエッジを検出するか、または立下りエッジを検出するかによってプルアップ部とプルダウン部を駆動するプルアップ信号（ＰＵ）とプルダウン信号（ＰＤ）の順序は変更されることができる。] 図６
[0069] このように、受信部装置でクロック訓練期間の間に伝送される入力信号（ＣＥＤ信号）を利用して、受信部装置で利用する初期のクロック信号を生成して、このような初期のクロック信号によってデータ信号の間に同一の大きさで埋め込まれたクロック信号のエッジ（edge）を検出して、このように検出された部分を除いたクロック信号の残り部分を復元して受信クロック信号（recovered clock）を生成することで、内部発振するクロック信号を生成するための位相同期ループ（ＰＬＬ）を具備しないで遅延同期ループ（ＤＬＬ）のみを基礎として電圧制御遅延ライン２２０の出力信号からクロック信号を復元することができる。]
[0070] 以上では本発明に対する技術思想を添付図面と共に詳述したが、これは本発明の望ましい実施例を例示的に説明したが、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰も本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。]
[0071] １００直列−並列変換部
２００クロック復元部
２１０クロック生成部
２１１マスク信号生成部
２１２通過スイッチ
２１３遮断スイッチ
２１４プルアップ部
２１５プルダウン部
２１６ 第１スイッチ
２１７ 第２スイッチ
２２０電圧制御遅延ライン
２３０位相差検出器
２４０ 電荷ポンプ]

权利要求:

請求項1
クロック信号がデータ信号の間に周期的に埋め込まれて伝送される入力信号（ＣＥＤ信号）を受信して、クロック信号を復元して出力するクロック復元部と、データ信号を復元して出力する直列−並列変換部が具備された受信部装置において、前記入力信号（ＣＥＤ信号）は、クロック信号が同一の大きさでデータ信号の間に周期的に埋め込まれた単一レベル信号で構成されて、前記クロック復元部はリファレンスクロックを生成するための内部発振器が排除された遅延同期ループ（ＤＬＬ）を基礎として構成されることを特徴とする遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項2
前記クロック復元部は、前記遅延同期ループ（ＤＬＬ）がクロック訓練期間の間に遅延ラインに入力される入力信号（ＣＥＤ信号）によって復元されるマスタークロック信号（ＭＣＬＫ）でリファレンスクロックを生成して、前記クロック訓練期間が終わった後クロック信号が埋め込まれたデータ信号によって復元されるマスタークロック信号（ＭＣＬＫ）でリファレンスクロックを生成するように構成されることを特徴とする請求項１に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項3
前記クロック復元部は、前記入力信号（ＣＥＤ信号）と遅延クロック信号の出力可否及び出力値を調節してマスタークロック信号（ＭＣＬＫ）を生成するクロック生成部と;前記マスタークロック信号（ＭＣＬＫ）を遅延させる複数個の遅延手段が具備されて、遅延程度によって多様な位相を有するように復元された複数の遅延クロック信号を出力する遅延ラインと;前記マスタークロック信号（ＭＣＬＫ）及び前記複数の遅延クロック信号を比べて各信号の間の時間差や位相差を検出して、前記遅延ラインの遅延程度を制御するアップ／ダウン信号を生成する位相差検出器と;前記位相差検出器での比較結果によって生成された前記アップ／ダウン信号の高周波成分を除去するかまたは減少させて前記遅延ラインの遅延程度を調節する制御信号を前記遅延手段に供給する低域通過フィルターを含んで構成されることを特徴とする請求項２に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項4
前記クロック生成部は、前記複数の遅延クロック信号を受信して前記入力信号（ＣＥＤ信号）に埋め込まれたクロック信号の立上りエッジまたは立下りエッジを検出するためのマスク信号（ＭＡＳＫ）を生成するマスク信号生成部と;前記ＬＯＣＫ信号の制御によって前記マスク信号（ＭＡＳＫ）や論理ハイ状態を示す値を遮断スイッチのスイチング制御信号で印加する通過スイッチと;前記通過スイッチで印加されるマスク信号（ＭＡＳＫ）または論理ハイ状態を示す制御信号によって前記入力信号（ＣＥＤ信号）が前記遅延ラインに伝達されることを調節して入力信号の立上りエッジまたは立下りエッジを検出する遮断スイッチと;及び前記マスク信号（ＭＡＳＫ）によって遮断スイッチが遮られた場合前記複数の遅延クロック信号（ＣＫ１，ＣＫ２，…，ＣＫ２Ｎ＋１）のうち少なくとも一つ以上の信号によって相補的に動作して、前記遅延ラインにマスタークロック信号（ＭＣＬＫ）を出力するプルアップ部（Pull up）とプルダウン部（Pull down）を含んで構成されることを特徴とする請求項３に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項5
前記通過スイッチは、前記ＬＯＣＫ信号が論理ロー状態である場合クロック訓練期間として認識して論理ハイ状態を示す値を前記遮断スイッチの制御信号で印加して、前記遮断スイッチは、前記通過スイッチから伝送される論理ハイ状態を示す値によって前記入力信号（ＣＥＤ信号）をマスタークロック信号（ＭＣＬＫ）にそのまま出力して、前記遅延ラインに送るように構成されたことを特徴とする請求項４に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項6
前記通過スイッチは、前記ＬＯＣＫ信号が論理ハイ状態である場合前記マスク信号（ＭＡＳＫ）を前記遮断スイッチの制御信号に印加して、前記遮断スイッチは、前記マスク信号（ＭＡＳＫ）が論理ハイ状態である区間で前記入力信号（ＣＥＤ信号）の立上りエッジまたは立下りエッジを検出して前記遅延ラインに出力して、前記マスク信号（ＭＡＳＫ）が論理ロー状態である区間では前記入力信号（ＣＥＤ信号）がそのまま伝達されることを遮断して、一つ以上の前記遅延クロック信号を利用してプルアップ部やプルダウン部を動作させて前記入力信号（ＣＥＤ信号）でクロック信号の立上りエッジまたは立下りエッジを除いた残り部分を復元して送るように構成されたことを特徴とする請求項４に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項7
前記遅延ラインは、少なくとも２Ｎ＋１個より多いか、または同じ個数の遅延クロック信号を生成（Ｎは前記入力信号（ＣＥＤ信号）に存在するデータビットの個数を示す自然数）するために、前記複数の遅延クロック信号の個数に相応する個数程度の遅延手段が具備されることを特徴とする請求項３に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項8
前記遅延ラインは、電圧制御遅延ライン（ＶＣＤＬ）または電流制御遅延ライン（ＣＣＤＬ）で構成されることを特徴とする請求項３に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項9
前記遅延手段は、インバーターで構成されることを特徴とする請求項３に記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項10
前記位相差検出器は、前記ＬＯＣＫ信号が論理ハイ状態になって前記遅延同期ループ（ＤＬＬ）がロック（lock）になった時、前記クロック生成部で出力されたマスタークロック信号（ＭＣＬＫ）及び前記遅延ラインから出力される複数の遅延クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ２Ｎ＋１）のうちで任意の二つのクロック信号を比較対象である入力にして遅延量制御信号であるアップ／ダウン信号を生成するように構成されることを特徴とする請求項３ないし９のうちいずれか一つに記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。
請求項11
前記低域通過フィルターは、出力端子が前記遅延ラインに連結された電荷ポンプで構成されることを特徴とする請求項３ないし９のうちいずれか一つに記載の遅延同期ループを基礎としたクロック復元部が具備された受信部装置。