分数分周方式位相同期ループのための動的基準周波数

专利摘要:
受信機内において、分数分周方式位相同期ループ（ＰＬＬ）に供給された比較基準クロック信号の周波数は、基準スパーと既知の妨害信号（例えば送信漏れ）との不所望な相互混合が最小化されるように動的に変化される。送信チャネルが帯域内において変化するのに従い、かつ送信漏れの周波数が変化するのに従い、回路がＰＬＬによって生成された基準スパーが周波数の点でシフトされて、送信機漏れと不所望な形で混合しないように比較基準クロック信号の周波数を変化させる。第２の態様において、ＰＬＬは整数分周方式ＰＬＬまたは分数分周方式ＰＬＬとして動作可能である。総受信電力が低い状況において、ＰＬＬは整数分周方式ＰＬＬとして動作して分数分周スパーに対する受信機の影響され易さを低減する。第３の態様において、比較基準クロック信号周波数を決定するために妨害信号検出情報が用いられる。
公开号:JP2011514079A
申请号:JP2010548925
申请日:2009-02-27
公开日:2011-04-28
发明作者:アパリン、ブラディミア；シッカレッリ、スティーブン・シー．；ボッス、フレデリック；ワン、ケビン・エイチ．
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03L7-183

专利说明:

[0001] 関連出願の相互参照
本出願は、３５Ｕ．Ｓ．Ｃ．§１１９に基づく仮特許出願シリアル番号６１／０３２，９４４（出願日：２００８年２月２９日）の利益を主張するものであり、該仮出願は、引用されることによってここに組み入れられている。]
[0002] 開示される実施形態は、受信機のローカル発振器内における位相同期ループ（ＰＬＬ）に関するものである。]
背景技術

[0003] 携帯電話のダイレクトコンバージョン受信機は、典型的に、ローカル発振器（ＬＯ）信号を所望の高周波信号と混合してその所望の高周波信号をより低いベースバンド周波数にダウンコンバート(downconvert)されるようにするミキサを採用する。ＬＯ信号はローカル発振器回路が生成する。ローカル発振器回路は、典型的に、水晶発振器回路および位相同期ループ（ＰＬＬ）回路を採用することを伴う。水晶発振器回路は、安定しかつ固定された基準クロック信号（ＸＯ）を出力する。ＰＬＬは、信号ＸＯを受け、ミキサに供給されるローカル発振器信号ＬＯを出力する。ＰＬＬはＬＯ信号の周波数を変化させ、受信機が対象の所望高周波信号をダウンコンバートするために同調されるようにする。受信機は、ＬＯ信号の周波数を変化させることによって同調される。]
[0004] 歴史的に、ローカル発振器回路において用いられている２つのタイプのＰＬＬがある。これらＰＬＬのうちの１つは、ここでは"整数分周方式ＰＬＬ"（ｉｎｔｅｇｅｒ−Ｎ ＰＬＬ）と呼ばれる。これらＰＬＬのうちの他方の１つは、ここでは"分数分周方式ＰＬＬ"（ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ）と呼ばれる。図１（先行技術）は、整数分周方式ＰＬＬ１の簡略図である。水晶発振器２は、非常に安定した水晶発振器出力信号ＸＯを生成する。水晶発振器は、位相同期ループの一部とみなされる場合とみなされない場合がある。ＸＯ信号は、ここでは"比較基準クロック信号"４と呼ばれる固定された周波数の非常に安定した基準信号を生成するために分割器３によって周波数分割される。分割器２が分割に用いる除数は、例えば、受信機が受信するときの帯域に依存して異なる値を有し得る。ＶＣＯ５によって出力される高周波ＶＣＯ出力信号ＬＯは低く周波数分割された帰還信号７を生成するためにループ分割器６によって低く周波数分割される。この帰還信号７は、位相検出器８によって非常に安定した比較基準信号４と比較される。位相検出器８によって出力された誤差信号は、チャージポンプ９およびループフィルタ１０内を通る。ループフィルタ１０は、電流または電圧ステアリング信号（ｓｔｅｅｒｉｎｇ ｓｉｇｎａｌ）１１をＶＣＯ５に供給し、帰還信号７が比較基準クロック信号４に関して位相ロックされるようにする。ＬＯ信号の周波数は、ループ分割器６がＬＯ信号を周波数分割するために用いる整数の除数を変更することによって、帰還信号７を生成するために変化されることができる。こうした整数分周方式ＰＬＬによって生成されたローカル発振器信号ＬＯは、概して、相対的に大きい量の位相雑音を呈する。ＰＬＬが動作するに従い、信号ＬＯの周波数が変化して、ループフィルタ１０の帯域幅によって決まる周波数帯域内に制御される。] 図１
[0005] 携帯電話は、単なる音声通信以外の目的のために用いられるようになってきているため、携帯電話は、より高いデータレートで受信できるようにすべきである。データレートを高くするためには、ＬＯの位相雑音を低減させなければならないことは概して真実である。従って、図１の伝統的な整数分周方式ＰＬＬよりも少ない位相雑音を呈するＰＬＬを携帯電話受信機のローカル発振器回路内において用いることが望まれる。] 図１
[0006] 図２（先行技術）は、携帯電話の受信機のローカル発振器において今日採用される第２のタイプのＰＰＬの図である。この第２のタイプのＰＬＬは、ここでは"分数分周方式"位相同期ループ（ＰＬＬ）と呼ばれる。分数分周方式ＰＬＬ１２は、ループ分割器１４が分割するために用いる除数を変更する変調器１３を含む。この除数は、帰還信号１５の周波数の平均周波数および位相が徐々に比較基準クロック信号１６の周波数および位相とマッチするように変更される。分数分周方式ＰＬＬでは、比較基準クロック信号１６の周波数をより高くすることが可能であり、従って、水晶発振器１７によって出力されたＸＯ信号の周波数を分割して低くする分割器は存在しない。より高い比較基準クロック信号周波数を用いることができるため、ループフィルタは、より高いループ帯域幅を有することができる。ループ帯域幅を大きくすることは、典型的に位相雑音を抑制する。従って、分数分周方式ＰＬＬトポロジーは、整数分周方式ＰＬＬトポロジーを用いて生成されることになるローカル発振器信号と比較してより少ない位相雑音を有するローカル発振器信号を生成するために用いることができる。] 図２
[0007] 残念なことに、幾つかの受信機の用途では、分数分周方式ＰＬＬの使用が整数分周方式ＰＬＬの使用と比較して欠点を有する。ＰＬＬが動作するのに従い、ＶＣＯに供給されたステアリング信号が比較基準クロック信号の周波数の関数として変化する。ステアリング信号のこの変化の結果、ＬＯ信号の周波数が変化する。これらの変化は、それ自体が、周波数領域においてＬＯ信号の中心周波数の周囲のハーモニック(harmonic)周波数成分として現れる。これらハーモニック周波数成分は、"スパー（ｓｐｕｒs）"と呼ばれる。]
[0008] 図３（先行技術）は、図１の整数分周方式ＰＬＬの動作特性を示す図である。ローカル発振器信号（ＬＯ）は、周波数領域における単一の理想的なスパイク（ｓｐｉｋｅ）として現れず、むしろスカート（ｓｋｉｒｔ）を有する状態が描かれている。このスカートの幅は、ＬＯ信号自体とともに存在する位相雑音を表す。所望高周波信号は受信機のアンテナで受信されて、受信機のミキサに進む。ミキサに供給されたローカル発振器信号ＬＯは、所望受信（ＲＸ）信号がベースバンド信号に周波数ダウンコンバートされるような周波数を有する。参照数字２０乃至２３は、図１の整数分周方式ＰＬＬにおけるＶＣＯ５のステアリング（ｓｔｅｅｒｉｎｇ）に起因して生成されるスパーの一部を識別するものである。スパー間における周波数分離はＦＣ１、図１のＰＬＬ内の比較基準クロック信号の周波数、であることに注目すること。整数分周方式ＰＬＬ内における比較基準クロック信号の相対的に低い周波数に起因して、スパーは相対的に接近していて相対的に急速に大きさが低下するため、実効的には周波数チャネル２４にはスパーは存在しない。ここで検討される携帯電話において、携帯電話の送信機が送信中であることと同時に携帯電話の受信機が受信中であることができる。従って、送信周波数チャネル２４は、周波数の点で所望ＲＸ信号の周波数から分離される。図３の図内の二重のＳ形の記号２５は、周波数の大きな途切れを示す。従って、送信チャネルの周波数は、周波数領域において受信チャネルからかなりの量だけ分離される。図３の図からわかるように、整数分周方式ＰＬＬは、不所望な量の位相雑音を生成する。] 図１ 図３
[0009] 図４（先行技術）は、図２の分数分周方式ＰＬＬ１２の動作特性を示す図である。分数分周方式ＰＬＬのより大きいループ帯域幅に起因して、図４のローカル発振器信号ＬＯのスカートの幅は、図３のローカル発振器信号ＬＯのスカートの幅よりも小さい。分数分周方式ＰＬＬは、より少ない位相雑音を呈する。しかしながら、ハーモニックスパー成分２６乃至２８は、周波数領域において、図２の分数分周方式ＰＬＬ１２内の比較基準クロック信号１６の周波数Ｆ２Ｃだけ互いに分離される。図４の図における周波数分離ＦＣ２は、図３の図における周波数分離ＦＣ１よりも大きい。ハーモニックスパー成分間におけるより大きい周波数分離ＦＣ２に起因して、図４のスパーは、周波数の関数として図３のスパーほど急速には小さくならない。従って、こうしたスパー２８は、送信機漏れ２４と相互に混合することが可能な大きさおよび周波数である場合がある。こうした相互混合は、ミキサに、送信機漏れをベースバンドにダウンコンバートさせ、それによってダウンコンバートされた送信機漏れ信号が受信中のダウンコンバートされた所望ＲＸ信号を曖昧（ｏｂｓｃｕｒｅ）にする場合がある。これは望ましくないことである。分数分周方式ＰＬＬの使用は、改善された位相雑音を提供したが、残念なことに、受信機が相互混合問題の影響を受けやすかった。] 図２ 図３ 図４
[0010] 受信機（例えば、携帯電話の全二重トランシーバの受信機）のローカル発振器は、安定した基準信号のソース（例えば水晶発振器）、プログラマブル比較基準クロック信号生成器（ＰＣＲＣＳＧ）、および位相同期ループ（ＰＬＬ）を含む。ＰＬＬは、分数分周モードにおいておよび整数分周モードにおいて動作するように構成可能である。ＰＣＲＣＳＧは、ＰＬＬに供給された比較基準クロック信号の周波数を変化させるために制御可能である。]
[0011] 一態様において、比較基準クロック信号の周波数は、（ＰＬＬによって生成された）基準スパーと既知の妨害信号（例えば、送信漏れ(transmit leakage)）との不所望な相互混合が最小化されるように動的に変化される。送信チャネルが帯域内において変化するのに従い、および送信漏れの周波数が変化するのに従い、回路が分数分周方式ＰＬＬによって生成された基準スパーが送信機漏れと不所望な形で相互に混合しない周波数になるように比較基準クロック信号の周波数を送信チャネル周波数の関数として変化させる。]
[0012] 第２の態様において、ＰＬＬは、総受信電力が低い状況において整数分周モードで動作される。この低い総受信電力状況において、受信機の信号対雑音比は、ＰＬＬによって生成された位相雑音以外の雑音が圧倒的である。従って、構成可能なＰＬＬを低位相雑音モード（分数分周モード）で用いることは、雑音を低減させず、必要でない。しかしながら、構成可能なＰＬＬを整数分周モードで動作させることによって、本来であればＰＬＬによって生成されることになる基準スパーが生成されず、それにより、基準スパーに起因する相互混合問題に対する受信機の、影響され易さを低減させる。]
[0013] 第３の態様では、妨害信号検出情報が基準クロック信号周波数を決定するために用いられる。例えば、妨害信号が受信機内の妨害信号検出回路によって検出された場合、この検出に応答して、比較基準クロック信号の周波数が変化される。比較基準クロック信号の周波数を変化させることによって、潜在的な問題（例えば、未知のまたは予測不能なメカニズムに起因する問題）を回避することができる。幾つかの実施形態では、所定の動作状況における受信機の動作が複数の異なるＰＬＬ構成を用いて評価される。これら評価は、将来の受信機の動作状況においてＰＬＬをどのように構成するかを決定するために用いられる。]
[0014] 上記したことは発明の概要であって、必要上、単純化、一般化および詳細の省略を含む。従って、この発明の概要は、例示することのみを目的とし、いずれにしても限定することを意図しないことを当業者は理解するであろう。ここに説明されるデバイスおよび／またはプロセスのその他の態様、発明的特徴、および利点は、請求項のみによって定義され、ここに述べた限定されない詳細な説明において明らかであろう。]
図面の簡単な説明

[0015] （先行技術）１タイプの典型的な整数分周方式位相同期ループ（ＰＬＬ）の簡略図である。
（先行技術）１タイプの分数分周方式ＰＬＬの簡略図である。
（先行技術）図１の整数分周方式ＰＬＬの動作特性を示す図である。
図２の分数分周方式ＰＬＬの動作特性を示す図である。
３つの態様に従う１特定タイプのモバイル通信デバイス１００の簡略化された高位ブロック図である。
図５のＲＦトランシーバ集積回路１０２のさらに詳細なブロック図である。
図６のＲＦトランシーバ集積回路１０２のローカル発振器１１３のブロック図である。
ＰＬＬ制御ルックアップ関数を示すテーブルである。第１の態様において、図７のＰＬＬの比較基準クロック信号２１４の周波数は少なくとも部分的に送信チャネル情報に基づいて決定される。第２の態様において、ＰＬＬは、総受信電力が所定のスレショルド値よりも低い場合に整数分周モードにおいて動作される。第３の態様において、ＰＬＬ構成は少なくとも部分的に妨害信号検出情報に基づいて決定される。
ローカル発振器の分数分周方式ＰＬＬによって生成される基準スパーが送信機漏れと相互に混合し、それによって送信機漏れをベースバンドにダウンコンバートしかつ受信中のダウンコンバートされた所望信号を曖昧にする潜在的問題を示した図である。
比較基準クロック信号周波数が１９．２ＭＨｚである場合に、選択された送信チャネルの周波数と同じ周波数において基準スパーがどのように存在することになるかを示した図である。
比較基準クロック信号周波数が１６．８ＭＨｚである場合に、図１０の基準スパーが今度は選択された送信チャネルの周波数とは異なる周波数においてどのように現れ、それによって相互混合問題を回避することを示した図である。
受信機の動作が低い総受信電力において位相雑音の低減による影響をより高い総受信電力におけるよりもどのように受けにくいかを示した図である。
低い総受信電力において、図７の構成可能なＰＬＬ２０２が整数分周モードにおいて動作される第２の態様を示した図である。
第１の態様による方法の簡略化されたフローチャートである。
第２の態様による方法の簡略化されたフローチャートである。
第３の態様による方法の簡略化されたフローチャートである。
ブログラマブル比較基準クロック信号生成器の１つの特定の例のブロック図である。] 図１ 図１０ 図２ 図５ 図６ 図７
実施例

[0016] 図５は、一態様による１つの特別なタイプのモバイル通信デバイス１００の非常に簡略化された高位ブロック図である。この特定の例において、モバイル通信デバイス１００は携帯電話である。モバイル通信デバイス１００は、（示されていない幾つかのその他の部品の中で）アンテナ１０１、並びに２つの集積回路１０２および１０３を含む。集積回路１０２は、ＲＦトランシーバ集積回路である。ＲＦトランシーバ集積回路１０２は、送信機および受信機を含むため"トランシーバ"と呼ばれる。しかしながら、受信機および送信機の態様は集積回路１０２に加えて集積回路１０３においても配置されるため、用語"トランシーバ"はモバイル通信デバイス１００の全体的な回路に対しても適用される。ＲＦトランシーバ集積回路１０２は、主に、アナログ回路を含むアナログ集積回路である。他方、集積回路１０３は、主としてデジタル回路を含むデジタル集積回路である。集積回路１０３は"デジタルベースバンド集積回路"または"ベースバンドプロセッサ集積回路"と呼ばれる。] 図５
[0017] 図６は、ＲＦトランシーバ集積回路１０２のさらに詳細なブロック図である。携帯電話１００が受信中であるときには、高周波数のＲＦ信号１０４がアンテナ１０１において受信される。信号１０４からの情報はデュプレクサ１０５、マッチングネットワーク１０６、および受信チェーン１０７を通る。信号は低雑音増幅器（ＬＮＡ）１０８によって増幅され、ミキサ１０９によって周波数においてダウンコンバートされる。その結果得られたダウンコンバートされた信号は、ベースバンドフィルタ１１０によってフィルタリングされ、デジタルベースバンド集積回路１０３に渡される。デジタルベースバンド集積回路１０３内のアナログ・デジタル変換器（ＡＤＣ）１１１は信号をデジタル形式に変換し、その結果得られたデジタル情報はデジタルベースバンド集積回路１０３内の復調器ハードウェア経路１１２によって処理される。] 図６
[0018] 受信チェーン１０７は、ローカル発振器１１３によって供給されたローカル発振器信号ＬＯの周波数を制御することによって同調される。ローカル発振器１１３は、デジタルベースバンド集積回路１０３内のプロセッサ１１４およびプロセッサ可読媒体１１６に格納されたプロセッサ実行可能命令１１５によって制御される。この場合におけるプロセッサ可読媒体１１６は半導線メモリである。プロセッサ１１４は、ローカルバス１１７を経由してメモリ１１６にアクセスすることができる。ＲＦトランシーバ集積回路１０２のローカル発振器１１３を制御するため、プロセッサ１１４は、シリアルバスインタフェース１１８内に適切な値を書き込む。これら値は、シリアルＳＳＢＩバス１１９を経由してＲＦトランシーバ集積回路１０２のシリアルバスインタフェース回路１２０に到着し、導線（ｃｏｎｄｕｃｔｏｒ）１２１上に現れる。通信されたこれら値を変更することにより、プロセッサ１１４は、ローカル発振器ＬＯ周波数を変化させることができ、それにより受信チェーン１０７を同調させることができる。]
[0019] 携帯電話が送信中である場合、送信されるべき情報は、デジタルベースバンド集積回路１０３内の変調器ハードウェア経路１２２を通り、デジタル・アナログ変換器（ＤＡＣ）１２３によってアナログ形式に変換される。その結果得られたアナログ信号は、ＲＦトランシーバ集積回路１０２の"送信チェーン"１３０に供給される。ベースバンドフィルタ１２４は、デジタルからアナログへの変換プロセスによって導入された雑音をフィルタリングして除去する。次に、ミキサブロック１２５は、信号を高周波信号にアップコンバート(up-convert)する。ドライバ増幅器１２６および外部電力増幅器１２７は、アンテナ１０１を駆動するために高周波信号を増幅し、高周波数のＲＦ信号１２８がアンテナ１０１から送信されるようにする。プロセッサ１１４は、ローカル発振器１３１を次に制御する導線１２９上の値を設定することによって送信チェーン１３０を同調させる。]
[0020] 図７は、図６のＲＦトランシーバ集積回路１０２の受信部のローカル発振器１１３のさらに詳細なブロック図である。ローカル発振器１１３は、安定した基準クロック信号ＸＯのソース２００、プログラマブル比較基準クロック信号生成器（ＰＣＲＣＳＧ）２０１、および位相同期ループ（ＰＬＬ）回路２０２を含む。ソース２００は、ＲＦトランシーバ集積回路１０３上に部分的に配置された水晶発振器であることができる。ソース２００は、基準クロック信号ＸＯが受信される他のソースであってもよい。他の例において、ソース２００は、基準クロック信号ＸＯが受信されるときに通る単数の導線または複数の導線である。] 図６ 図７
[0021] 位相同期ループ回路２０２は、分数分周モードにおける分数分周位相同期ループとして、または整数分周モードにおける整数分周位相同期ループとして動作可能である位相同期ループ回路である。位相同期ループ回路２０２は、位相検出器２０３、チャージポンプ２０４、ループフィルタ２０５、電圧制御発振器（ＶＯＣ）２０６、ループ分割器２０７、およびデルタ−シグマ変調器制御回路２０８を含む。ループ分割器２０７は、ＶＯＣ２０６の出力からローカル発振器出力信号ＬＯを受けて、ＬＯ信号を除数によって周波数分割する。除数は、導線２０９における多ビットデジタル値によって決定される。その結果得られた周波数分割された帰還信号２１４は、単数の導線または複数の導線２１０を介して位相検出器２０３の第２の入力部２１１に供給される。ＰＣＲＣＳＧ２０１から出力された比較基準クロック信号２１２は、位相検出器２０３の第１の入力部２１３に供給される。ＰＬＬ２０２がロック状態にあるとき、ＶＣＯ２０６は、帰還信号２１４の周波数および位相が比較基準クロック信号２１２の周波数および位相にマッチするようにステアリング信号２１８によって制御される。]
[0022] ＰＬＬ２０２が分数分周モードで動作中である場合、デルタ−シグマ変調器回路２０８は、ループ分割器２０７が分割するために用いる除数が徐々に変更され、平均除数が分数値になるように導線２０９における多ビットデジタル値を変化させる。当該技術において知られる任意の適切なシグマ−デルタ変調器回路または方式が採用可能である。分数値は、導線２１５を介して受け取った多ビット周波数制御語(multi-bit frequency control word)によって設定される。導線２１５は図５および６の導線１２１の一部である。プロセッサ１１４は、上述のように導線１２１上の値を設定することによってこの周波数制御語を設定可能である。] 図５
[0023] しかしながら、ＰＬＬ２０２が整数分周モードで動作中である場合、デルタ−シグマ変調器回路２０８はデルタ−シグマ変調方式において導線２０９における値を変化させず、むしろ導線２０９上の値が固定の整数値になる。一例において、固定の整数値は、導線２１５上における周波数制御語の値である。ＰＬＬ２０２は、分数分周位相同期ループとしてではなく整数分周位相同期ループとして動作する。ＰＬＬ２０２が分数分周位相同期ループとして動作するか、または整数分周位相同期ループとして動作するかは、導線２１６におけるデジタルＦＲＡＣ／ＩＮＴ（分数／整数）信号の値によって決定される。]
[0024] ＰＣＲＣＳＧ２０１は、基準クロック信号ＸＯと同じ周波数であるかまたは関連する周波数である比較基準クロック信号２１２を供給するために制御可能である。この例において、ＰＣＲＣＳＧ２０１は、周波数１９．２ＭＨｚの基準クロック信号ＸＯを受け取り、１９．２ＭＨｚ、１６．８ＭＨｚ、および２１．６ＭＨｚのうちの１つになるように選択可能である周波数の比較基準クロック信号２１２を出力する。選択された特定の周波数は、導線２１７上で受け取った多ビットデジタル値ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］によって決定される。最上位ビットＰＬＬ＿ＣＯＮＴＲＯＬ［３］は、導線２１６を介してデルタ−シグマ変調器回路２０８に供給されるＦＲＡＣ／ＩＮＴ値である。]
[0025] 図８は、値ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］が一実施形態においてどのようにして決定されるかを示すテーブルである。ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］値は、ルックアップ関数の出力値である。この場合におけるルックアップ関数の入力値は、総受信電力情報、搬送波信号対雑音比（Ｃ／Ｎ）が所定のスレショルド値よりも小さいかどうかに関する情報、妨害信号が検出されたかどうかに関する情報、および送信チャネル情報を含む。ルックアップ関数の出力、ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］出力値は、ＰＬＬ２０２が分数分周方式ＰＬＬとして動作するか、または整数分周方式ＰＬＬとして動作するかを決定し、さらに、比較基準クロック信号２１２の周波数も決定する。] 図８
[0026] 図９は、分数分周方式位相同期ループ、例えば図２の分数分周方式ＰＬＬ、を含むローカル発振器に付随する潜在的な相互混合問題を示す図である。ＰＬＬのデルタ−シグマル変調器がループ分割器に供給された除数値を変更するときに、電圧制御発振器（ＶＣＯ）に供給されたステアリング信号が変化する。その結果、ＶＣＯによって出力された場合におけるＬＯ信号の位相が変化する。こうしたＬＯ位相の変化は、比較基準クロック信号周波数において生じ、ここにおいて"スパー"または"基準スパー"と呼ばれるＬＯ信号の不所望なハーモニック周波数成分として周波数領域内において現れる。これら基準スパーは、ＬＯ信号の所望主周波数成分に追加される形で生成される。１つのこうした基準スパーは、図９において参照数字３００によって表される。] 図２ 図９
[0027] ＬＯ信号は、図９において参照数字３０１によって表されている。図におけるＬＯ信号３０１のスカートは、位相雑音を表す。図９のブロック３０２は、受信チェーンのミキサによってベースバンドにダウンコンバートされる着信した広帯域高周波数の"所望信号"を表す。ＬＯ信号３０１の所望成分の周波数は、ミキサが所望信号３０２をゼロヘルツにおいてベースバンドにダウンコンバートするように設定される。その結果のダウンコンバートされた所望信号は図９の下側部分においてブロック３０３によって示される。] 図９
[0028] 分数分周方式ＰＬＬの動作に起因する"基準スパー"３００が他の妨害信号３０５に関して適切な周波数関係を有する場合、受信機のミキサも基準スパー３００および妨害信号３０５を相互に混合し、このため妨害信号がゼロヘルツにおいて周波数領域においてダウンコンバートされて所望信号３０３のダウンコンバートされた信号に含まれ、それによって信号３０３のダウンコンバートされた信号を曖昧にする。図９の下側部分におけるブロック３０４は、妨害信号３０５のダウンコンバートされた妨害信号を示す。ダウンコンバートされた妨害信号３０４は望ましくなく、所望信号のダウンコンバートされた信号３０３を曖昧にする。] 図９
[0029] 動作において、モバイル通信デバイス１００（図５）の送信機は、モバイル通信デバイス１００の受信機が受信中であるのと同時に送信中であることができる。モバイル通信デバイス１００のトランシーバは、全二重トランシーバである。送信機によってアンテナ１０１上に出力中の強力な送信に起因しておよびモバイル通信デバイス１００内において送信機回路が受信機回路に非常に接近していることに起因して、送信機信号は、"漏れて"受信機内に戻ることがある。図９の上側部分におけるブロック３０５は、こうした送信機漏れを表す。送信機によって用いられる送信チャネルが１つの送信チャネルから帯域内の他の送信チャネルに変更されるのに応じて、送信機漏れの周波数も変化する。送信機漏れと基準スパー３００との間における周波数関係が正確であるときには、送信機漏れは、図９に示されるように相互混合によってダウンコンバートされる。これは望ましくない。] 図５ 図９
[0030] 図１０および１１は、図５乃至７のシステムがこの基準スパーの相互混合問題をどのようにして回避するかを示すチャートである。図１０には、５つのスパー４００乃至４０４が示される。これら基準スパーの一部は、上述のようにＶＣＯ２０６に供給されたステアリング信号を変化させることによって生成でき、これらスパーのうちのその他は、その他の複雑なメカニズムによって生成できる。] 図１０ 図５
[0031] 図１０の凡例が示すように、例示されるスパーは、比較基準クロック信号周波数が１９．２ＭＨｚである場合に図７のＰＬＬ内に存在することになる。チャートの下方には、水平方向に延びる４つの送信チャネルが示される。これら４つの送信チャネルは、１７１９ＭＨｚ、１７２８ＭＨｚ、１７４２ＭＨｚ、および１７４８ＭＨｚの中心周波数を有する。送信機が１つの周波数帯域において送信中であるとき、送信機は、これら送信チャネルのうちの選択された１つにおいて送信させられる。周波数帯域内において用いられる送信チャネルは、採用された既知のプロトコルに従って徐々に変化させられる。] 図１０ 図７
[0032] 図１０の例において、基準スパー４０１は、選択された送信チャネル４０５と周波数が偶然重なり合っていることに注目すること。送信チャネル４０５は、この例において送信機が用いていることになる送信チャネルである。この状況は、図９に関連して上述されるように、送信機漏れおよび基準スパー４０１の相互混合問題を発生させることがある。] 図１０ 図９
[0033] 図１１は、比較基準クロック信号の周波数が１９．２ＭＨｚではなく１６．８ＭＨｚである代替状況を示す。比較基準クロック信号の周波数が異なることに起因して、スパー４０１乃至４０４は、図１０のスパー４０１乃至４０４の位置と比較して周波数がシフトダウン（ｓｈｉｆｔ ｄｏｗｎ）されることに注目すること。図１１において、基準スパー４０１は、図１０における場合のようには、選択された送信チャネル４０５と周波数において重ならない。従って、図１０の潜在的な基準スパーの相互混合問題は回避される。] 図１０ 図１１
[0034] 第１の態様において、図１０の問題等の基準スパーの相互混合問題は、選択された送信チャネルおよび所定の比較基準クロック信号周波数が与えられている場合にスパーの位置および強度を調査することによって回避される。スパー解析は、選択可能な比較基準クロック信号周波数（例えば、１９．２ＭＨｚ、１６．８ＭＨｚ、または２１．６ＭＨｚ）のうちの各々の１つに関して行われる。各々の可能な選択された送信チャネル式に関して、結果的に不所望な信号がベースバンドにダウンコンバートされることになるような既知の妨害信号およびその他の有害なメカニズムとの相互混合が結果的に最小になるような比較基準クロック信号の周波数が決定される。図５乃至７のモバイル通信デバイス１００が動作することに応じてかつ送信チャネルが変更されることに応じて、比較基準クロック信号２１２の周波数は不所望な相互混合（例えば送信漏れとの相互混合）が最小化されるように送信チャネルの関数として動的に変化される。] 図１０ 図５
[0035] 図８に示されるＰＬＬ制御ルックアップ関数は、比較基準クロック信号周波数を決定する。ＰＬＬ制御ルックアップ関数の使用は、図５に示されるようにメモリ１１６に格納された図８のテーブル１３２の使用を伴う。送信チャネルの割り当ては、標準的なハンドシェーキングの一部として基地局からモバイル通信デバイス１００に通信されるため、選択された送信チャネル（例えば、１７１９ＭＨｚ、１７２８ＭＨｚ、１７４２ＭＨｚ、および１７４８ＭＨｚ）はプロセッサ１１４にとって既知である。プロセッサ１１４は、選択された送信チャネル情報を用いて、図８のルックアップテーブルを参照し、ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］出力値が何であるべきかを送信チャネル情報から決定する。このテーブルの第５の値の行において示されるように、送信チャネル中心周波数が１７２８ＭＨｚであり（および、総受信電力が所定のスレショルド値−９０ｄＢｍよりも大きい）場合、ＰＬＬ＿ＣＯＮＴＲＯＬ［０：２］値は［１０１］である。値［１０１］は、分数分周モードにおいて図７のＰＬＬ２０２を設定し、比較基準クロック信号を１９．２ＭＨｚではなく１６．８ＭＨｚにおいて出力することをＰＣＲＣＳＧ２０１に行わせる。図８の"Ｃ／Ｎはスレショルド値よりも小さいか"列および"ＲＸ周波数において妨害信号が検出されたか"列における"Ｘ"のエントリは、"ドントケア"（ｄｏｎ'ｔ ｃａｒｅｓ）を表す。従って、１７２８ＭＨｚの選択された送信チャネルにおける動作に関しては、図１０のより望ましくない状況とは対照的に、図１１のより望ましい状況が作り出される。] 図１０ 図１１ 図５ 図７ 図８
[0036] 図１２は、総受信電力の関数としての確率密度関数（ＰＤＦ）分布曲線を示す。総受信電力がより高いほど、モバイル通信デバイス１００の受信機は基準スパーの影響を受けにくくなるが、インバンド位相雑音の影響はより受けやすい。より低い電力において、受信機は、基準スパーの影響をより受けやすいが、インバンド位相雑音の影響をより受けにくい。] 図１２
[0037] 図１３は、第２の態様を示す。低受信電力において、受信機の信号対雑音比は熱雑音によって制限されるため、受信機において分数分周方式ＰＬＬが低位相雑音を生成する望ましい品質は典型的には必要ないことが認識される。低受信電力において、熱雑音は、ＰＬＬによって生成される位相雑音よりも大きい。他方、より高い受信電力では、典型的に、高いデータレートをサポートするために分数分周方式ＰＬＬの低いインバンド位相雑音特性が必要である。従って、図３乃至５のＰＬＬ２０２は、分数分周モードおよび整数分周モードのうちの選択可能な１つにおいて動作可能な構成可能なＰＬＬであるように製造される。所定のスレショルド値１３６よりも低い総受信電力レベル（例えば−９０ｄＢｍ未満）では、受信機の動作が分数分周方式ＰＬＬによって生成された基準スパーからの妨害を受けやすく、かつ受信機の信号対雑音比は熱雑音によって制限されるため、ＰＬＬ２０２は整数分周モードにおいて構成される。しかしながら、スレショルド値１３６よりも上のより高い総受信電力（例えば−９０ｄＢｍ超）において、ＰＬＬ２０２は分数分周方式ＰＬＬが整数分周方式ＰＬＬよりも少ない位相雑音を生成することを利用するために分数分周方式ＰＬＬとして構成される。ＰＬＬ２０２の構成を分数分周モードと整数分周モードとの間で切り替えることは、ＰＬＬによって出力されたＬＯ周波数を不所望な形で乱すことがある。受信機ＰＬＬの動作を非常に短すぎる時間において乱すことは、問題を生じさせることがある。例えば、受信機を含む携帯電話による呼は、ＬＯ周波数が適切に安定してしない場合にドロップ(drop)することがある。一態様において、ＰＬＬ２０２のモードを変更することは、急速すぎるモードの変更による好ましくない結果を防止する形で制限される。この例において、プロセッサ１１４は、所定の最大レート（例えば、多くても５秒の期間ごとに１回）よりも高いレートで分数分周モードと整数分周モードとの間の切り替えをしないようにＰＬＬ構成の変更レートを制限するためにタイマ（示されていない）を使用する。] 図１３ 図３
[0038] 図８は、総受信電力がＰＬＬ制御ルックアップ関数への入力値としてどのように用いられるかも示す。図８のテーブルの上の値の行によって示されるように、総受信電力が−９０ｄＢｍよりも小さい場合、図７のＰＬＬ２０２は、整数分周方式ＰＬＬとして構成される。"送信チャネル中心周波数"入力値、"ＲＸ周波数において妨害信号は検出されたか"入力値、および"Ｃ／Ｎはスレショルド値よりも小さいか"入力値は、"ドントケア"である。しかしながら、ルックアップ関数に対する総受信電力入力値が−９０ｄＢｍよりも高い総受信電力を示す場合、図７のＰＬＬ２０２は、分数分周方式ＰＬＬとして構成される。デジタルベースバンド集積回路１０３内の受信チャネル経路内の自動利得訂正（ＡＧＣ）ブロック１３３は、総受信電力を測定し、測定された総受信電力を示す多ビットデジタル値を提供する。プロセッサ１１４は、ＡＧＣ１３３からローカルバス１１７を経由してこの多ビットデジタル値電力を読み取り、総受信電力値をＰＬＬ制御ルックアップ関数への入力値として用いる。] 図７ 図８
[0039] 図８は、第３の態様も示す。ＲＦトランシーバ集積回路１０２は、妨害信号検出器回路１３４を含む、１つの特定の例において、妨害信号検出器回路１３４が妨害信号を検出した場合、妨害信号検出器回路１３４は、導線１３５、シリアルバスインタフェース１２０、シリアルバス１１９、シリアルバスインタフェース１１８、およびローカルバス１１７を介してプロセッサ１１４に割り込み信号を送信する。割り込み信号は、例えば、割り込みコントローラ（示されていない）によって受信することができ、割り込みコントローラ（示されていない）は、プロセッサ１１４に割り込み信号を供給する。プロセッサ１４４は、割り込み信号を受信した時点で割り込みサービスルーチンを実行する。割り込みサービスルーチンは、妨害信号検出器回路１３４内のレジスタ内の多ビットデジタル値を読み取ることをプロセッサ１１４に行わせる。多ビットデジタル値は、検出された妨害信号の周波数および検出された妨害信号の強度の表示を示す。] 図８
[0040] 第３の態様において、この妨害信号検出情報は、ＰＬＬ制御ルックアップ関数への入力値として用いられる。妨害信号が割り当てられた受信チャネル周波数の適切な近くにおいて検出された場合で、検出された妨害信号が適切な信号強度を有すると決定された場合、プロセッサ１１４は"ＲＸ周波数において妨害信号が検出されたか"の値が"はい"であると決定し、その他の場合、プロセッサ１１４は、"ＲＸ周波数において妨害信号が検出されたか"の値が"いいえ"であると決定する。図８は、ある状況下において、比較基準クロック周波数が"ＲＸ周波数において妨害信号が検出されたか"の入力値および"Ｃ／Ｎはスレショルド値よりも小さいか"の入力値によってどのように決定されるかを示す。図８の第２の値の行において示されるように、妨害信号が検出されず、かつ、割り当てられた送信チャネルが１７１９ＭＨｚである場、比較基準クロック信号は１９．２ＭＨｚの周波数を有する。しかしながら、（"ＲＸ周波数において妨害信号が検出されたか"の入力値が"はい"であることによって示されるように）妨害信号が検出され、かつ、割り当てられた送信チャネルが同じ１７１９ＭＨｚである場合、比較基準クロック信号は、"Ｃ／Ｎはスレショルド値よりも小さいか"の入力値に依存する周波数を有する。妨害信号を発生させるメカニズムは知ることができず、かつ、妨害信号の結果も完全には予想できない。従って、この例において、搬送波信号の信号対雑音比（Ｃ／Ｎ）が所定のスレショルド値よりも小さくない場合、受信機の動作は比較基準クロック信号の周波数を標準である１９．２ＭＨｚから変化させるのが正当化されるほど損なわれていないと決定される。図６のテーブル内の第３の値の行において、"比較基準クロック周波数"の値は１９．２ＭＨｚであることに注目すること。しかしながら、搬送波信号の信号対雑音比（Ｃ／Ｎ）が所定のスレショルド値よりも小さい場合、１９．２ＭＨｚ以外の比較基準クロック信号周波数を用いることが正当化される状況であると決定される。図６の第４の値の行において、"比較基準クロック信号周波数"の値は１６．８ＭＨｚであることに注目すること。一例において、受信機が、比較基準クロック信号周波数が１６．８ＭＨｚである時間の間動作した後に、プロセッサ１１４は、妨害信号検出器１３４を再度読み取り、最初に検出された妨害信号が大きさの点で縮小されているかどうかを決定する。プロセッサ１１４は、搬送波信号対雑音比（Ｃ／Ｎ）の大きさも決定する。１６．８ＭＨｚの比較基準クロック信号周波数を使用した結果、１９．２ＭＨｚの比較基準クロック信号周波数を前回使用したよりも良い受信機の動作が得られた場合、１７１９ＭＨｚ送信チャネルが用いられる将来において、１６．８ＭＨｚの比較基準クロック信号周波数が用いられる。他方、１６．８ＭＨｚの比較基準クロック信号周波数を使用した結果、より良い受信機の動作が得られなかった場合、１７１９ＭＨｚ送信チャネルが用いられる将来において、１９．２ＭＨｚの比較基準クロック信号周波数が用いられる。従って、受信機の動作は、同じ送信チャネル割り当て条件下にある２つ以上の異なる比較基準クロック信号周波数を用いて評価される。その結果得られた受信機の動作の評価が比較され、将来におけるある状況においてはいずれの比較基準クロック信号周波数を用いるかを決定するために用いられる。] 図６ 図８
[0041] 図１４は、第１の態様による方法５００の簡略化されたフローチャートである。ステップ５０１において、ＰＬＬに供給される比較基準クロック信号の周波数が、少なくとも部分的に送信チャネル情報に基づいて決定される。ＰＬＬは、ローカル発振器信号を受信機のミキサに供給する。この方法の一例において、送信チャネル情報は、基地局から図５のモバイル通信デバイス１００において受信されたチャネル割り当て（チャネル割り当て情報）である。送信チャネル割り当て情報は、受信機チャネルを識別せずに送信チャネルを識別することができる。代替として、送信チャネル割り当ては、送信チャネルおよび受信チャネルの両方を識別することができる。比較基準クロック信号は、図７の比較基準クロック信号２１２である。ステップ５０１の決定は、（図８のテーブルによって表される）ＰＬＬ制御値ルックアップ関数を参照すること、およびＰＬＬ制御値を選択することを含む。] 図１４ 図５ 図７ 図８
[0042] 図１５は、第２の態様による方法６００の簡略化されたフローチャートである。ステップ６０１において、ＰＬＬの動作モードは少なくとも部分的に受信電力情報に基づいて分数分周モードから整数分周モードに変更される。ＰＬＬは、ローカル発振器信号を受信機のミキサに供給する。この方法の一例では、受信電力情報が図５のデジタルベースバンド集積回路１０３のＡＧＣブロック１３３から受け取られる。受信電力情報は総受信電力値であってよい。] 図１５ 図５
[0043] 図１６は、第３の態様による方法７００の簡略化されたフローチャートである。ステップ７０１において、妨害信号が検出される。ステップ７０２において、ＰＬＬに供給された比較基準クロック信号の周波数は、少なくとも部分的にステップ７０１において妨害信号を検出することに基づいて決定される。ＰＬＬは、ローカル発振器信号を受信機のミキサに供給する。この方法の一例では、妨害信号が図５および６の妨害信号検出器回路１３４によって検出される。ステップ７０１の決定は、図８のテーブルによって表されるＰＬＬ制御値ルックアップ関数を参照すること、およびＰＬＬ制御値を選択することを含む。] 図１６ 図５ 図８
[0044] 図１７は、プログラマブル比較基準クロック信号生成器（ＰＣＲＣＳＧ）８００の一例の回路図である。図７のローカル発振器の一実施形態において、図１７のＰＣＲＣＳＧ８００は、図７のＰＣＲＣＳＧのさらに詳細な図である。ＰＣＲＣＳＧ８００は、プログラマブル分割器８０３、遅延同期ループ（ＤＬＬ）８０１、並びにプログラマブルエッジ結合および分割網（ｅｄｇｅ ｃｏｍｂｉｎｉｎｇ ａｎｄ ｄｉｖｉｄｉｎｇ ｎｅｔｗｏｒｋ）８０２を含む。プログラマブル分割器８０３は、着信したクロック信号ＸＯを受け取り、信号ＸＯＩをノード８１２上に出力する。信号ＸＯＩは、着信信号ＸＯのバッファリングされた信号であるか、または２で周波数分割されて低くされたＸＯ信号である。プログラマブル分割器８０３が２で周波数分割するか、または周波数分割をしないかは、制御ライン２１７Ａ上のデジタル制御値によって決定される。] 図１７ 図７
[0045] ＤＬＬ８０１は、この特定の例において、１４のプログラマブル遅延素子８０４乃至８０８（これら１４の素子のうちの４つのみが示される）、位相−周波数検出器、チャージポンプ部（ＰＦＤ／ＣＰ）８０９、および平滑化キャパシタ８１０を含む。各々のプログラマブル遅延素子は、そのプログラマブル遅延素子を通る信号経路においてプログラマブルな偶数のＣＭＯＳインバータを提供する。偶数は、例えば、２、４、または６であることができ、制御ライン２１７Ａ上のデジタル制御値によって決定される。ＤＬＬ８０１は、プログラマブル遅延素子８０４乃至８０８を通じての全体的な連続（ｓｅｒｉｅｓ）伝播遅延がノード８１２における着信信号ＸＯＩの１つの期間であるようにロックされるような形で動作する。各々のプログラマブル遅延素子内において、これらインバータのうちの１つ以上は、通常のＣＭＯＳインバータのＰチャネルトランジスタおよびＮチャネルトランジスタに加えて、Ｐチャネルヘッドスイッチを含む。ヘッドスイッチは、ＣＭＯＳインバータのＰチャネルトランジスタのソース内への電源電圧電流経路内に配置される。導線８１１は、プログラマブル遅延素子８０４乃至８０８を通じての遅延を制御するためにＰチャネルヘッドスイッチのゲート上にＶＴＵＮＥ電圧を供給する。プログラマブル遅延素子８０４乃至８０８を通じての遅延は同一であるため、ノード８１２における着信信号ＸＯＩの立ち上がりエッジおよび立ち下がりエッジは、遅延素子８０４によってＸＯＩの期間の１／１４、１／１２、または１／８だけ遅延され（信号Ｄ１）、遅延素子８０４および８０５によってＸＯＩの期間の２／１４、２／１２、または２／８だけ遅延され（信号Ｄ２）、遅延素子８０４、８０５、および８０６によってＸＯＩの期間の３／１４、３／１２、または３／８だけ遅延され（信号Ｄ３）、以下同様である。ブロック８０２が３による周波数逓倍（ｆｒｅｑｕｅｎｃｙ ｍｕｌｔｉｐｌｙｉｎｇ）である場合、ＰＦＤ／ＣＰ８０９に戻る信号ＸＯＩの信号経路内には１２のプログラマブル遅延素子が存在し、ブロック８０２が４による周波数逓倍である場合、ＰＦＤ／ＣＰ８０９に戻る信号ＸＯＩの信号経路内には８つのプログラマブル遅延素子が存在し、ブロック８０２が７による周波数逓倍である場合、ＰＦＤ／ＣＰ８０９に戻る信号ＸＯＩの信号経路内には１４のプログラマブル遅延素子が存在する。]
[0046] プログラマブルエッジ結合および分割網８０２は、比較出力基準クロック信号２１２が選択可能な周波数を持つように、信号ＸＯＩおよび遅延信号Ｄ１乃至Ｄ１４を組み合わせるある量の組み合わせ論理を含む。出力基準クロック信号２１２の周波数は、次の周波数、すなわち、１）着信したＸＯＩ信号の周波数、２）ＸＯＩ信号の周波数の３倍の周波数、３）ＸＯＩ信号の周波数の４倍の周波数、または４）ＸＯＩ信号の周波数の７倍の周波数のうちの１つに等しい。信号ＸＯＩおよびＤ１乃至Ｄ１４から信号２１２を生成するための３つの組み合わせ論理式が図１７に示される。プログラマブルエッジ結合および分割網８０２は、網８０２の構成に依存して組み合わせ論理の出力を周波数分割することができる１／２分周回路および１／４分周回路も含む。] 図１７
[0047] 一構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の１／４の周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３はＸＯを２で周波数分割し、プログラマブルエッジ結合および分割網８０２はＸＯＩを２によって周波数分割する。]
[0048] 他の構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の１／２の周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３はＸＯを２で周波数分割し、プログラマブルエッジ結合および分割網８０２は変化されない形で信号ＸＯＩを出力する。]
[0049] 他の構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は周波数分割をせず、プログラマブルエッジ結合および分割網８０２は変化されない形で信号ＸＯＩを出力する。]
[0050] 他の構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の１．５倍に等しい周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は周波数分割をせず、プログラマブルエッジ結合および分割網８０２の組み合わせエッジ結合論理はＸＯＩの周波数の３倍の周波数を有する信号を生成し、プログラマブルエッジ結合および分割網８０２内の１／２分周回路がこの信号を２で周波数分割して信号２１２を生成する。]
[0051] 他の構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の１．７５倍に等しい周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は２で周波数分割し、プログラマブルエッジ結合および分割網８０２の組み合わせエッジ結合論理はＸＯＩの周波数の７倍の周波数を有する信号を生成し、プログラマブルエッジ結合および分割網８０２内の１／２分周回路が組み合わせ論理の出力を２で分割して信号２１２を生成する。]
[0052] 他の構成において、ＰＣＲＣＳＧ８００は着信信号ＸＯの周波数の３．０倍に等しい周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は周波数分割をせず、プログラマブルエッジ結合および分割網８０２の組み合わせエッジ結合論理はＸＯＩの周波数の３倍の周波数を有する信号を生成し、この信号を信号２１２として出力する。]
[0053] 他の構成において、ＰＣＲＣＳＧ８００は、着信信号ＸＯの周波数の３．５倍に等しい周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は２で周波数分割し、プログラマブルエッジ結合および分割網８０２の組み合わせエッジ結合論理はＸＯＩの周波数の７倍の周波数を有する信号を生成し、それによって信号２１２を生成する。]
[0054] 他の構成において、ＰＣＲＣＳＧ８００は、着信信号ＸＯの周波数の４．０倍に等しい周波数を有する信号２１２を出力する。これを行うために、プログラマブル分割器８０３は周波数分割をせず、プログラマブルエッジ結合および分割網８０２の組み合わせエッジ結合論理はＸＯＩの周波数の４倍の周波数を有する信号を生成し、この結果得られた信号が信号２１２として出力される。]
[0055] ＰＣＲＣＳＧ８００の構成は、導線２１７における多ビットデジタル制御値ＰＬＬ＿ＣＯＮＴＲＯＬによって決定される。各構成における各遅延素子を通る信号経路内のインバータ数（２、４または６）は、特定の動作状態に関するＤＬＬ８０１の同調範囲が最適化されるようにＰＬＬ制御ルックアップテーブルまたは関数によって決定される。]
[0056] ここに説明される技法は、様々な手段によって実装することができる。例えば、これら技法は、ハードウェア内、ファームウェア内、ソフトウェア内、またはその組み合わせ内に実装することができる。ハードウェア内に実装する場合、（例えばモバイル通信デバイス内の）エンティティにおいてこれら技法を実行するために用いられる処理ユニットは、ここに説明される機能を果たすように設計された１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、その他の電子ユニット、コンピュータ、またはその組み合わせ内に実装することができる。ファームウェアおよび／またはソフトウェア内に実装する場合、これら技法は、ここにおいて説明される機能を果たすコード（例えば、プログラム、ルーチン、手順、モジュール、関数、命令、等）とともに実装することができる。概して、ここに説明される技法を実装する際には、ファームウェアおよび／またはソフトウェアコードを有形に具現化したいずれかのコンピュータ／プロセッサ可読媒体を用いることができる。例えば、ファームウェアおよび／またはソフトウェアコードは、メモリ（例えば図５のメモリ１１６）に格納し、プロセッサ（例えば図５のプロセッサ１１４）によって実行することができる。メモリは、プロセッサ内に実装することができまたはプロセッサの外部に実装することができる。ファームウェアおよび／またはソフトウェアコードは、コンピュータ／プロセッサ可読媒体、例えば、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、非揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブル読み取り専用メモリ（ＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、ＦＬＡＳＨメモリ、フロッピー(登録商標)ディスク、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、磁気または光学データ記憶装置、等に格納することもできる。このコードは、１つ以上のコンピュータおよび／またはプロセッサによって実行可能であり、かつここで説明される機能の、ある態様をコンピュータ／プロセッサに実行させることができる。] 図５
[0057] 上記においてある特定の実施形態は指導することを目的として説明されるが、この特許明細書の教示は一般的適用性を有しており、上述される特定の実施形態に限定されない。従って、以下において示される請求項の適用範囲から逸脱することなしに説明される特定の実施形態の様々な特徴の様々な変更、好適化、および組み合わせを実践することが可能である。]

权利要求:

請求項1
少なくとも部分的に送信チャネル情報に基づいて位相同期ループ（ＰＬＬ）に供給された比較基準クロック信号の周波数を変化させることであって、前記ＰＬＬはローカル発振器信号を受信機のミキサに供給することを備える方法。
請求項2
前記受信機は携帯電話のトランシーバの一部であり、前記トランシーバは送信機を含み、前記送信チャネル情報は前記送信機が送信するための送信チャネルを決定する請求項１に記載の方法。
請求項3
前記送信チャネル情報はチャネル割り当て情報であり、前記チャネル割り当て情報は送信チャネルを識別するものである請求項１に記載の方法。
請求項4
前記送信チャネル情報はチャネル割り当て情報であり、前記チャネル割り当て情報は送信チャネルおよび受信チャネルを識別するものである請求項１に記載の方法。
請求項5
前記送信チャネル情報は送信帯域の複数の送信チャネルのうちの１つを識別するものである請求項１に記載の方法。
請求項6
前記比較基準クロック信号の前記周波数を前記変化させることは、少なくとも部分的に前記受信機によって受信中の受信電力の量を示す情報に基づく請求項１に記載の方法。
請求項7
前記比較基準クロック信号の前記周波数を前記変化させることは、少なくとも部分的に妨害信号検出情報に基づき、前記妨害信号検出情報は前記受信機によって妨害信号を受信中であるかどうかを示す請求項１に記載の方法。
請求項8
前記送信チャネル情報はルックアップ関数への入力として用いられ、前記ルックアップ関数は前記比較基準クロック信号の前記周波数を前記変化させる際に用いられる情報を出力する請求項１に記載の方法。
請求項9
前記送信チャネル情報はルックアップ関数への入力として用いられ、前記ルックアップ関数はＰＬＬ制御情報を出力する請求項１に記載の方法。
請求項10
前記変化させることは、（ａ）第１の集積回路の一部であるプロセッサが前記送信チャネル情報をルックアップ関数への入力として用いることと、（ｂ）前記プロセッサが前記ルックアップ関数からの出力としての制御情報を入手することと、（ｃ）前記制御情報は第１の集積回路から前記前記ＰＬＬを含む第２の集積回路に通信され、前記制御情報が前記ＰＬＬに供給されて、前記ＰＬＬが前記比較基準クロック信号の前記周波数を変化させる結果になるようにすることと、を含む請求項１に記載の方法。
請求項11
前記比較基準クロック信号は、送信機が送信帯域の第１の送信チャネルにおいて送信中のときには第１の時間量の間第１の周波数を有し、前記比較基準クロック信号は、前記送信機が前記送信帯域の第２の送信チャネルにおいて送信中のときには第２の時間量の間第２の周波数を有する請求項１に記載の方法。
請求項12
前記ＰＬＬは、分数分周モードおよび整数分周モードのうちの選択可能な１つにおいて動作可能なＰＬＬである請求項１に記載の方法。
請求項13
前記送信チャネル情報は、ルックアップ関数への入力として用いられ、前記ルックアップ関数は、ＰＬＬ制御情報を出力し、前記ＰＬＬ制御情報は、前記ＰＬＬが分数分周モードまたは整数分周モードのいずれにおいて動作するかを決定する請求項１に記載の方法。
請求項14
固定された信号周波数の基準クロック信号を水晶発振器から受信することと、前記基準クロック信号を用いて前記比較基準クロック信号を生成すること、とをさらに備える請求項１に記載の方法。
請求項15
少なくとも部分的に受信電力情報に基づいて位相同期ループ（ＰＬＬ）の動作モードを分数分周モードから整数分周モードに変更することを備え、前記ＰＬＬは、ローカル発振器信号を受信機のミキサに供給し、前記受信電力情報は前記受信機によって受信中の受信電力の量を示す方法。
請求項16
（ａ）受信機において受信中の妨害信号を検出することと、（ｂ）（ａ）において前記妨害信号を前記検出することに少なくとも部分的に基づいて、位相同期ループ（ＰＬＬ）に供給された比較基準クロック信号の周波数を変化させることであって、前記ＰＬＬは、ローカル発振器信号を前記受信機のミキサに供給すること、とを備える方法。
請求項17
ローカル発振器信号を受信機のミキサに供給する位相同期ループ（ＰＬＬ）と、比較基準クロック信号を前記ＰＬＬに供給するプログラマブル比較基準クロック信号生成器（ＰＣＲＣＳＧ）であって、前記比較基準クロック信号は、周波数を有するプログラマブル比較基準クロック信号生成器（ＰＣＲＣＳＧ）と、送信チャネル情報を入力として使用しかつそれからＰＬＬ制御情報を出力として生成し、前記ＰＬＬ制御情報は前記比較基準クロック信号の前記周波数が少なくとも部分的に前記送信チャネル情報に基づいて変化されるように前記ＰＣＲＣＳＧに供給されるルックアップ関数回路とを備える回路。
請求項18
送信機をさらに備え、前記送信チャネル情報は前記送信機が送信するための送信チャネルを決定する請求項１７に記載の回路。
請求項19
前記送信チャネル情報はチャネル割り当て情報であり、前記チャネル割り当て情報は送信チャネルを識別するものである請求項１７に記載の回路。
請求項20
前記送信チャネル情報はチャネル割り当て情報であり、前記チャネル割り当て情報は送信チャネルおよび受信チャネルを識別するものである請求項１７に記載の回路。
請求項21
前記送信チャネル情報は送信帯域の複数の送信チャネルのうちの１つを識別するものである請求項１７に記載の回路。
請求項22
前記ルックアップ関数回路は、プロセッサ、およびプロセッサ可読媒体に格納された一組のプロセッサ実行可能命令を含む請求項１７に記載の回路。
請求項23
送信チャネル情報を入力として使用しかつそれから位相同期ループ制御情報を出力として生成するルックアップ関数回路を備え、前記位相同期ループ制御情報は受信機のローカル発振器の位相同期ループ（ＰＬＬ）に供給された比較基準クロック信号の周波数を制御するための情報である回路。
請求項24
前記回路は第１の集積回路の一部であり、前記ローカル発振器の前記ＰＬＬは第２の集積回路の一部であり、前記第１の回路は前記位相同期ループ制御情報を前記第２の集積回路に供給する請求項２３に記載の回路。
請求項25
送信チャネル情報をルックアップ動作への入力として用いることによって前記ルックアップ動作を行い、位相同期ループ制御情報が前記ルックアップ動作から出力されるようにすることをコンピュータに行わせるためのコードを備え、前記位相同期ループ制御情報は受信機のローカル発振器の位相同期ループ（ＰＬＬ）に供給された比較基準クロック信号の周波数を制御するため情報である、コンピュータ可読媒体を備えるコンピュータプログラム製品。
請求項26
前記コンピュータによって読み取り可能な媒体は、前記位相同期ループ制御情報を前記受信機の前記ローカル発振器の前記ＰＬＬに供給することをコンピュータに行わせるためのコードをさらに備える請求項２５に記載のコンピュータプログラム製品。
請求項27
コードを実行することは、送信機が帯域の第１の送信チャネルにおいて送信中であるときに前記比較基準クロック信号の前記周波数が第１の量の時間中に第１の周波数を有し、前記送信機が前記帯域の第２の送信チャネルにおいて送信中であるときに前記比較基準クロック信号の前記周波数が第２の量の時間中に第２の周波数を有する結果になる請求項２５に記載のコンピュータプログラム製品。
請求項28
比較基準クロック信号を受信する位相同期ループ（ＰＬＬ）であって、前記ＰＬＬは受信機のローカル発振器の一部である位相同期ループ（ＰＬＬ）と、少なくとも部分的に送信チャネル情報に基づいて前記比較基準クロック信号の周波数を変化させ、前記比較基準クロック信号が前記ＰＬＬに供給されるようにする手段、とを備える装置。
請求項29
前記受信機はトランシーバの一部であり、前記トランシーバは送信機を含み、前記手段は、前記送信機が帯域の第１の送信チャネルにおいて送信中であるときに前記比較基準クロック信号の前記周波数が第１の量の時間中に第１の周波数を有することになり、前記送信機が前記帯域の第２の送信チャネルにおいて送信中であるときに前記比較基準クロック信号の前記周波数が第２の量の時間中に第２の周波数を有することになるように前記比較基準クロック信号の前記周波数を変化させる請求項２８に記載の装置。
請求項30
前記手段は、前記送信チャネル情報をルックアップ動作への入力として用いることによって前記ルックアップ動作を行い、位相同期ループ制御情報が前記ルックアップ動作から出力されるようにするための手段でもあり、前記位相同期ループ制御情報は前記比較基準クロック信号の前記周波数を制御するための情報である請求項２９に記載の装置。
請求項31
前記手段は、プロセッサ、シリアルバス、およびプログラマブル比較基準クロック信号生成器を含む請求項３０に記載の装置。
請求項32
前記ＰＬＬは、分数分周モードおよび整数分周モードのうちの選択可能な１つにおいて動作可能である請求項２８に記載の装置。
請求項33
（ａ）バスを通じてトランシーバの第１の集積回路から前記トランシーバの第２の集積回路に情報を通信し、前記トランシーバの送信機が単一の送信帯域内において動作中のときに比較基準クロック信号の周波数が第１の周波数から第２の周波数に変化するようにすることを備え、前記比較基準クロック信号は前記トランシーバの受信機のローカル発振器の位相同期ループ（ＰＬＬ）に供給され、前記ＰＬＬは前記第２の集積回路の一部である方法。
請求項34
前記比較基準クロック信号の前記周波数を前記変化させることは、少なくとも部分的に前記送信帯域内での送信チャネル割り当ての変化に応答して生じる請求項３３に記載の方法。
請求項35
（ｂ）前記第２の集積回路における妨害信号を検出することと、前記バスを通じて前記第２の集積回路から前記第１の集積回路に前記検出の表示を通信すること、とをさらに備え、（ａ）の前記通信することは、少なくとも部分的に（ｂ）における前記妨害信号の前記検出に応答して生じる請求項３３に記載の方法。