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  • 法律状态
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    • 专利摘要:
    実施の形態では、バンプレス・ビルド・アップ・レイヤ（BBUL）パッケージを使用したパッケージオンパッケージが提供される。これについて、活性表面、該活性表面に平行な不活性表面及び少なくとも１つの側部を有するマイクロエレクトロニクスダイ、少なくとも１つの前記マイクロエレクトロニクスダイに隣接するカプセル化材料であって、マイクロエレクトロニクスダイの活性表面に対して実質的に平面である下部表面とマイクロエレクトロニクスダイの不活性表面に対して実質的に平面である上部表面とを含むカプセル化材料、上部表面から下部表面に延びるカプセル化材料における貫通ビアコネクション、マイクロエレクトロニクスダイの活性表面とカプセル化材料の下部表面の少なくとも１部の上に配置される第一の絶縁材料層、第一の絶縁材料層の上に配置される複数のビルドアップレイヤ、及び、第一の絶縁材料層とビルドアップレイヤの上に配置され、マイクロエレクトロニクスダイの活性表面と電気的に接触する複数の導電性の配線を有する装置が提供される。
    公开号:JP2011514015A
    申请号:JP2010550930
    申请日:2009-05-27
    公开日:2011-04-28
    发明作者:ガゼック，ジョン，エス．；パーマー，エリック，シー．
    申请人:インテル コーポレイション；
    IPC主号:H01L23-12
    专利说明:

    [0001] 本発明は、集積回路のパッケージ設計の分野に関し、より詳細には、バンプレス・ビルアップレイヤ（BBUL）パッケージを使用したパッケージオンパッケージに関する。]
    背景技術

    [0002] 電子デバイスのサイズの縮小化及び機能の増加により、集積回路のパッケージは、少ないスペースを占有することが必要とされる。]
    [0003] スペースを節約する１つの方法は、パッケージの上にパッケージを結合することであるが、これは、慣習的に、上のパッケージは下のパッケージのダイをクリアにするために上昇される必要があるので、極めて困難な高いゼットハイト（z-height）を作成する可能性がある。]
    図面の簡単な説明

    [0004] 本発明は、例示を通して説明され、同じ参照符号が類似の構成要素を示す添付図面における図において限定されるものではない。
    本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤのパッケージ断面図である。
    本発明の１つの例示的な実施の形態に係る、別のバンプレスビルドアップレイヤのパッケージの断面図である。
    本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤのパッケージを使用したパッケージオンパッケージの断面図である。
    本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤのパッケージを使用した別のパッケージオンパッケージの断面図である。
    本発明の１つの例示的な実施の形態に係る、BBULパッケージを使用したパッケージオンパッケージを実装するのに適した例示的な電子機器のブロック図である。]
    実施例

    [0005] 以下の説明では、説明のため、本発明の全体的な理解を提供するために、様々な特定の詳細が説明される。しかし、本発明の実施の形態は、これら特定の詳細なしに実施されることが当業者にとって明らかであろう。他の例では、本発明を曖昧にするのを回避するため、構造及び装置がブロック図で示される。]
    [0006] 「１実施の形態」又は「実施の形態」に対する本明細書を通した参照は、実施の形態と共に記載される特定の特徴、構造又は特性が本発明の少なくとも１つの実施の形態に含まれることを意味する。したがって、本明細書を通して様々な位置におけるフレーズ「１実施の形態では」又は「実施の形態では」の出現は、必ずしも、同じ実施の形態を全て参照するものではない。さらに、特定の特徴、構造又は特性は、１実施の形態で適切なやり方で組み合わせられる場合がある。]
    [0007] 図１は、本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤ（BBUL）パッケージの断面図のグラフィカルな例示である。図示されるように、集積回路のパッケージ１００は、１以上のマイクロエレクトロニクスダイ（microelectronics die）１０２、マイクロエレクトロニクスダイの活性表面１０４、マイクロエレクトロニクスダイの不活性表面１０６、マイクロエレクトロニクスダイの側面１０８、カプセル化材料１１０、第一の絶縁材料層１１２、ビルドアップレイヤ１１３、導電性の配線１１４、導電性のコンタクト１１６、貫通ビアコネクション１１８、インターコネクト１２０及び１２２を含む。] 図１
    [0008] マイクロエレクトロニクスダイ１０２は、何れかのタイプの集積回路のダイを表すことが意図される。１実施の形態では、マイクロエレクトロニクスダイ１０２は、マルチコアマイクロプロセッサである。マイクロエレクトロニクスダイ１０２は、活性表面１０４を含んでおり、この活性表面は、マククロエレクトロニクスダイ１０２と活性表面１０４に平行な不活性表面１０６とを動作させるために必要な電気的な接続を含む。]
    [0009] マイクロエレクトロニクスダイ１０２は、カプセル化材料１１０により少なくとも１つの側面１０８の適切な位置で保持される。カプセル化材料１１０は、活性表面１０４に対して実質的に平面である少なくとも１つの表面と、不活性表面１０６に対して実質的に平面である１つの表面とを含む。１実施の形態では、活性表面１０４は、保持プレート上に配置される一方で、カプセル化材料１１０は、マイクロエレクトロニクスダイ１０２の周りに配置される。１実施の形態では、カプセル化材料１１０は、不活性表面１０６に広がる場合がある。]
    [0010] 第一の絶縁材料層１１２は、活性表面１０４とカプセル化材料１１０の少なくとも１部上に配置される。ビルドアップレイヤ１１３は、公知の処理方法を使用して第一の絶縁材料層１１２上に続いて配置される。]
    [0011] 導電性の配線１１４は、第一の絶縁材料装置１１２及びビルドアップレイヤ１１３上に配置され、活性表面１０４と電気的に接触する。導電性のコンタクト１１６は、導電性の配線１１４と結合し、集積回路のパッケージ１１０がたとえばソケットコネクションにより回路ボードに電気的に結合されるのを可能にする。１実施の形態では、導電性のコンタクト１１６は、はんだバンプを含む。別の実施の形態では、導電性のコンタクト１１６は、ランドを含む。]
    [0012] 貫通ビアコネクション１１８は、側面１０８に実質的に平行なカプセル化材料１１０を貫く導電性のコネクションを表す。１実施の形態では、貫通ビアコネクション１１８は、カプセル化材料１１０を通して穴を開け、次いでメッキ加工されて充填されることで形成されるスルーホールを表す。インターコネクト１２０及び１２２は、貫通ビアコネクション１１８をマイクロエレクトロニクスダイの活性表面１０４又は導電性コンタクト１１６のそれぞれと電気的に結合する導電性の配線を表す。]
    [0013] 図２は、本発明の１つの例示的な実施の形態に係る、別のバンプレスビルドアップレイヤのパッケージの断面図のグラフィカルな例示である。図示されるように、集積回路のパッケージ２００は、１以上のマイクロエレクトロニクスダイ２０２、マイクロエレクトロニクスダイの活性表面２０４、マイクロエレクトロニクスダイの不活性表面２０６、マイクロエレクトロニクスダイの側面２０８、カプセル化材料２１０、パッケージコア２１２、第一の絶縁材料層２１４、ビルドアップ層２１５、導電性の配線２１６、導電性のコンタクト２１８、貫通ビアコネクション２２０、並びにインターコネクト２２２及び２２４を含む。] 図２
    [0014] マイクロエレクトロニクスダイ２０２は、何れかのタイプの集積回路のダイを表すことが意図される。１実施の形態では、マイクロエレクトロニクスダイ２０２は、マルチコアマイクロプロセッサである。マイクロエレクトロニクスダイ２０２は、活性表面２０４を含み、この活性表面は、マイクロエレクトロニクスダイ２０２と活性表面２０４に平行な不活性表面２０６とを動作するために必要な電気的なコネクションを含む。]
    [0015] マイクロエレクトロニクスダイ２０２は、パッケージコア２１２により少なくとも１つの側面２０８の適切な位置で保持される。パッケージコア２１２は、活性表面２０４に対して実質的に平面である少なくとも１つの表面と、不活性表面２０６に対して実質的に平面の１つの表面とを含む。１実施の形態では、パッケージコア２１２は、多層の有機基質を表す。マイクロエレクトロニクスのパッケージコア２１２は、マイクロエレクトロニクスダイ２０２が配置される開口を有する。１実施の形態では、カプセル化材料２１０は、改善された適合又は接着のため、パッケージコア２１２とマイクロエレクトロニクスダイ２０２との間に配置される。]
    [0016] 第一の絶縁材料層２１４は、活性表面２０４とカプセル化材料２１０の少なくとも１部上に配置される。ビルドアップレイヤ２１５は、公知の処理方法を使用して、第一の絶縁材料層２１４上に続けて配置される。]
    [0017] 導電性の配線２１６は、第一の絶縁材料層２１４及びビルドアップレイヤ２１５上に配置され、活性表面２０４と電気的に接触する。導電性のコンタクト２１８は、導電性の配線２１６と結合し、集積回路のパッケージ２００がたとえばソケットコネクションにより回路ボードに電気的に結合されるのを可能にする。１実施の形態では、導電性のコンタクト２１８は、はんだバンプを含む。別の実施の形態では、導電性のコンタクト２１８は、ランドを含む。]
    [0018] 貫通ビアコネクション２２０は、側面２０８に実質的に平行なパッケージコア２１２を貫く導電性のコネクションを表す。１実施の形態では、貫通ビアコネクション２２０は、製造プロセスの一部として、パッケージコア２１２内で形成される、一連の積層されたマイクロビアを表す。インターコネクト２２２及び２２４は、コネクション２２０を介してマイクロエレクトリックダイの活性表面２０４又は導電性コンタクト２１８にそれぞれ電気的に接続する導電性の配線を表す。]
    [0019] 図３は、本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤのパッケージを使用したパッケージオンパッケージの断面図のグラフィカルな例示である。図示されるように、パッケージオンパッケージのアセンブリ３００は、第二のパッケージ３０４と結合される集積された回路パッケージ１００を含む。２つのパッケージを含むように示されているが、任意の数のパッケージが含まれる場合がある。貫通ビアコネクション１１８と結合される電気的なコンタクト３０２は、第二のパッケージ３０４をパッケージ１００と電気的に結合する。エポキシ樹脂のようなアンダーフィル材料は、パッケージ１００と第二のパッケージ３０４との間に設けられる。ヒートスプレッダ３０６は、熱の消散を助長するために不活性表面１０６上に、パッケージ１００と第二のパッケージ３０４との間に設けられる。１実施の形態では、第二のパッケージ３０４における集積された回路装置は、メモリ装置を含む。１実施の形態では、第二のパッケージ３０４における集積された回路装置は、チップセットデバイスを含む。１実施の形態では、第二のパッケージ２０４は、マルチデバイス・チップスケールパッケージを表す。１実施の形態では、第二のパッケージ２０４は、別のバンプレスビルドアップレイヤのパッケージを表す。１実施の形態では、第二のパッケージ２０４は、慣習的なフリップチップパッケージを表す。] 図３
    [0020] 図４は、本発明の１つの例示的な実施の形態に係る、バンプレスビルドアップレイヤのパッケージを使用した、別のパッケージオンパッケージの断面図のグラフィカルな例示である。図示されるように、パッケージオンパッケージのアセンブリ４００は、第二のパッケージ４０４と結合される集積された回路パッケージ２００を含む。２つのパッケージを含むように示されているが、任意の数のパッケージが含まれる場合がある。貫通ビアコンタクト２２０と結合される電気的なコンタクト４０２は、第二のパッケージ４０４をパッケージ２００と電気的に結合する。エポキシ樹脂のようなアンダーフィル材料は、パッケージ２００と第二のパッケージ４０４の間に設けられる。ヒートスプレッダ４０６は、熱の消散を助長するために不活性表面２０６上に、パッケージ２００と第二のパッケージ４０４との間に含まれる。１実施の形態では、第二のパッケージ４０４における集積された回路装置は、メモリ装置を含む。１実施の形態では、第二のパッケージ４０４における集積された回路装置は、チップセットデバイスを含む。１実施の形態では、第二のパッケージ４０４は、マルチデバイス・チップスケールパッケージを表す。１実施の形態では、第二のパッケージ４０４は、別のバンプレスビルドアップレイヤのパッケージを表す。１実施の形態では、第二のパッケージ４０４は、慣習的なフリップチップパッケージを表す。] 図４
    [0021] 図５は、本発明の１つの例示的な実施の形態に係る、集積された回路パッケージを実現するのに適した例示的な電子機器のブロック図である。電子機器５００は、様々なトラディショナル又はノントラディショナルな電子機器、ラップトップ、デスクトップ、セルフォン、無線通信加入者装置、無線通信電話インフラエレメント、パーソナルデジタルアシスタント、セットトップボックス、或いは、本発明の教示から得られる任意の電子機器を表すことが意図される。例示的な実施の形態によれば、電子機器５００は、図５に示されるように結合される、１以上のプロセッサ５０２、メモリコントローラ５０４、システムメモリ５０６、入力／出力コントローラ５０８、ネットワークコントローラ５１０、及び入力／出力装置５１２を含む。プロセッサ５０２、又は電子機器５００の他の集積された回路コンポーネントは、本発明の実施の形態として上述されたような、BBULパッケージを使用したパッケージオンパッケージを含む。] 図５
    [0022] プロセッサ５０２は、限定されるものではないが、１以上のマイクロプロセッサ、プログラマブルロジックデバイス（PLD）、プログラマブルロジックアレイ（PLA）、特定用途向き集積回路（ASIC）、マイクロコントローラ等を含む様々な制御ロジックのうちの何れかを表す。１実施の形態では、プロセッサ５０２は、インテル（登録商標）コンパチブルプロセッサである。プロセッサ５０２は、たとえばアプリケーション又はオペレーティングシステムにより起動される複数のコンピュータレベルの命令を含む命令のセットを有する。]
    [0023] メモリコントローラ５０４は、システムメモリ５０６を他の電子機器５００のコンポーネントにインタフェースする任意の対応のチップデット又は制御ロジックを表す。１実施の形態では、プロセッサ５０２とメモリコントローラ５０４との間のコネクションは、ポイントツーポイントのシリアルリンクである。別の実施の形態では、メモリコントローラ５０４は、ノースブリッジと呼ばれる。]
    [0024] システムメモリ５０６は、プロセッサ５０２により使用されているデータ及び命令、或いはプロセッサ５０２により使用されることとなるデータ及び命令を記憶するために使用される任意のタイプのメモリ装置を表す。典型的に、本発明はこの点に限定されないが、システムメモリ５０６は、ダイナミックランダムアクセスメモリ（DRAM）から構成される。１実施の形態では、システムメモリ５０６は、RambusのDRAM（RDRAM）から構成される場合がある。別の実施の形態では、システムメモリ５０６は、DDRSDRAM（Double Data Rate Synchronous DRAM）から構成される場合がある。]
    [0025] 入力／出力コントローラ５０８は、I/O装置５１２を電子機器５００の他のコンポーネントとインタフェースする任意のタイプのチップセット又は制御ロジックを表す。１実施の形態では、I/Oコントローラ５０８は、サウスブリッジと呼ばれる。別の実施の形態では、I/Oコントローラ５０８は、2003年4月15日にリリースされたPeripheral Component Interconnect (PCI) ExpressTM Base Specification, Revision 1.0a, PCI Special Interest Groupに準拠する。]
    [0026] ネットワークコントローラ５１０は、電子機器５００が他の電子機器又は装置と通信するのを可能にする任意のタイプの装置を表す。１実施の形態では、ネットワークコントローラ５１０は、IEEE（Institute of Electrical and Electronics Engineers, Inc）802.11b標準（1999年9月16日認可、1999年版ANSI/IEEE
    Std802.11の補完）に準拠する場合がある。別の実施の形態では、ネットワークコントローラ５１０は、Ethernet（登録商標）ネットワークインタフェースカードである場合がある。]
    [0027] 入力／出力（I/O）装置５１２は、任意のタイプの装置、電子機器５００に入力を供給するか又は電子機器５００からの出力を処理する周辺又はコンポーネントを表す場合がある。]
    [0028] 先の記載において、説明のために、本発明の全体の理解を提供するために様々な特定の詳細が説明された。しかし、本発明はこれら特定の詳細の幾つかなしに実施される場合があることは当業者にとって明らかであろう。他の例では、公知の構造及び装置は、ブロック図の形式で示される。]
    [0029] 方法の多くが最も基本的な形式で説明されたが、本発明の基本的な範囲から逸脱することなしに、本方法に動作を追加するか、又は本方法の幾つかから動作を削除することができ、記載された内容に情報を追加するか、又は記載された内容から情報を削除することができる。本発明の概念の多数の変形例は、本発明の範囲及び精神において予想される。この点に関して、特定の説明された例示的な実施の形態は、本発明を制限するために提供されるものではなく、本発明を例示するものである。従って、本発明の範囲は、先に提供された特定の例により決定されるべきではなく、特許請求の範囲の言葉によってのみ決定される。]
    权利要求:

    請求項1
    活性表面、該活性表面に平行な不活性表面及び少なくとも１つの側部を有するマイクロエレクトロニクスダイと、少なくとも１つの前記マイクロエレクトロニクスダイに隣接するカプセル化材料であって、前記マイクロエレクトロニクスダイの活性表面に対して実質的に平面である下部表面と前記マイクロエレクトロニクスダイの不活性表面に対して実質的に平面である上部表面とを含むカプセル化材料と、前記上部表面から前記下部表面に延びる前記カプセル化材料における貫通ビアコネクションと、前記マイクロエレクトロニクスダイの活性表面と前記カプセル化材料の下部表面の少なくとも１部の上に配置される第一の絶縁材料層と、前記第一の絶縁材料層の上に配置される複数のビルドアップレイヤと、前記第一の絶縁材料層と前記ビルドアップレイヤの上に配置され、前記マイクロエレクトロニクスダイの活性表面と電気的に接触する複数の導電性の配線と、を有することを特徴とする装置。
    請求項2
    前記カプセル化材料における前記貫通ビアコネクションと電気的に接触する前記上部表面の上の第二のマイクロエレクトロニクスダイのパッケージを更に有する、請求項１記載の装置。
    請求項3
    前記第二のマイクロエレクトロニクスダイのパッケージと前記マイクロエレクトロニクスダイの前記不活性表面との間の熱拡散器を更に有する、請求項２記載の装置。
    請求項4
    前記貫通ビアコネクションは、スルーホールを有する、請求項２記載の装置。
    請求項5
    前記マイクロエレクトロニクスダイの活性表面と電気的に接触する前記貫通ビアコネクションを更に有する、請求項２記載の装置。
    請求項6
    前記ビルドアップレイヤ上に形成されるバンプと電気的に接触する前記貫通ビアコネクションを更に有する、請求項２記載の装置。
    請求項7
    ネットワークコントローラと、システムメモリと、プロセッサとを有する電子機器であって、前記プロセッサは、活性表面、該活性表面に平行な不活性表面及び少なくとも１つの側部を有するマイクロエレクトロニクスダイと、少なくとも１つの前記マイクロエレクトロニクスダイに隣接するカプセル化材料であって、前記マイクロエレクトロニクスダイの活性表面に対して実質的に平面である下部表面と前記マイクロエレクトロニクスダイの不活性表面に対して実質的に平面である上部表面とを含むカプセル化材料と、前記上部表面から前記下部表面に延びる前記カプセル化材料における貫通ビアコネクションと、前記マイクロエレクトロニクスダイの活性表面と前記カプセル化材料の下部表面の少なくとも１部の上に配置される第一の絶縁材料層と、前記第一の絶縁材料層の上に配置される複数のビルドアップレイヤと、前記第一の絶縁材料層と前記ビルドアップレイヤの上に配置され、前記マイクロエレクトロニクスダイの活性表面と電気的に接触する複数の導電性の配線と、を有することを特徴とする電子機器。
    請求項8
    前記カプセル化材料における前記貫通ビアコネクションと電気的に接触する前記上部表面の上の第二のマイクロエレクトロニクスダイのパッケージを更に有する、請求項７記載の電子機器。
    請求項9
    前記第二のマイクロエレクトロニクスダイのパッケージは、システムメモリを有する、請求項８記載の電子機器。
    請求項10
    前記第二のマイクロエレクトロニクスダイのパッケージは、チップセットデバイスを有する、請求項８記載の電子機器。
    請求項11
    前記第二のマイクロエレクトロニクスダイのパッケージは、バンプレス・ビルド・アップ・レイヤのパッケージを有する、請求項８記載の電子機器。
    請求項12
    前記第二のマイクロエレクトロニクスダイのパッケージは、チップスケールのパッケージを有する、請求項８記載の電子機器。
    請求項13
    活性表面、該活性表面に平行な不活性表面及び少なくとも１つの側部を有するマイクロエレクトロニクスダイと、少なくとも１つの前記マイクロエレクトロニクスダイに隣接するコア基板であって、前記マイクロエレクトロニクスダイの活性表面に対して実質的に平面である下部表面と前記マイクロエレクトロニクスダイの不活性表面に対して実質的に平面である上部表面とを含むコア基板と、前記上部表面から前記下部表面に延びる前記コア基板における貫通ビアコネクションと、前記マイクロエレクトロニクスダイの活性表面と前記コア基板の下部表面の少なくとも１部の上に配置される第一の絶縁材料層と、前記第一の絶縁材料層の上に配置される複数のビルドアップレイヤと、前記第一の絶縁材料層と前記ビルドアップレイヤの上に配置され、前記マイクロエレクトロニクスダイの活性表面と電気的に接触する複数の導電性の配線と、を有することを特徴とする装置。
    請求項14
    前記コア基板における前記貫通ビアコネクションと電気的に接触する前記上部表面の上の第二のマイクロエレクトロニクスダイのパッケージを更に有する、請求項１３記載の装置。
    請求項15
    前記第二のマイクロエレクトロニクスダイのパッケージと前記マイクロエレクトロニクスダイの前記不活性表面との間の熱拡散器を更に有する、請求項１４記載の装置。
    請求項16
    前記貫通ビアコネクションは、積層されたマイクロビアを有する、請求項１４記載の装置。
    請求項17
    前記マイクロエレクトロニクスダイの活性表面と電気的に接触する前記貫通ビアコネクションを更に有する、請求項１４記載の装置。
    請求項18
    前記ビルドアップレイヤ上に形成されるバンプと電気的に接触する前記貫通ビアコネクションを更に有する、請求項１４記載の装置。
    請求項19
    ネットワークコントローラと、システムメモリと、プロセッサとを有する電子機器であって、前記プロセッサは、活性表面、該活性表面に平行な不活性表面及び少なくとも１つの側部を有するマイクロエレクトロニクスダイと、少なくとも１つの前記マイクロエレクトロニクスダイに隣接するコア基板であって、前記マイクロエレクトロニクスダイの活性表面に対して実質的に平面である下部表面と前記マイクロエレクトロニクスダイの不活性表面に対して実質的に平面である上部表面とを含むコア基板と、前記上部表面から前記下部表面に延びる前記コア基板における貫通ビアコネクションと、前記マイクロエレクトロニクスダイの活性表面と前記コア基板の下部表面の少なくとも１部の上に配置される第一の絶縁材料層と、前記第一の絶縁材料層の上に配置される複数のビルドアップレイヤと、前記第一の絶縁材料層と前記ビルドアップレイヤの上に配置され、前記マイクロエレクトロニクスダイの活性表面と電気的に接触する複数の導電性の配線と、を有することを特徴とする電子機器。
    請求項20
    前記コア基板における前記貫通ビアコネクションと電気的に接触する前記上部表面の上の第二のマイクロエレクトロニクスダイのパッケージを更に有する、請求項１９記載の電子機器。
    請求項21
    前記第二のマイクロエレクトロニクスダイのパッケージは、システムメモリを有する、請求項２０記載の電子機器。
    請求項22
    前記第二のマイクロエレクトロニクスダイのパッケージは、チップセットデバイスを有する、請求項２０記載の電子機器。
    請求項23
    前記第二のマイクロエレクトロニクスダイのパッケージは、バンプレス・ビルド・アップ・レイヤのパッケージを有する、請求項２０記載の電子機器。
    請求項24
    前記第二のマイクロエレクトロニクスダイのパッケージは、チップスケールのパッケージを有する、請求項２０記載の電子機器。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
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