サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。

专利摘要:
サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。
公开号:JP2011510516A
申请号:JP2010544373
申请日:2009-01-15
公开日:2011-03-31
发明作者:クレベンジャー、ローレンス、エー；ドリス、ブルース、ビー；ファン、エルバート、イー；プルショサーマン、サンパス；ラーデンス、カール、ジェイ
申请人:インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ；
IPC主号:H01L29-78

专利说明:

[0001] 本発明は、一般に集積回路用の半導体デバイスに関し、より具体的にはサブリソグラフィック幅（sublithographic width）を有する応力誘起ライナにより生成される異方性応力下の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造体に関する。]
背景技術

[0002] 半導体デバイスの性能は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような、ある半導体デバイス内のキャリア（電子又はホール）移動度を増加させることにより向上させることができる。半導体トランジスタのチャネルに応力を加えると、キャリアの移動度、従ってトランジスタの相互コンダクタンス及びオン電流が、応力を受けないトランジスタのそれらの元の値から変化する。これは、加えた応力及びその結果生じるチャネル内の半導体構造体の歪みがバンドギャップ構造に影響を及ぼし（即ち、バンド構造の縮重を破り）キャリアの有効質量を変化させるためである。応力の効果は、チャネル面の結晶方位、結晶方位内のチャネルの方向、及び加えられた応力の方向に依存する。応力を操作することはＭＯＳＦＥＴ内の少数キャリアの移動度を向上させ、ＭＯＳＦＥＴの相互コンダクタンスを向上させる（又は直列抵抗を減少させる）有効な方法であり、半導体処理の比較的小さな変更を必要とするがＭＯＳＦＥＴ性能の著しい向上をもたらす。]
[0003] 物質の導電率に対する応力の効果は、一般に「ピエゾ抵抗効果」と呼ばれる。通常、半導体材料はピエゾ抵抗効果を示すが、その理由は応力が歪みを誘起し、歪みが半導体材料のバンド構造を変化させるからである。ピエゾ抵抗効果は、半導体材料の組成、半導体材料のドーピング型、半導体材料の結晶軸に対する電流の方向、加えられた応力の方向及び大きさ、並びに半導体材料の温度に依存する。シリコンに関するピエゾ抵抗効果の定量分析は、引用により本明細書に組み入れられる非特許文献１に開示されている。]
[0004] 半導体材料のブロックに対して、[１００]、[０１０]、及び[００１]軸を座標系として用いると、部分抵抗率変化Δは、ピエゾ抵抗係数行列Πを通じて半導体材料のブロックに加えられた応力Ｘに、式Δ＝ΠＸにより関連付けられる。ここで、



であり、式中、添字１、２、及び３は、それぞれ[１００]、[０１０]、及び[００１]軸の各々を表す。]
[0005] 次に、半導体材料ブロック上の任意の方位に形成されたＭＯＳＦＥＴの、チャネルの方向、即ち電流の方向におけるピエゾ抵抗係数ｏを計算することができる。一般に、チャネルの方向におけるピエゾ抵抗係数ｏは応力の方向に依存する。]
[0006] 一例として、（００１）の表面方位を有するシリコン基板上に形成されたｐ型ＭＯＳＦＥＴ、即ち「ＰＭＯＳＦＥＴ」又は略して「ＰＦＥＴ」、及び、ｎ型ＭＯＳＦＥＴ、即ち「ＮＭＯＳＦＥＴ」又は略して「ＮＦＥＴ」を考察する。チャネル、即ち電流の方向は、この場合には[１１０]結晶方位に沿っている。[１１０]結晶方位に沿ったＸ方向、[１‐１０]結晶方位に沿ったＹ方向、及び[００１]結晶方位に沿ったＺ方向を有する座標系を用いる。Ｘ‐Ｙ平面はチャネルとゲート誘電体の間の界面の平面である。それぞれ、Ｘ、Ｙ、及びＺ方向に沿ったピエゾ抵抗係数を表１にまとめる。]
[0007] 表１ 選択された方位に沿って加えられた一軸性応力の、[１１０]結晶方位に沿って流れる電流に対する、シリコンのピエゾ抵抗係数（単位：1.0×10‐12 cm2/dyne）]
[0008] チャネルの方向、即ちＸ方向に沿った一軸性応力を本明細書では縦応力と呼び、一方チャネル平面内でチャネルの方向に垂直な方向、即ちＹ方向に沿った一軸性応力を本明細書では横応力と呼ぶ。チャネルの平面に垂直な方向、即ちＺ方向に沿った一軸性応力を本明細書では垂直応力と呼ぶ。電荷キャリアの移動度は導電率に比例し、導電率は抵抗率に反比例するので、（００１）シリコン基板上に形成され、[１１０]結晶方位に沿ったチャネルを有するＰＦＥＴの性能は、そのオン電流で測定すると、圧縮縦応力、引張横応力、及び／又は引張垂直応力の下で向上する。（００１）シリコン基板上に形成され、[１１０]結晶方位に沿ったチャネルを有するＮＦＥＴの性能は、そのオン電流で測定すると、引張縦応力、引張横応力、及び／又は圧縮垂直応力の下で向上する。従って引張横応力は、各々（００１）シリコン基板上に形成され、[１１０]結晶方位に沿ったチャネルを有するＰＦＥＴ及びＮＦＥＴの性能を向上させる。しかし、そのような引張応力を縦方向に沿って加えると、ＮＦＥＴの場合には有利な効果を生じることになるが、ＰＦＥＴの場合には不利な効果を生じる。]
[0009] 一般に、種々異なる材料及び種々異なる結晶方位の選択により様々な半導体デバイスの種々異なる応答を生成することができる。これらの多くの場合において、半導体基板表面の平面内の一方向に存在する一軸性応力は、ＰＦＥＴ及びＮＦＥＴの両方に対して性能向上を付与することができる。換言すれば、ＰＦＥＴ及びＮＦＥＴは、一軸性横応力がＰＦＥＴ及びＮＦＥＴの性能を向上させるように配置することができる。そのような一軸性応力は、圧縮性又は引張性とすることができる。]
[0010] 米国特許出願整理番号第１１／４２４，９６３号（２００６年６月１９日出願）]
先行技術

[0011] Y.Kanda, “A Graphical Representation of thePiezoresistance Coefficients in Silicon,”IEEETransactions on Electron Devices, Vol. ED‐29, pp.64‐70, No. 1(１９８２年１月).
Nealeyet al.,”Self‐assembling resistsfor nanolithography,”IEDMTechnical Digest（２００５年１２月）, Digital Object Identifier 10.1109/IEDM.2005.1609349.]
発明が解決しようとする課題

[0012] 上記を考慮すると、半導体デバイスに一軸性応力を非等方的に加えて、一軸性応力を主に一方向にのみ加え、別の方向には加えないようにするための半導体構造体に対する必要性が存在する。
さらに、加えられる応力が主に一軸性横応力となる、トランジスタを含む半導体構造体に対する必要性が存在する。
さらにまた、各々に加えられる応力が主に一軸性横応力であるＰＦＥＴ及びＮＦＥＴを含む半導体構造体に対する必要性が存在する。]
課題を解決するための手段

[0013] 本発明は、応力誘起ライナを、ナノスケールの自己整合自己組織化構造体を使用して、サブリソグラフィック幅を有するストライプにパターン化することによって生成される異方性応力を半導体デバイスに与えることにより上記の必要性に対処すると共に、該構造体の製造方法に取り組む。]
[0014] 本発明において、直線端部を有する突出構造体を基板上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板上に堆積させる。少なくとも２つの不混和性ポリマブロック成分を含んだ非感光性自己組織化ブロックコポリマ層を、応力誘起ライナの上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像し、突出構造体の直線端部により入れ子になったラインのパターンを形成した少なくとも２つのポリマブロックのうちの少なくとも１つを除去する。自己整合自己組織化のポリマレジスト内に、直線型ナノスケール・ストライプが形成される。応力誘起層を、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化する。直線型応力誘起ストライプは、主に一軸性応力をそれらの縦方向に沿ってもたらし、下層の半導体デバイスに異方性応力を与える。]
[0015] 本発明の実施形態により、
半導体基板の上に配置され、該半導体基板の上に突出した直線端部を含む半導体デバイス構造体と、
該半導体基板の上に配置された応力誘起材料を含む、複数の直線型応力誘起ストライプとを備え、
各々の直線型応力誘起ストライプの縦方向端部は前記の直線端部に平行である、
半導体構造体が提供される。]
[0016] 一実施形態において、複数の直線型応力誘起ストライプは、直線端部に平行な方向の、実質的に一軸性の応力を半導体デバイスに与える。]
[0017] 別の実施形態において、複数の直線型応力誘起ストライプの各々は、サブリソグラフィック幅を有し、ここで幅は縦方向端部の一つに垂直な方向に計測される。]
[0018] さらに別の実施形態において、複数の直線型応力誘起ストライプの隣接対の間の間隔はサブリソグラフィック相当である。]
[0019] さらに別の実施形態において、直線型応力誘起ストライプの各々の縦方向の寸法はリソグラフィック相当である。]
[0020] さらに別の実施形態において、複数の直線型応力誘起材料は、大きさが約０．１５ＧＰａに等しいか又はそれ以上の固有応力を有する窒化シリコンを含む。]
[0021] さらに他の実施形態において、半導体デバイス構造体は、電界効果トランジスタのゲート導電体ラインを含む。]
[0022] さらに他の実施形態において、半導体構造体は、ゲート導電体ラインに横方向に当接して取り囲む誘電体ゲートスペーサをさらに含む。]
[0023] さらに他の実施形態において、複数の直線型応力誘起ストライプは、金属半導体合金部分に垂直に当接する。]
[0024] 本発明の別の態様により、
半導体基板上に配置され、直線端部を有するゲート導電体ラインを含んだ電界効果トランジスタと、
ソース側金属半導体合金領域に垂直に当接し、応力誘起材料を含んだ第１の複数の直線型応力誘起ストライプと、
ドレイン側金属半導体合金領域に垂直に当接し、応力誘起材料を含んだ第２の複数の直線型応力誘起ストライプとを備え、
第１及び第２の複数の直線型応力誘起ストライプの各々の縦方向の端部は、ゲート導電体ラインの縦方向の端部と平行である、
別の半導体構造体が提供される。]
[0025] 一実施形態において、半導体構造体は、
第１の複数の直線型応力誘起ストライプの少なくとも２つの縦方向の端部とソース側金属半導体合金部分とに接触するソース側コンタクトビアと、
第２の複数の直線型応力誘起ストライプの少なくとも２つの縦方向の端部とドレイン側金属半導体合金部分とに接触するドレイン側コンタクトビアと
をさらに備える。]
[0026] 別の実施形態において、第１及び第２の複数の直線型応力誘起ストライプは、電界効果トランジスタのチャネルに対する実質的に一軸性の横応力を生成する]
[0027] さらに別の実施形態において、実質的に一軸性の横応力は、０．１５ＧＰａに等しいか又はそれ以上の大きさを有し、圧縮性又は引張性である。]
[0028] さらに別の実施形態において、半導体基板は（００１）シリコン基板であり、電界効果トランジスタのチャネルは＜１１０＞結晶方位の１つに沿っている。]
[0029] さらに別の実施形態において、半導体構造体は、
半導体基板上に配置され、別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域を含んだ別の電界効果トランジスタと、
応力誘起材料を含み、別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域に当接する応力誘起層と
をさらに備え、ここで、応力誘起層は縦応力及び横応力を別の電界効果トランジスタのチャネルに加える。]
[0030] さらに別の実施形態において、半導体構造体は、半導体基板上に配置され、応力誘起材料を含むどの構造体からも分離された別の電界効果トランジスタをさらに備える。]
[0031] 本発明のさらに別の態様により、
半導体基板上の、半導体基板の上に突出た直線端部を有する半導体デバイス構造体を形成するステップと、
半導体デバイス構造体の上の、応力誘起材料を含んだ応力誘起層を形成するステップと、
応力誘起層を、各々が直線端部に平行な縦方向端部を有する複数の直線型応力誘起ストライプにパターン化するステップと
を含む、半導体構造体を形成する方法が提供される。]
[0032] 一実施形態において、複数の直線型応力誘起ストライプは、直線端部に平行な方向の実質的に一軸性の応力を半導体デバイス構造体に加える。]
[0033] 別の実施形態において、方法は、
基板上の下層の上に、第１のポリマブロック成分及び第２のポリマブロック成分を含んだ非感光性自己組織化ブロックコポリマ層を塗布するステップと、
第１のポリマブロック成分を含み、サブリソグラフィック幅を有する複数のポリマ・ストライプを形成するステップと、
複数のポリマ・ストライプ内のパターンを応力誘起層に転写して複数の直線型応力誘起ストライプを形成するステップと
をさらに含む。]
[0034] さらに別の実施形態において、複数の直線型応力誘起ストライプの各々はサブリソグラフィック幅を有し、ここで幅は縦方向端部の１つに垂直な方向に計測する。]
[0035] さらに別の実施形態において、方法は、
複数のポリマ・ストライプの各々に横方向に当接して取り囲む第２のポリマブロック成分のマトリックスを形成するステップと、
複数のポリマ・ストライプに対して選択的なマトリックスを除去するステップと
をさらに含む。]
[0036] さらに別の実施形態において、複数の直線型応力誘起ストライプの各々の縦方向寸法はリソグラフィック相当であり、複数の直線型応力誘起ストライプの隣接対の間の間隔はサブリソグラフィック相当である。]
[0037] さらに別の実施形態において、半導体デバイス構造体は電界効果トランジスタのゲート導電体ラインを含み、複数の直線型応力誘起ストライプは、ゲート導電体ラインの縦方向端部に平行な方向の実質的に一軸性の応力を電界効果トランジスタのチャネルに加える。]
[0038] さらに他の実施形態において、方法は、
別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域を含んだ、半導体基板上の別の電界効果トランジスタを形成するステップと、
応力誘起材料を含み、別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域に当接する応力誘起層を形成するステップと
をさらに含み、ここで、応力誘起層は縦応力及び横応力を別の電界効果トランジスタのチャネルに加える。]
[0039] さらに別の実施形態において、本方法は、半導体基板上に配置され、応力誘起材料を含むどの構造体からも分離された別の電界効果トランジスタを形成するステップをさらに含む。]
図面の簡単な説明

[0040] 本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明による第１の例示的な半導体構造体の順次的図である。
本発明の一実施形態による、第１の例示的な半導体構造体と同時に形成される第２の例示的な半導体構造体の順次的図である。
本発明の一実施形態による、第１の例示的な半導体構造体と同時に形成される第２の例示的な半導体構造体の順次的図である。
本発明の別の実施形態による、第３の例示的な半導体構造体と同時に形成される第３の例示的な半導体構造体の順次的図である。
本発明の別の実施形態による、第３の例示的な半導体構造体と同時に形成される第３の例示的な半導体構造体の順次的図である。]
実施例

[0041] 同じ番号の図は、製造プロセスの同じ段階に対応する。（Ａ）を付した図は、ミドル‐オブ‐ライン（middle‐of‐line）誘電体層８０が塗布されるときは、これを省略した上面図である。（Ｂ）を付した図は、同じ図番の（Ａ）を付した図の面Ｂ‐Ｂ’に沿った垂直断面図である。矢印は、直接上にある種々の応力誘起構造体によって下層の構造体に加えられる応力の例示的な方向を表す。]
[0042] 上記のように、本発明は、サブリソグラフィック幅を有する応力誘起ライナにより生成される異方性応力下の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造体、及びその製造方法に関するものであり、これから添付の図面を用いて詳細に説明する。類似の対応する要素は類似の参照番号で参照されることに留意されたい。]
[0043] 図１（Ａ）及び図１（Ｂ）を参照すると、本発明による第１の例示的な構造体が示され、これは基板層１０及び浅いトレンチ分離構造体２０を含有する半導体基板８を含む。基板層１０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ‐Ｖ又はＩＩ‐ＶＩ化合物半導体材料のような半導体材料を含む。一実施例において半導体基板は（００１）表面方位を有するシリコンである。半導体基板８は、バルク基板、絶縁体上半導体（ＳＯＩ）基板、又はバルク部分とＳＯＩ部分を有する複合基板とすることができる。基板層１０は、例えば絶縁体上シリコン‐ゲルマニウム（ＳＧＯＩ）基板又は絶縁体直上歪みシリコン（ＳＳＤＯＩ）基板におけるような格子不適合異種半導体層のエピタキシャル整合により二軸応力下におくことができる。] 図１
[0044] ゲート誘電体３０は半導体基板８の上面に直接形成する。ゲート誘電体３０は熱成長又は共形堆積させた二酸化シリコン、窒素化シリコン酸化物、３．９を上回る誘電率を有する高ｋ誘電体材料のような他の適切な絶縁材料、又はそれらの組合せを含むことができる。ゲート導電体ライン４０は、ゲート導電体層（図示せず）の堆積、続いてゲート導電体層のリソグラフィによるパターン化及びエッチングにより形成する。ゲート導電体ライン４０は、ポリシリコン又は多結晶シリコン‐ゲルマニウム合金を含むことができる。ゲート導電体ライン４０は、ドーピングしてもしなくてもよい。必要であれば、インサイチュ（in‐situ）ドーピング又は後のイオン注入を用いてゲート導電体ライン４０にドーピングすることができる。代替的に、ゲート導電体ライン４０は、ゲート誘電体の高ｋ誘電体材料と適合する金属ゲート材料を含むことができる。]
[0045] ゲート導電体ライン４０は、少なくとも１つの「直線端部」４１を含むことができ、この「直線端部」４１は湾曲せずに有意な距離まで延びる、即ち少なくとも「リソグラフィック最小寸法」に等しい距離まで延びる側壁である。リソグラフィック最小寸法はリソグラフィ・ツールに関連してのみ定義され、通常、半導体技術の世代から世代へと変化するが、リソグラフィック最小寸法及びサブリソグラフィック寸法は、半導体製造時に利用可能なリソグラフィ・ツールの最高性能に関連して定義されることに留意されたい。２００７年においてリソグラフィック最小寸法は約４５ｎｍであり、将来はより小さくなることが予想される。リソグラフィック最小寸法より小さい寸法を、本明細書では「サブリソグラフィック寸法」と呼ぶ。少なくとも１つの直線端部４１がリソグラフィック最小寸法の数倍の距離まで延びることが好ましい。本明細書で用いる用語「直線の」は「一直線の」又は「実質的に湾曲しない」ことを意味する。距離はリソグラフィック最小寸法よりも一桁又はそれ以上大きくすることができる。例示的な半導体構造体において、ゲート導電体ライン４０は一対の直線端部４１を含み、これら直線端部４１は互いに平行であり、ゲート誘電体３０の直下に配置されたチャネル（別個に図示せず）の方向に垂直である。]
[0046] 誘電体ゲートスペーサ４２はゲート導電体ライン４０の周りに形成する。誘電体ゲートスペーサ４２は、酸化シリコン、酸窒化シリコン、及び／又は窒化シリコンのような誘電体材料を含む。例えば誘電体ゲートスペーサ４２は酸化シリコンを含む。誘電体ゲートスペーサ４２はゲート導電体ライン４０に横方向に当接して取り囲む。ソース及びドレイン延長注入及び／又はハロ注入は、誘電体ゲートスペーサ４２の形成前又は後に実施することができる。ソース領域１２及びドレイン領域１４は、ソース延長及びドレイン延長用の適切な構造体を含めて、イオン注入及び活性化アニールによって形成する。ソース領域１２及びドレイン領域１４は基板層１０と同じ材料を含むことができ、或は、基板層１０の材料にエピタキシャルに整合してもしなくてもよい異なる半導体材料を含むことができる。例えば、基板層１０は単結晶シリコンを含むことができ、ソース領域１２及びドレイン領域１４は、基板層１０の材料にエピタキシャルに整合させたシリコン‐ゲルマニウム合金又はシリコン‐カーボン合金を含むことができる。誘電体ゲートスペーサ４２は、ゲート導電体ライン４０の一対の直線端部と共形であるために、誘電体ゲートスペーサ４２の外端部は直線型、即ち一直線になる。]
[0047] 種々の金属半導体合金領域を露出した半導体表面上に、金属層（図示せず）の堆積、次いで金属層と下層の半導体材料との反応を引き起こすアニールによって形成する。具体的には、ソース側金属半導体合金領域１６はソース領域１２上に形成し、ドレイン側金属半導体合金領域１８はドレイン領域１４上に形成し、ゲート導電体金属半導体合金領域４８はゲート導電体ライン４０上に形成する。]
[0048] 金属層は、基板層１０及びゲート導電体ラインの半導体材料と反応して種々の金属半導体合金領域（１６、１８、４８）を形成することができる金属を含む。シリコンを含む半導体基板８の場合、種々の金属半導体合金領域（１６、１８、４８）は金属シリサイドを含む。例えば、金属はＴｉ、Ｃｏ、Ｎｉ、Ｔａ、Ｗ、Ｐｔ、Ｐｄ又はそれらの合金とすることができる。金属層、及び随意にその上の金属窒化物キャッピング層を堆積した後、堆積金属層が露出シリコンと反応して比較的低い接触抵抗の金属シリサイドを形成する所定の高温で、第１の例示的な半導体構造体をアニールする。金属シリサイドの形成後、金属層の未反応部分及び随意の金属窒化物キャッピング層を除去する。]
[0049] 図２（Ａ）及び図２（Ｂ）を参照すると、応力誘起層５０Ｌが、ソース側金属半導体合金領域１６、ドレイン側金属半導体合金領域１８、誘電体ゲートスペーサ４２の外端部、ゲート導電体金属半導体合金領域４８の上面、及び浅いトレンチ分離構造体２０を含む第１の例示的な半導体構造体の全露出表面の直接上に形成される。応力誘起層５０Ｌは、約０．１５ＧＰａに等しいか又はそれ以上の固有応力を有する応力誘起材料を含む。] 図２
[0050] 応力誘起材料は、窒化シリコンのような誘電体材料とすることができ、これは、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、迅速熱化学気相堆積（ＲＴＣＶＤ）、又は高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）により高固有引張応力又は高固有圧縮応力を伴って形成することができる。応力誘起層５０Ｌの厚さは約１０ｎｍ乃至約１００ｎｍとすることができ、典型的には約２５ｎｍ乃至約７０ｎｍであるが、より薄い厚さ及びより厚い厚さもまた本明細書で企図されている。応力誘起層５０Ｌは、実質的に共形に、即ち、側壁上と水平面上で同じ厚さを有するようにすることができ、或は、非共形に、即ち、側壁上の厚さを水平面上の厚さより薄くすることができる。]
[0051] 図３（Ａ）及び図３（Ｂ）を参照すると、第１のポリマブロック成分と第２のポリマブロック成分とを含む非感光性自己組織化ブロックコポリマ層６０が、例えば、スピンコーティングにより半導体基板８上に塗布される。具体的には、第１のポリマブロック成分と第２のポリマブロック成分とを適切な溶媒システムに溶解させてブロックコポリマ溶液を形成し、これを応力誘起層５０Ｌの表面に塗布して非感光性自己組織化ブロックコポリマ層６０を形成する。非感光性自己組織化ブロックコポリマ層６０は自己平坦化し、第１のポリマブロック成分と第２のポリマブロック成分とは混合しない。非感光性自己組織化ブロックコポリマ層６０は非感光性ポリマ材料を含み、そのパターン化は光子、即ち光学的放射によっては行われず、アニールのような適切な条件下での自己組織化によって行われる。また、非感光性自己組織化ブロックコポリマ層６０は、通常の低ｋ誘電体材料ではない。非感光性自己組織化ブロックコポリマ層６０は、ゲート導電体ライン４０の上の応力誘起層の部分の頂面に達しても達しなくてもよい。非感光性自己組織化ブロックコポリマ層６０の頂面は、ゲート導電体ライン４０の上の応力誘起層の部分の頂面より低く配置することが好ましい。] 図３
[0052] 第１のポリマブロック成分と第２のポリマブロック成分の例示的な材料は、同一出願人による同時継続中の特許文献１に記載されており、その内容は引用により本明細書に組み入れられる。本発明の構造単位を形成するのに用いることができる、非感光性自己組織化ブロックコポリマ層６０用の自己組織化ブロックコポリマの具体的な例としては、それらに限定されないが、ポリスチレン‐ブロック‐ポリメチルメタクリレート（ＰＳ‐ｂ‐ＰＭＭＡ）、ポリスチレン‐ブロック‐ポリイソプレン（ＰＳ‐ｂ‐ＰＩ）、ポリスチレン‐ブロック‐ポリブタジエン（ＰＳ‐ｂ‐ＰＢＤ）、ポリスチレン‐ブロック‐ポリビニルピリジン（ＰＳ‐ｂ‐ＰＶＰ）、ポリスチレン‐ブロック‐ポリエチレンオキシド（ＰＳ‐ｂ‐ＰＥＯ）、ポリスチレン‐ブロック‐ポリエチレン（ＰＳ‐ｂ‐ＰＥ）、ポリスチレン‐ブロック‐ポリ有機シリケート（ＰＳ‐ｂ‐ＰＯＳ）、ポリスチレン‐ブロック‐ポリフェロセニルジメチルシラン（ＰＳ‐ｂ‐ＰＦＳ）、ポリエチレンオキシド‐ブロック‐ポリイソプレン（ＰＥＯ‐ｂ‐ＰＩ）、ポリエチレンオキシド‐ブロック‐ポリブタジエン（ＰＥＯ‐ｂ‐ＰＢＤ）、ポリエチレンオキシド‐ブロック‐ポリメチルメタクリレート（ＰＥＯ‐ｂ‐ＰＭＭＡ）、ポリエチレンオキシド‐ブロック‐ポリエチルエチレン（ＰＥＯ‐ｂ‐ＰＥＥ）、ポリブタジエン‐ブロック‐ポリビニルピリジン（ＰＢＤ‐ｂ‐ＰＶＰ）、及びポリイソプレン‐ブロック‐ポリメチルメタクリレート（ＰＩ‐ｂ‐ＰＭＭＡ）を挙げることができる。第１及び第２のポリマブロック成分を溶解してブロックコポリマ溶液を形成するのに用いる溶媒システムは、それらに限定されないが、トルエン、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）、及びアセトンを含んだ任意の適切な溶媒を含むことができる。]
[0053] 図４を参照すると、非感光性自己組織化ブロックコポリマ層６０をアニールし、第１のポリマブロック成分及び第２のポリマブロック成分の各々を架橋させて、自己組織化ナノスケール構造体を形成する。ブロックコポリマ層内の自己組織化ブロックコポリマをアニールする例示的なプロセスは、その内容が引用により本明細書に組み入れられる非特許文献２に記載されている。’９６３出願（特許文献１）に記載のアニール法を用いることができる。アニールは、例えば、約２００℃乃至約３００℃の温度で、約１時間未満から約１００時間までの時間にわたって実施することができる。] 図４
[0054] 自己組織化ナノスケール構造体は、２つの異なるポリマブロック成分を含有する２組のポリマブロック構造体を含む。第１の組のポリマブロック構造体は、第１のポリマブロック成分を含み、サブリソグラフィック幅を有する複数のポリマ・ストライプ７０を含む。第２の組のポリマブロック構造体は、第２のポリマブロック成分を含み、複数のポリマ・ストライプ７０の各々に横方向に当接して取り囲むポリマ・マトリックス７２を含む。具体的には、本明細書では第１の複数のポリマ・ストライプ７０と呼ぶ、ポリマ・ストライプ７０のサブセットが、電界効果トランジスタのソース側の上に、即ち、ソース領域１２の上又は近傍に形成される。第１の複数のポリマ・ストライプ７０は、２つのポリマ・マトリックス７２の内の１つによって取り囲まれる。本明細書では第２の複数のポリマ・ストライプ７０と呼ぶ、ポリマ・ストライプ７０のもう一つのサブセットが、電界効果トランジスタのドレイン側の上に、即ち、ドレイン領域１４の上又は近傍に形成される。第１の複数のポリマ・ストライプ７０は、２つのポリマ・マトリックス７２の内の他の１つによって取り囲まれ、ここでポリマ・マトリックス７２はソース側に配置されたソース側ポリマ・マトリックス及びドレイン側に配置されたドレイン側ポリマ・マトリックスを含む。]
[0055] 応力誘起層５０Ｌのソース側の外側壁は直線端部又は一直線の端部を有するが、その理由はゲート導電体ライン４０のソース側の直線端部の輪郭が、誘電体ゲートスペーサ４２の外側壁内及び応力誘起層５０Ｌのソース側の外側壁内に複製されるためである。応力誘起層５０Ｌのソース側の外側壁内に複製された直線端部は、第１の複数のポリマ・ストライプ７０及びソース側ポリマ・マトリックスの形成中に、第１及び第２のポリマブロック成分の自己組織化のためのテンプレートとして機能する。同様に、応力誘起層５０Ｌのドレイン側の外側壁は別の直線端部を有する。応力誘起層５０Ｌのドレイン側の外側壁内に複製された直線端部は、第２の複数のポリマ・ストライプ７０及びドレイン側ポリマ・マトリックスの形成中に、第１及び第２のポリマブロック成分の自己組織化のためのテンプレートとして機能する。従って、応力誘起層５０Ｌの外側壁の直線端部は、ゲート導電体ライン４０の直線端部から複製されたものであり、第１及び第２の複数のポリマ・ストライプ７０並びにポリマ・マトリックス７２の整列のためのテンプレートとして機能する。]
[0056] ポリマ・ストライプ７０の各々は、典型的には約１０ｎｍ乃至約４０ｎｍ、より典型的には約１５ｎｍ乃至約３０ｎｍのサブリソグラフィック幅を有する。ポリマ・ストライプ７０の各隣接対の間の間隔もまた、典型的には約１０ｎｍ乃至約４０ｎｍ、より典型的には約１５ｎｍ乃至約３０ｎｍのサブリソグラフィック寸法である。応力誘起層５０Ｌの外側壁と最近接のポリマ・ストライプ７０の間の間隔もまたサブリソグラフィックである。]
[0057] 図５（Ａ）及び図５（Ｂ）を参照すると、第２のポリマ成分を含むポリマ・マトリックス７２が、第１のポリマ成分に対して選択的に、反応性イオンエッチングのような異方性イオンエッチングにより除去される。一実施形態において、異方性イオンエチングはまた応力誘起層５０Ｌに対しては選択的である。別の実施形態において、異方性イオンエチングは応力誘起層５０Ｌに対して選択的ではないが、ゲート導電体金属半導体合金領域４８に対して選択である。従って、ポリマ・マトリックス７２はポリマ・ストライプ７０に対して選択的に除去される。] 図５
[0058] ポリマ・ストライプ７０をエッチングマスクとして用いて、応力誘起層５０Ｌの露出部分を別の異方性イオンエッチングにより除去する。異方性エッチングは、ソース側金属半導体合金領域１６、ドレイン側金属半導体合金領域１８、ゲート導電体金属半導体合金領域４８、及び好ましくは誘電体ゲートスペーサ４２、に対して選択的である。ポリマ・ストライプ７０のパターン、即ち、サブリソグラフィック幅及びサブリソグラフィック間隔を有する入れ子になった平行ラインのパターンは、応力誘起層５０Ｌに転写されて、ソース側金属半導体合金領域１６又はドレイン側金属半導体合金領域１８の直接上に配置された複数の直線型応力誘起ストライプ５０が形成される。]
[0059] 複数の直線型応力誘起ストライプ５０は、ソース側、即ちソース側金属半導体合金領域１６上又はその近傍に配置された第１の複数の直線型応力誘起ストライプ５０と、ドレイン側、即ちドレイン側金属半導体合金領域１８上又はその近傍に配置された第２の複数の直線型応力誘起ストライプ５０とを含む。ポリマ・ストライプ７０のパターンは、第１及び第２の複数の直線型応力誘起ストライプ５０のパターンと同一であるから、第１の複数の直線型応力誘起ストライプ５０及び第２の複数の直線型応力誘起ストライプ５０は、サブリソグラフィック幅及びサブリソグラフィック間隔を有する入れ子になった平行ラインのパターンを有する。]
[0060] 図６（Ａ）及び図６（Ｂ）を参照すると、ポリマ・ストライプ７０が、複数の直線型応力誘起ストライプ５０、ソース側金属半導体合金領域１６、ドレイン側金属半導体合金領域１８、ゲート導電体金属半導体合金領域４８、及び誘電体ゲートスペーサ４２に対して選択的に除去される。直線型応力誘起ストライプ５０の各々は、サブリソグラフィック幅及びリソグラフィック長を有する。リソグラフィック長は最小リソグラフィック寸法の数倍、又は好ましくは、最小リソグラフィック寸法より一桁又はそれ以上大きくすることができる。従って、直線型応力誘起ストライプ５０の各々によって生成される応力の方向は、主に、ゲート導電体ライン４０の縦方向に沿った方向、即ち、ソース領域１２とドレイン領域１４を結ぶ方向のチャネルの方向に垂直な方向である。図６（Ａ）の矢印は、引張応力誘起材料を含んだ直線型応力誘起ストライプ５０の場合の応力の方向を図式的に示す。直線型応力誘起ストライプ５０が圧縮応力誘起材料を含む場合には、矢印の方向は逆になる。] 図６
[0061] 複数の直線型応力誘起ストライプ５０の各々の縦方向端部は、ゲート導電体ライン４０の直線端部４１に平行である。複数の直線型応力誘起ストライプ５０により、ソース領域１２、ドレイン領域１４、及びチャネル（ソース領域１２とドレイン領域１４の間の基板層１０の部分）に対して加えられる応力は、ゲート導電体ライン４０の直線端部４１に平行な方向の実質的に一軸性の応力である。複数の直線型応力誘起ストライプ５０の各々は、縦方向端部の１つに垂直な方向に、即ち、チャネル（Ｂ‐Ｂ’面に沿い、半導体基板８の頂面の平面内に限定される）の方向に計測される、サブリソグラフィック幅を有する。複数の直線型応力誘起ストライプ５０の各隣接対の間の間隔はサブリソグラフィックであり、典型的には約１０ｎｍ乃至約４０ｎｍ、より典型的には約１５ｎｍ乃至約３０ｎｍである。しかし縦方向の寸法、即ち、直線型応力誘起ストライプ各々の、ゲート導電体ライン４０の直線端部４１の方向に沿った長さはリソグラフィックである。]
[0062] 典型的な応力誘起材料は、大きさが約０．１５ＧＰａに等しいか又はそれ以上の固有応力を有する窒化シリコンを含む。実質的に一軸性の応力は圧縮性又は引張性とすることができる。]
[0063] ミドル‐オブ‐ライン（ＭＯＬ）誘電体層８０は、複数の直線型応力誘起ストライプ５０、ソース側金属半導体合金領域１６、ドレイン側金属半導体合金領域１８、ゲート導電体金属半導体合金領域４８、誘電体ゲートスペーサ４２、及び浅いトレンチ分離構造体２０の上に堆積させる。ＭＯＬ誘電体層８０は、ＣＶＤ酸化物のような誘電体材料を含む。ＣＶＤ酸化物は、非ドープ・シリケートガラス（ＵＳＧ）、ホウシリケートガラス（ＢＳＧ）、リン酸シリケートガラス（ＰＳＧ）、フルオロシリケートガラス（ＦＳＧ）、ホウリン酸シリケートガラス（ＢＰＳＧ）、又はそれらの組合せとすることができる。ＭＯＬ誘電体層８０の厚さは、約２００ｎｍ乃至約５００ｎｍとすることができる。ＭＯＬ誘電体層８０は、例えば、化学機械研磨（ＣＭＰ）により平坦化することが好ましい。ＭＯＬ誘電体層８０はまた、可動イオン拡散障壁層（図示せず）を含むことができ、これは典型的には、実質的なレベルの応力を何も生成しない薄い窒化シリコンを含む。可動イオン拡散障壁層の厚さは典型的には約１０ｎｍ乃至約８０ｎｍである。]
[0064] 図７（Ａ）及び図７（Ｂ）を参照すると、リソグラフィ法及び異方性エッチングにより、コンタクトビア・ホールがＭＯＬ誘電体層８０の中に形成される。異方性エッチングはまた、各コンタクトビア・ホール内の直線型応力誘起ストライプ５０の部分を全て除去し、そして好ましくは、ソース側金属半導体合金部分１６及びドレイン側金属半導体合金部分１８に対して選択的である。少なくとも１つの付加的なコンタクトビア・ホール（図示せず）が、ゲート導電体金属半導体合金領域４８の直接上に形成される。種々のコンタクトビア・ホールを金属で充填して種々のコンタクトビア９０を形成する。コンタクトビア９０は、ソース側金属半導体合金部分１６、ドレイン側金属半導体合金部分１８、又はゲート導電体金属半導体合金領域４８に直接接触する。その後金属相互接続構造体が形成されて、電界効果トランジスタの種々のコンポーネントを半導体基板８の上の他の半導体コンポーネントに電気的に接続する。] 図７
[0065] 複数の直線型応力誘起ストライプ５０の幅及び間隔は両方共にサブリソグラフィックであり、一方横方向の寸法、例えば、コンタクトビア９０の直径は必然的にリソグラフィックとなる。従って、ソース側コンタクトビア、即ちソース側金属半導体合金領域１６に直接に接触するコンタクトビア９０は、第１の複数の直線型応力誘起ストライプ５０の少なくとも２つの縦方向端部に接触する。ドレイン側コンタクトビア、即ちドレイン側金属半導体合金領域１８に直接に接触するコンタクトビア９０は、第２の複数の直線型応力誘起ストライプ５０の少なくとも２つの縦方向端部に接触する。]
[0066] 本発明の第１の実施形態において、各々第１の例示的な半導体構造体と実質的に同じ構造体を有するＰＦＥＴ及びＮＦＥＴは同じ半導体基板上に形成される。そのような実装は、ＰＦＥＴ及びＮＦＥＴの両方が同じ型の横方向応力から恩恵を受ける場合に有益である。]
[0067] 例えば、半導体基板は（００１）シリコン基板とすることができ、ＰＦＥＴのチャネル及びＮＦＥＴのチャネルは＜１１０＞結晶方位の１つに沿うようにする。チャネルの方向はトランジスタのチャネル内の電流の方向を意味する。上述のように、基板が（００１）シリコン基板であり、チャネルが＜１１０＞結晶方位の１つに沿う場合、ＰＦＥＴ及びＮＦＥＴは両方共に横方向引張応力の恩恵を受ける。]
[0068] 一般に、半導体基板内の半導体材料、基板の方位、及びチャネルの方位の幾つかの組合せより、ＰＦＥＴ及びＮＦＥＴの各々の性能が横引張応力又は横圧縮応力によって向上したＰＦＥＴ及びＮＦＥＴを含むシステムがもたらされる。それらの場合、ＰＦＥＴ及びＮＦＥＴは同じ半導体基板上に形成され、複数の直線型応力誘起ストライプの材料は、ＰＦＥＴ及びＮＦＥＴの両方の性能を向上させる実質的に横応力を与えるように選択される。]
[0069] 幾つかの他の場合には、横応力と同じ型の縦応力がＰＦＥＴ及びＮＦＥＴに加えられる。例えば、半導体基板は（００１）シリコン基板とすることができ、ＰＦＥＴのチャネル及びＮＦＥＴのチャネルは＜１１０＞結晶方位の一つに沿うようにする。上記のように、横引張応力はＰＦＥＴ及びＮＦＥＴの両方の性能を向上させる。ＰＦＥＴ及びＮＦＥＴに加えられた横引張応力と同じ型の、即ち引張型の付加的な縦応力はＮＦＥＴの性能をさらに向上させることになる。]
[0070] 本発明の第２の実施形態により、そのような付加的な縦応力並びに横応力が、第２の例示的な半導体構造体内に与えられる。第２の例示的な半導体構造体において、複数の直線型応力誘起ストライプの形成が１つの型の電界効果トランジスタ上では妨げられる。その代り、応力誘起材料を含み、ゲートライン、ソース側金属半導体合金領域、及びドレイン側金属半導体合金領域に当接する応力誘起層が、同じ型の、即ち圧縮又は引張型の縦応力及び横応力の両方をもたらす。]
[0071] 第２の例示的な半導体構造体は、第１の例示的な半導体構造体の形成と同時に同じ半導体基板上に形成される。具体的には、図４（Ａ）及び図４（Ｂ）に示したような１つの導電型（即ち、ＰＦＥＴ又はＮＦＥＴ）の第１の電界効果トランジスタを包含する第１の例示的な半導体構造体と、図４（Ａ）及び図４（Ｂ）の第１の例示的な半導体構造体と実質的に同じ（ドーピングの違いを除いて）構造を有する逆型（即ち、第１の電界効果トランジスタがＰＦＥＴである場合にはＮＦＥＴ、及び逆も同様）の第２の電界効果トランジスタを包含する第２の例示的な半導体構造体とが、同じ半導体基板８上に形成される。] 図４
[0072] 同じ半導体基板８を共有する第１及び第２の例示的な半導体構造体の上にフォトレジスト７７を塗布し、リソグラフィによりパターン化して第１の例示的な半導体構造体の上のフォトレジスト７７の部分を除去し、一方第２の例示的な半導体構造体の上のフォトレジスト７７は残しておく。フォトレジスト７７のパターン化後、第２の例示的な半導体構造体は図８（Ａ）及び図８（Ｂ）に示すようになり、一方第１の例示的な半導体構造体は図４（Ａ）及び図４（Ｂ）に示すようになる。異方性反応性イオンエッチングでポリマ・マトリックス７２を除去する間、フォトレジスト７７は第２の例示的な半導体構造体の全体を保護する。同様に第２の例示的な半導体構造体はまた、応力誘起層５０Ｌの露出部分を除去して複数の直線型応力誘起ストライプ５０を形成する別の異方性イオンエッチングの間、保護される。第１の例示的な半導体構造体のポリマ・ストライプ７０の除去に対応するステップの間、第２の例示的な半導体構造体のフォトレジスト７７、ポリマ・ストライプ７０、及びポリマ・マトリックス７２もまた除去される。] 図４ 図８
[0073] 図９（Ａ）及び図９（Ｂ）を参照すると、第２の例示的な半導体構造体に対して、第１の例示的な半導体構造体に対するのと同一のプロセスステップが同時に実施される。第１の例示的な半導体構造体が図７（Ａ）及び図７（Ｂ）に示したように複数の直線型応力誘起ストライプ５０を包含するのに対して、第２の例示的な半導体構造体は応力誘起層５０Ｌの連続シートを包含し、この連続シートは第１の例示的な半導体構造体内の複数の直線型応力誘起ストライプ５０と同じ応力誘起材料を含む。応力誘起層５０Ｌの連続シートは、縦応力、即ち第２の電界効果トランジスタのチャネルの方向に沿った応力と、横応力、即ち第２の電界効果トランジスタのチャネルの方向に垂直な応力との両方を、ゲート誘電体３０と基板層１０の界面に平行な平面内に加える。縦応力及び横応力は共に圧縮型又は共に引張型である。] 図７ 図９
[0074] 従って、半導体基板８上に形成された第１の例示的な半導体構造体は、第１の横応力のみを有する第１の電界効果トランジスタを含み、一方同じ半導体基板８上に形成された第２の例示的な半導体構造体は、第２の横応力及び縦応力を有する第２の電界効果トランジスタを含む。第１の横応力、第２の横応力、及び縦応力は同じ型、即ち全て圧縮型又は全て引張型となる。]
[0075] ある場合には、１つの型、即ち圧縮型又は引張型の横応力は１つの型のトランジスタの性能を向上させるが、同じ半導体基板上に形成された逆型のトランジスタの性能は低下させる。この場合、横応力を１つの型の電界効果トランジスタのみに加え、同時に逆型のトランジスタに加わる応力を除去することが望ましい。]
[0076] 本発明の第３の実施形態により、同じ半導体基板上の別の場所に用いられた応力誘起材料により生成されるどの応力も、応力誘起材料を含むどの構造体からも分離された第３の例示的な半導体構造体内で、除去される。第３の例示的な半導体構造体内では、応力誘起材料を含んだ複数の直線型応力誘起ストライプ又は応力誘起層の形成が１つの型の電界効果トランジスタ上で妨げられる。]
[0077] 第３の例示的な半導体構造体は、第１の例示的な半導体構造体の形成と同時に同じ半導体基板上に形成される。具体的には、図３（Ａ）及び図３（Ｂ）に示したような１つの導電型（即ち、ＰＦＥＴ又はＮＦＥＴ）の第１の電界効果トランジスタを包含する第１の例示的な半導体構造体と、図３（Ａ）及び図３（Ｂ）の第１の例示的な半導体構造体と実質的に同じ（ドーピングの違いを除いて）構造を有する逆型（即ち、第１の電界効果トランジスタがＰＦＥＴである場合にはＮＦＥＴ、及び逆も同様）の第３の電界効果トランジスタを包含する第３の例示的な半導体構造体とが、同じ半導体基板８上に形成される。] 図３
[0078] フォトレジスト（図示せず）を、同じ半導体基板８を共有する第１及び第３の例示的な半導体構造体の上に塗布し、リソグラフィによりパターン化して第３の例示的な半導体構造体の上のフォトレジストの部分を除去し、一方第１の例示的な半導体構造体の上のフォトレジストは残しておく。フォトレジストをエッチングマスクとして用いてエッチングを実施し、非感光性自己組織化ブロックコポリマ層６０の露出部分を除去する。その後フォトレジストを非感光性自己組織化ブロックコポリマ層６０に対して選択的に除去する。従って、非感光性自己組織化ブロックコポリマ層６０は第１の例示的な半導体構造体内に存在し、一方第３の例示的な半導体構造体内には存在しない。この時点で、第３の例示的な半導体構造体は図１０（Ａ）及び図１０（Ｂ）に示すようになり、一方第１の例示的な半導体構造体は図３（Ａ）及び図３（Ｂ）に示すようになる。] 図１０ 図３
[0079] アニール後、ポリマ・マトリックス７２及びポリマ・ストライプ７０は第１の例示的な半導体構造体内にのみ存在し、一方第３の例示的な半導体構造体内には、非感光性自己組織化ブロックコポリマ層６０が以前にそこから除去されたために存在しない。ポリマ・ストライプ７０をエッチングマスクとして用いた応力誘起層５０Ｌの露出部分の除去中に、応力誘起層５０Ｌの全体が第３の例示的な半導体構造体から除去され、一方複数の直線型応力誘起ストライプ５０が第１の例示的な半導体構造体内に形成される。]
[0080] 図１１（Ａ）及び図１１（Ｂ）を参照すると、第３の例示的な半導体構造体に対して、第１の例示的な半導体構造体に対するのと同一のプロセスステップが同時に実施される。第１の例示的な半導体構造体が図７（Ａ）及び図７（Ｂ）に示したように複数の直線型応力誘起ストライプ５０を包含するのに対して、第３の例示的な半導体構造体は、第１の例示的な半導体構造体内における複数の直線型応力誘起ストライプ５０と同じ応力誘起材料を含む如何なる構造体をも包含しない。従って、第３の例示的な半導体構造体は、応力誘起材料を含むどの構造体からも分離される。第３の例示的な半導体構造体は、実質的に応力を有しない。] 図１１ 図７
[0081] 従って、半導体基板８上に形成された第１の例示的な半導体構造体は、横応力を有する第１の電界効果トランジスタを包含し、一方同じ半導体基板８上に形成された第３の例示的な半導体構造体は実質的に応力を有しない第３の電界効果トランジスタを包含する。第３の電界効果トランジスタに対する横応力の可能的な悪影響は防止され、一方第１の電界効果トランジスタは横応力の恩恵を受ける。]
[0082] 本発明は特定の実施形態に関して説明したが、前述の説明を考慮すれば、多数の変更、修正及び改変が当業者には明白となる。従って、本発明は、本発明の範囲及び趣旨及び添付の特許請求の範囲に入る全てのそのような変更、修正及び改変を包含することが意図されている。]
[0083] 本発明は様々な電子及び電気装置において用途を有する集積回路チップ内の、ＭＯＳＦＥＴ半導体構造体の設計及び製造において産業上の利用可能性を有する。]
[0084] ８：半導体基板
１０：基板層
１２：ソース領域
１４：ドレイン領域
１６：ソース側金属半導体合金領域
１８：ドレイン側金属半導体合金領域
２０：浅いトレンチ分離構造体
３０：ゲート誘電体
４０：ゲート導電体ライン
４１：直線端部
４２：誘電体ゲートスペーサ
４８：ゲート導電体金属半導体合金領域
５０：直線型応力誘起ストライプ
５０Ｌ：応力誘起層
６０：非感光性自己組織化ブロックコポリマ層
７０：ポリマ・ストライプ
７２：ポリマ・マトリックス
７７：フォトレジスト
８０：ミドル・オブ・ライン（ＭＯＬ）誘電体層
９０：コンタクトビア]

权利要求:

請求項1
半導体基板（８）上に配置され、前記半導体基板の上に突き出た直線端部（４１）を含む半導体デバイス構造体と、前記半導体基板（８）上に配置された応力誘起材料を含む複数の直線型応力誘起ストライプ（５０）とを備え、前記直線型応力誘起ストライプの各々の縦方向端部は前記直線端部（４１）に平行である、半導体構造体。
請求項2
前記複数の前記直線型応力誘起ストライプは、前記直線端部に平行な方向の実質的に一軸性の応力を前記半導体デバイスに与える、請求項１に記載の半導体構造体。
請求項3
前記複数の前記直線型応力誘起ストライプの各々はサブリソグラフィック幅を有し、前記幅は前記縦方向端部の１つに垂直な方向に計測される、請求項２に記載の半導体構造体。
請求項4
前記複数の前記直線型応力誘起ストライプの隣接対の間の間隔はサブリソグラフィック相当である、請求項３に記載の半導体構造体。
請求項5
前記直線型応力誘起ストライプの各々の縦方向寸法はリソグラフィック相当である、請求項４に記載の半導体構造体。
請求項6
前記複数の直線型応力誘起材料は、大きさが０．１５ＧＰａに等しいか又はそれ以上の固有応力を有する窒化シリコンを含む、請求項１に記載の半導体構造体。
請求項7
前記半導体デバイス構造体は電界効果トランジスタのゲート導電体ラインを含む、請求項１に記載の半導体構造体。
請求項8
前記ゲート導電体ラインに横方向に当接して取り囲む誘電体ゲートスペーサをさらに含む、請求項７に記載の半導体構造体。
請求項9
前記複数の前記直線型応力誘起ストライプは金属半導体合金部分に垂直に当接する、請求項８に記載の半導体構造体。
請求項10
半導体基板（８）上に配置され、直線端部を有するゲート導電体ライン（４０）を含む電界効果トランジスタと、ソース側金属半導体合金領域（１２）に垂直に当接し、応力誘起材料を含む第１の複数の直線型応力誘起ストライプ（５０）と、ドレイン側金属半導体合金領域（１４）に垂直に当接し、前記応力誘起材料を含む第２の複数の直線型応力誘起ストライプ（５０）とを備え、前記第１及び第２の複数の前記直線型応力誘起ストライプ（５０）の各々の縦方向端部は、前記ゲート導電体ライン（４０）の縦方向端部に平行である、半導体構造体。
請求項11
前記第１の複数の前記直線型応力誘起ストライプの少なくとも２つの縦方向端部と前記ソース側金属半導体合金領域とに接触するソース側コンタクトビアと、前記第２の複数の前記直線型応力誘起ストライプの少なくとも２つの縦方向端部と前記ドレイン側金属半導体合金領域とに接触するドレイン側コンタクトビアとをさらに備える、請求項１０に記載の半導体構造体。
請求項12
前記第１及び第２の複数の直線型応力誘起ストライプは、前記電界効果トランジスタのチャネルに対する実質的に一軸性の横応力を生成する、請求項１０に記載の半導体構造体。
請求項13
前記実質的に一軸性の横応力は、０．１５ＧＰａに等しいか又はそれ以上の大きさを有し、圧縮性又は引張性である、請求項１２に記載の半導体構造体。
請求項14
前記半導体基板は（００１）シリコン基板であり、前記電界効果トランジスタのチャネルは＜１１０＞結晶方位の一つに沿う、請求項１０に記載の半導体構造体。
請求項15
前記半導体基板上に形成され、別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域を含む、別の電界効果トランジスタと、前記応力誘起材料を含み、前記別のゲートライン、前記別のソース側金属半導体合金領域、及び前記別のドレイン側金属半導体合金領域に当接する応力誘起層とをさらに備え、前記応力誘起層は、前記別の電界効果トランジスタのチャネルに縦応力及び横応力を加える、請求項１０に記載の半導体構造体。
請求項16
前記半導体基板上に配置され、前記応力誘起材料を含むどの構造体からも分離された別の電界効果トランジスタをさらに備える、請求項１１に記載の半導体構造体。
請求項17
半導体構造体を形成する方法であって、半導体基板（８）上に、前記半導体基板の上に突き出る直線端部（４１）を有する半導体デバイス構造体を形成するステップと、前記半導体デバイス構造体上に、応力誘起材料を含む応力誘起層（５０Ｌ）を形成するステップと、前記応力誘起層（５０Ｌ）を、各々が前記直線端部に平行な縦方向端部を有する複数の直線型応力誘起ストライプ（５０）にパターン化するステップとを含む方法。
請求項18
前記複数の前記直線型応力誘起ストライプは、前記直線端部に平行な方向の実質的に一軸性の応力を前記半導体デバイス構造体に加える、請求項１７に記載の方法。
請求項19
第１のポリマブロック成分と第２のポリマブロック成分とを含む非感光性自己組織化ブロックコポリマ層を基板に塗布するステップと、前記第１のポリマブロック成分を含み、サブリソグラフィック幅を有する複数のポリマ・ストライプを形成するステップと、前記複数の前記ポリマ・ストライプのパターンを前記応力誘起層に転写して、前記複数の前記直線型応力誘起ストライプを形成するステップとをさらに含む、請求項１７に記載の方法。
請求項20
前記複数の前記直線型応力誘起ストライプはサブリソグラフィック幅を有し、前記幅は前記縦方向端部の１つに垂直な方向に計測される、請求項１９に記載の方法。
請求項21
前記複数の前記ポリマ・ストライプの各々に横方向に当接して取り囲む、前記第２のポリマブロック成分のマトリックスを形成するステップと、前記複数の前記ポリマ・ストライプに対して選択的に前記マトリックスを除去するステップとをさらに含む、請求項１９に記載の方法。
請求項22
前記複数の前記直線型応力誘起ストライプの各々の縦方向寸法はリソグラフィック相当であり、前記複数の前記直線型応力誘起ストライプの隣接対の間の間隔はサブリソグラフィック相当である、請求項１７に記載の方法。
請求項23
前記半導体デバイス構造体は電界効果トランジスタのゲート導電体ラインを含み、前記複数の前記直線型応力誘起ストライプは、前記ゲート導電体ラインの縦方向端部に平行な方向の実質的に一軸性の応力を前記電界効果トランジスタのチャネルに加える、請求項１７に記載の方法。
請求項24
前記半導体基板の上に、別のゲートライン、別のソース側金属半導体合金領域、及び別のドレイン側金属半導体合金領域を含む別の電界効果トランジスタを形成するステップと、前記応力誘起材料を含み、前記別のゲートライン、前記別のソース側金属半導体合金領域、及び前記別のドレイン側金属半導体合金領域に当接する応力誘起層を形成するステップとをさらに含み、前記応力誘起層は、前記別の電界効果トランジスタのチャネルに縦応力及び横応力を加える、請求項２３に記載の方法。
請求項25
前記半導体基板上に配置され、前記応力誘起材料を含むどの構造体からも分離された、別の電界効果トランジスタを形成するステップをさらに含む、請求項２４に記載の方法。