デブースト電流経路を有するマルチ線形性モードｌｎａ

专利摘要:
修正された微分重ね合わせ（ＤＳ）低ノイズ増幅器（ＬＮＡ）は、メイン電流経路とキャンセル電流経路を含む。キャンセル経路の三次歪みは、メイン経路の三次歪みをキャンセルするために使用される。新規な一側面では、分離されたソース・ディジェネレーション・インダクタが、２つの電流経路の各々につきあり、これにより他方の電流経路に影響を与えることなく、一方の電流経路の調整を容易にする。第２の新規な側面では、ＬＮＡ負荷を通過しないデブースト電流経路が設けられる。デブースト電流は、ヘッドルームの問題を生じさせることなく、ネガティブ・フィードバックを増加させる。第３の新規な側面では、キャンセル電流経路及び／またはデブースト電流経路がプログラマブルにディセーブルとされて、高線形性を求めない動作モードにおいて電力消費を低減し、ノイズ量を改善する。
公开号:JP2011509048A
申请号:JP2010541506
申请日:2008-12-27
公开日:2011-03-17
发明作者:チャン、リ−チュン
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03F1-32

专利说明:

[0001] 開示された実施形態は概して無線通信デバイスに関し、より具体的には低ノイズ増幅器に関する。]
背景技術

[0002] 符号分割多重アクセス（ＣＤＭＡ）携帯電話受信機のような無線受信機は、一般的に、低ノイズ増幅器（ＬＮＡ）と呼ばれる増幅器を含む。ＣＤＭＡ携帯電話アプリケーションでは、低ノイズ係数（ＮＦ）、高利得、及び低電流消費と共に、非常に高い三次入力インターセプトポイント（ＩＩＰ３）を有するＬＮＡが求められる。これらの性能特性を得るために用いられるいくつかの線形化（linearization）技術がある。]
[0003] よく知られたひとつの方法は、ネガティブ・フィードバックを使用することを含む。一般的なソース・ディジェネレートＬＮＡ（source-degenerated LNA）では、ソース・ディジェネレーション・インダクタが、フィードバック回路として使用される。通常、ソース・ディジェネレーション・インダクタンスを増加させること、及び／またはＬＮＡバイアス電流を増加させることにより、高い線形性が得られ得る。しかし、ソース・ディジェネレートＬＮＡは、二次の非線形性フィードバック効果により、それでも乏しい線形性という問題を有する。更に、大きいソース・ディジェネレーション・インダクタンスを有するＬＮＡは、利得が低く、そしてノイズ係数が高い。そしてバイアス電流を増加させることは、大きな電力消費を招く。バイアス電流が過剰に増加されると、ヘッドルーム（headroom）の問題に直面する。]
[0004] 第二の方法は、微分重ね合わせ（ＤＳ：derivative superposition）技術である。ＤＳ技術は、ゲート幅及びゲートバイアスの異なる２つまたはそれ以上の並列のＦＥＴを使用して、高い線形性と更に優れたＩＩＰ３性能を得る。しかしながら、一般的なＤＳ法は、三次の相互変調歪み（ＩＭＤ３）に対する二次の非線形性の寄与により、高い周波数ではＩＩＰ３性能を十分に高めることが出来ない。]
[0005] 修正されたＤＳ（ＭＤＳ：modified DS）技術は、この二次の非線形性の寄与を解決しようとする。修正されたＤＳ技術では、ＩＭＤ３に対する三次の非線形性の寄与の強度及び位相が調整されて、ＩＭＤ３に対する二次の非線形性の寄与をキャンセルし、これにより非常に低いＩＭＤ３の出力電流を生成する。]
[0006] 図１（従来技術）は、このＭＤＳ技術を使用するＬＮＡ１００の回路図である。図１のＭＤＳ回路では、２つのＦＥＴ１０４Ａ及び１０４Ｂが用いられる。ＦＥＴ１０４Ａは、そのサブスレショルド領域（弱反転）にバイアスされ、ＦＥＴ１０４Ｂは、その飽和領域（強反転）にバイアスされる。ＦＥＴのＩＭＤ３に対する三次の非線形性寄与成分（ｇ３）が、ＦＥＴの動作が弱反転から強反転に変化することにより、正から負に変化することが、技術的に知られている。これは、２つのＦＥＴ１０４Ａ及び１０４Ｂが、同じ強度でｇ３の正と負のピークにバイアスされている際には、２つのＦＥＴ１０４Ａ及び１０４Ｂの出力電流が加算され、その結果、出力電流のＩＭＤ３はほぼゼロになることを意味する。このＭＤＳ技術はまた、ＩＭＤ３に対する二次の非線形性寄与成分（ｇ２）も考慮に入れている。図１に示すように、タップ・インダクタ（tapped inductor）１０２は、ｇ３の強度及び位相がｇ２をキャンセルするように調整されるよう、用いられる。修正された微分重ね合わせ（ＭＤＳ）技術を用いたＬＮＡの動作のより詳細な説明については、２００５年８月１１日に公開された、公開米国特許出願２００５／０１７６３９９を参照のこと。] 図１
[0007] 図２（従来技術）は、このＭＤＳ技術の変形例を用いたＬＮＡ１２０の回路図である。図２のＭＤＳ回路では、２つのＦＥＴ１２２及び１２４と、２つのインダクタ１２６及び１２８が使用される。高い線形性を得るため、図２のＬＮＡ１２０において、図１で例示したのと同様の一般的な位相キャンセレーションのＭＤＳ技術が使用される。しかしながら、補助（auxiliary）トランジスタ１２４のゲートをメイン・トランジスタ１２２のソースに接続することにより、図２のＬＮＡ１２０は更にＮＦを改善する。更に、補助トランジスタ１２４のゲートをメイン・トランジスタ１２２のソースに接続することで、入力整合及び線形性についての調整が、独立して実施可能となる。この変形されたＭＤＳ技術についての更なる情報は、Sivakumar Ganesanによる“Highly Linear Low Noise Amplifier”、Texas A&M Master of Science Thesis、２００６年、５月、１−７３ページ参照のこと。] 図１ 図２
[0008] 強い干渉波がある場合、ＣＤＭＡ携帯電話のＬＮＡは、高線形性と低歪みを有していなければならない。そのような高線形性特性は通常、ＬＮＡのバイアス電流を高めることと組み合わせてＭＤＳ技術を用いることで得られる。しかしながら、バイアス電流が高められる程度には限界がある。他方、干渉波が無い場合には、ＬＮＡは、低線形性と、低電力消費を有していて良い。これは、ＣＤＭＡ携帯電話のバッテリ寿命を延ばすためである。]
[0009] 修正された微分重ね合わせ（ＭＤＳ）低ノイズ増幅器（ＬＮＡ）は、メイン電流経路とキャンセル電流経路を含む。メイン電流経路では、メイン電流ＩＭＡＩＮが、負荷を介して、メイン電界効果トランジスタ（ＦＥＴ）を介して、そして第１ソース・ディジェネレーション・インダクタを介して流れる。キャンセル電流経路では、キャンセル電流ＩＣＡＮＣＥＬが、負荷を介して、キャンセルＦＥＴを介して、そして第２ソース・ディジェネレーション・インダクタを介して流れる。ＬＮＡ電流は、ＩＭＡＩＮとＩＣＡＮＣＥＬの和である。ＩＣＡＮＣＥＬにおける三次歪みは、ＩＭＡＩＮにおける三次歪みをキャンセルするために使用され、従って、出力電流における三次相互変調歪み（ＩＭＤ３）がゼロとなる。新規な一側面では、メイン電流経路の第１ソース・ディジェネレーション・インダクタは、キャンセル電流経路の第２ソース・ディジェネレーション・インダクタから分離されたインダクタであり、従って、他方の電流経路に影響することなく、一方の電流経路の調整を容易に出来る。その結果、メイン電流とキャンセル電流は、２つの分離されたソース・ディジェネレーション・インダクタの使用により分離（decouple）されるため、ＬＮＡはより少ない反復で最適化され得る。]
[0010] 第２の新規な側面では、デブースト電流経路が設けられる。デブースト電流経路では、デブースト電流ＩＤＥＢＯＯＳＴが、デブースト・トランジスタを介して、そして第１ソース・ディジェネレーション・インダクタを介して流れる。デブースト電流は、ＬＮＡ負荷には流れない。デブースト電流は、メインＦＥＴの電圧ヘッドルームを低減することなく、第１ソース・ディジェネレーション・インダクタによって、より大きいネガティブ・フィードバックが提供されることを可能とする。従って、ＬＮＡの高い線形性（linearity）性能が得られる。一例では、デブースト電流ＩＤＥＢＯＯＳＴは、ＬＮＡの設計の際に、デブースト・トランジスタのサイズを変えることにより変化され得る。従って、デブースト電流を調整することにより、メイン電流経路に関連付けられたネガティブ・フィードバックも調整され得る。ネガティブ・フィードバックが調整可能であることは、最適電流キャンセレーションについての特別な調整能力を提供する。その結果、ＬＮＡはより少ない反復により最適化され得る。]
[0011] 第３の新規な側面では、ＬＮＡは、高線形性モード及び低線形性モードの２つの異なる動作モードにおいて動作するようにプログラマブルである。受信干渉または送信リークがある際には、ＬＮＡは高線形性モードで動作する。高線形性モードでは、デブースト電流経路とキャンセル電流経路の両方が、高い線形性性能を得るためにイネーブルにされる。他方、受信干渉または送信リークがなければ、ＬＮＡは低線形性モードで動作する。低線形性モードでは、デブースト電流経路がプログラマブルにディセーブルとされて、電力消費を低減する。一例では、キャンセル電流経路はまた、ＬＮＡのノイズ量（ＮＦ）を改善するためにディセーブルとされる。]
[0012] 上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び／またはプロセスの別の側面、発明の特徴、及び有利な点は、本明細書で説明される、非限定的な記述において明白になるだろう。]
図面の簡単な説明

[0013] 図１（従来技術）は、修正された微分重ね合わせ（ＭＤＳ）技術を用いたＬＮＡ１００の回路図。
図２（従来技術）は、ＭＤＳ技術の変形例を用いたＬＮＡ１２０の回路図。
図３は、新規な一側面に従った移動体通信デバイス２００のある具体的なタイプの、ハイレベルブロック図。
図４は、図３のＲＦ送受信機集積回路２０４のより詳細なブロック図。
図５は、２つの分離されたソース・ディジェネレーション・インダクタを有する、図４の低ノイズ増幅器（ＬＮＡ）２２２の回路図。
図６は、２つの隣接チャネル受信干渉によってモデル化された三次の相互変調歪みを例示するグラフ。
図７は、ＣＤＭＡシステムにおける、２つの送信リーク及び受信干渉によってモデル化された三次高調波歪みを例示するグラフ。
図８は、三次の非線形性送信係数を示すグラフ。
図９は、修正された微分重ね合わせ（ＤＳ）技術における、三次の非線形性送信係数のキャンセリングを例示するグラフ。
図１０は、図５の２つの分離されたソース・ディジェネレーション・インダクタの単純化されたレイアウト。
図１１は、２つの分離されたソース・ディジェネレーション・インダクタ４１２及び４１４を有し、またデブースト・トランジスタ４０６を有する低ノイズ増幅器（ＬＮＡ）４００の回路図。
図１２は、図１１のキャンセル・トランジスタ４０４のバイアス電流につき、（ＬＮＡ４００がその高線形性モードで動作している際の）ＬＮＡ４００の線形性性能ＩＩＰ３を示すグラフ。
図１３は、ＬＮＡが高線形性モード及び低線形性モードで動作している際のＬＮＡ性能特性を例示するテーブル。] 図１ 図１０ 図１１ 図１２ 図１３ 図２ 図３ 図４ 図５ 図６
実施例

[0014] 図３は、新規な一側面に従ったある具体的なタイプの移動体通信デバイス２０の、非常に単純化されたハイレベルのブロック図である。本例では、移動体通信デバイス２００は、ＣＤＭＡ２０００携帯電話通信プロトコルを使用する携帯電話である。携帯電話は、（図示せぬ種々のその他の部品のうち）アンテナ２０２及び２つの集積回路２０４、２０６を含む。集積回路２０６は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路２０４は、ＲＦ送受信機集積回路である。ＲＦ送受信機集積回路２０４は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。] 図３
[0015] 図４は、図３のＲＦ送受信機集積回路のより詳細なブロック図である。受信機は、局部発振器（ＬＯ）２１４に加えて、いわゆる“受信チェーン（receive chain）”２１２を含む。携帯電話２００の受信時、高周波数ＲＦ信号２１１がアンテナ２０２で受信される。信号２１１からの情報は、デュプレクサ（duplexer）２１３及び整合ネットワーク（matching network）２２０を通過し、そして受信チェーン２１２を通過する。ＲＦ信号２１１は、低ノイズ増幅器（low noise amplifier: ＬＮＡ）２２２により増幅され、ミキサ２２４によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ２２６でフィルタリングされ、そしてデジタルベースバンド集積回路２０６に渡される。デジタルベースバンド集積回路２０６におけるアナログ／デジタルコンバータ２０８は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路２０６におけるデジタル回路によって処理される。] 図３ 図４
[0016] 携帯電話２００の送信時、送信される情報は、デジタルベースバンド集積回路２０６におけるデジタル／アナログコンバータ２１０によってアナログの形式に変換され、そして“送信チェーン（transmit chain）”２１６に供給される。ベースバンドフィルタ２３６は、デジタル／アナログ変換処理によるノイズを取り除く。そして、局部発振器（ＬＯ）２１８の制御の下、ミキサブロック２３４はこの信号を高周波数信号にアップコンバートする。駆動増幅器（driver amplifier）２３２及び外部電力増幅器（external power amplifier）２３０は、この高周波信号を増幅して、高周波数ＲＦ信号２３１がアンテナ２０２から送信されるように、デュプレクサ２１３を介してこの高周波数信号をアンテナ２０２に渡す。]
[0017] 図５は、新規な一側面に従った、図４の低ノイズ増幅器（ＬＮＡ）２２２の詳細な回路図である。ＬＮＡ２２２は、メイン電界効果トランジスタ（ＦＥＴ）３０２、キャンセルＦＥＴ３０４、第１ソース・ディジェネレーション・インダクタ３０６、第２ソース・ディジェネレーション・インダクタ３０８、カスコード・トランジスタ３１０、及びＬＮＡ負荷３１２を含む。ＬＮＡ負荷３１２は、並列に結合されたインダクタ３１４及びキャパシタ３１６を含むＬＣタンク回路である。メインＦＥＴ３０２は、ＡＣ結合キャパシタＣ１を介して入力ノードＲＦＩＮ３３０からＲＦ信号を受信する。キャンセルＦＥＴ３０４は、更なるＡＣ結合キャパシタＣ２を介して、入力ノードＲＦＩＮ３３０からＲＦ信号を受信する。メインＦＥＴ３０２のソースＳ１は、第１ソース・ディジェネレーション・インダクタ３０６を介してグランドノードＧＮＤ３３２に結合される。メインＦＥＴ３０４のソースＳ２は、第２ソース・ディジェネレーション・インダクタ３０８を介してグランドノードＧＮＤ３３２に結合される。メインＦＥＴ３０２のドレインＤ１は、キャンセルＦＥＴ３０４のドレインＤ２に結合される。ドレインＤ１及びドレインＤ２は、カスコード・トランジスタ３１０のソースＳ３に結合される。カスコード・トランジスタ３１０のドレインＤ３は、負荷３１２を介して電源電圧ノードＶＤＤ３３４に結合される。ドレインＤ３はまた、出力電圧ノードＶＯＵＴ３３６に結合される。メインＦＥＴ３０２は、メインＦＥＴ３０２がその飽和（強反転（strong inversion）としても知られる）動作領域にバイアスされるように、バイアス電圧ＶＧ＿ＭＡＩＮにバイアスされる。キャンセルＦＥＴ３０４は、キャンセルＦＥＴ３０４がそのサブスレショルド（弱反転（weak inversion）としても知られる）動作領域にバイアスされるように、バイアス電圧ＶＧ＿ＣＡＮＣＥＬにバイアスされる。] 図４ 図５
[0018] 図５の実施形態では、メインＦＥＴ３０２、キャンセルＦＥＴ３０４、並びに２つの分離されたソース・ディジェネレーション・インダクタ３０６、３０８が、修正された微分重ね合わせ（ＭＤＳ）要素３１８を形成する。メインＦＥＴ３０２及びキャンセルＦＥＴ３０４は、共通接続されたドレインを有し、入力ノードＲＦＩＮ３３０から受信した同じＲＦ信号によって駆動される。バイアスポイント付近の入力ゲート・ソース間電圧ＶＧＳにおいて、メインＦＥＴ３０２はドレイン・ソース間電流ＩＭＡＩＮを生成し、キャンセルＦＥＴ３０４はドレイン・ソース間電流ＩＣＡＮＣＥＬを生成する。全体のＬＮＡ電流（出力電流ＩＯＵＴで示す）は、ＩＭＡＩＮ及びＩＣＡＮＣＥＬの和であり、すなわち、ＩＯＵＴ＝ＩＭＡＩＮ＋ＩＣＡＮＣＥＬである。カスコード・トランジスタ３１０は、バイアス電圧ＶＢにバイアスされ、そしてＭＤＳ要素３１８を負荷３１２及び出力ノード３３６から分離するための電流バッファとして使用される。] 図５
[0019] 図４の送受信機集積回路２０４の受信機の線形性は、図５のＬＮＡ２２２の性能によって支配される。ＬＮＡ２２２のメインＦＥＴ３０２は非線形デバイスであり、歪みとして知られる種々の出力周波数成分を生成する。数学的な表現では、飽和領域にバイアスされたメインＦＥＴ３０２は、小信号ドレイン・ソース間電流ＩＭＡＩＮを生成し、これは、バイアスポイント付近の小信号ゲート・ソース間電圧ＶＧＳに関する式（１）のテイラー級数展開によって記述され得る。すなわち、] 図４ 図５
[0020] ここで、ｇ１はＦＥＴ３０２の小信号トランスコンダクタンスを示し、ｇ２及びｇ３は、歪みの発生を生じさせる二次及び三次のトランスコンダクタンス係数である。このトランスコンダクタンス係数のうち、ｇ３は特に重要である。なぜなら、それは三次の相互変調歪み（ＩＭＤ３）を支配し、よって三次入力インターセプトポイント（ＩＩＰ３）を決定するからである。ＩＩＰ３は、非線形性を明らかにするために一般的に使用される性能指数である。ＩＩＰ３の大きさは、下記の式（２）に従って表され得る。すなわち、]
[0021] 相互変調歪みは、入力に現れる２つの強い干渉（jammer）波によってモデル化され得るタイプの歪みである。一例では、２つの干渉波は、間隔の空いた、近接する２つの周波数であり、メインＦＥＴ３０２に印加される同じ強度の波（tone）である。すなわち、ＶＧＳ＝Ａcosω1t＋Ａcosω2tであり、ω１及びω２は、間隔を空けて近接された２つの周波数を示す。上記の干渉波を式（１）に代入することにより、出力電流ＩＭＡＩＮは、（２ω１−ω２）及び（２ω２−ω１）の周波数成分を含む新たな周波数成分を含む。これらの２つの周波数成分は、三次の相互変調歪み（ＩＭＤ３）に相当する。下記の段落でより詳細に説明するように、ＩＭＤ３は最も解決の困難な相互変調歪みである。なぜなら、これは送受信機の通過帯域内に収まり、そして入力信号を劣化させるからである。]
[0022] 図６は、２つの隣接チャネル受信干渉（adjacent channel receive-jammer）によってモデル化された、三次の相互変調歪み（ＩＭＤ３）を例示するグラフである。図６の例では、所望のＲＦ信号帯域は、１ＭＨｚの帯域幅で１ＧＨｚの中心周波数を有する。これは、０．９９９ＧＨｚ及び１．００１ＧＨｚ間の周波数を有するＲＦ信号は、送受信機２０４の通過帯域内に収まる、ということを意味する。所望のＲＦ信号に加えて、２つの受信ＲＦ信号が、第１周波数ｆＲＸ１＝１．００１ＧＨｚ及び第２周波数ｆＲＸ２＝１．００２ＧＨｚにある。これらの２つの受信ＲＦ信号はまた、隣接チャネル受信干渉とも呼ばれる。受信干渉の存在は、２つの三次歪み成分をもたらす。１つのＩＭＤ３は、１．００３ＧＨｚに等しい、（２ｆＲＸ２−ｆＲＸ１）の周波数成分を有し、他方のＩＭＤ３は、まさに１ＧＨｚに等しい（２ｆＲＸ１−ｆＲＸ２）の周波数成分を有する。図６に示すように、１ＧＨｚのＩＭＤ３成分は、所望の信号帯域内に収まる。この帯域内ＩＭＤ３成分は、フィルタにより除去できないため、入力信号を劣化させる。] 図６
[0023] 図４の送受信機２０４のようなＣＤＭＡ２０００双方向通信システムでは、ＬＮＡ２２２の非線形性特性はまた、送信リーク（transmit-leakage）によって引き起こされる混変調歪み（cross-modulation distortion）をもたらす。図４の例では、受信チェーン２１２及び送信チェーン２１６は同時に使用可能であり、デュプレクサ２１３は、受信及び送信信号を結合（combine）するために使用される。受信及び送信信号を結合するため、送信リークが、受信入力に受信機干渉と同時に現れ得る。この受信干渉と２つの送信リークの相互作用により、混変調歪みが生成される。一例では、三倍高調波歪み（triple-beat distortion）としても知られる、三次の混変調歪みのタイプは、２つの送信リークと１つの受信干渉とによってモデル化される。] 図４
[0024] 図７は、２つの送信リークと１つの受信干渉とによってモデル化された三倍高調波を例示するグラフである。図７の例では、所望のＲＦ信号帯域は、１ＭＨｚの帯域幅で１ＧＨｚの中心周波数を有する。これは、０．９９９ＧＨｚ及び１．００１ＧＨｚ間の周波数を有するＲＦ信号は、送受信機２０４の通過帯域内に収まる、ということを意味する。所望のＲＦ信号に加えて、２つの送信リーク信号が、第１周波数ｆＴＸ１＝９００ＭＨｚ及び第２周波数ｆＴＸ２＝９００．４ＭＨｚにある。受信干渉もまた、１．００１ＧＨｚの周波数にある。送信リーク信号及び受信干渉の存在は、（ｆＲＸ１−（ｆＴＸ２−ｆＴＸ１））の周波数を有する三次の三倍高調波歪み成分をもたらし、これは１．００６ＧＨｚに相当する。図７に示すように、１．００６ＧＨｚの三倍高調波歪み成分は、所望の信号帯域内に収まる。この三倍高調波歪み成分は、入力信号を劣化させ、そしてフィルタにより除去できないため、問題である。] 図７
[0025] 上記説明したＩＭＤ３及び三倍高調波歪みは共に三次歪みであり、そして三次のトランスコンダクタンス係数ｇ３により支配される。従って、三次歪みを除去し、そして線形性を向上するためには、ｇ３の値をゼロ近辺まで低減できることが特に重要である。式（１）から、トランスコンダクタンス係数ｇ１、ｇ２、及びｇ３は、下記の式（３）に従って求められる。すなわち、]
[0026] 図８は、図５のメインＦＥＴ３０２のＤＣバイアス電圧ＶＧ＿ＭＡＩＮに対するトランスコンダクタンス係数ｇ１、ｇ２、及びｇ３を示すグラフである。図８の例では、メインＦＥＴ３０２のバイアスが弱反転から強反転に変化された際、三次のトランスコンダクタンス係数ｇ３は、正から負に変化する。バイアス電圧ＶＧ＿ＭＡＩＮがある特定のポイント（例えば、ＶＧ＿ＭＡＩＮ＝０．６４Ｖ）に達すると、三次のトランスコンダクタンスｇ３はゼロになる。従って、この特定のバイアスポイントにおいてｇ３がゼロになると、ＩＩＰ３はほぼ無限大になる。しかしながら、この有効なＩＩＰ３の改善は、非常に狭いレンジのＶＧ＿ＭＡＩＮにおいてのみ起きる。この特定のバイアスポイントを得ることは難しく、プロセス、温度、及び電源電圧の変動によって変化することは避けられない。] 図５ 図８
[0027] 図９は、微分重ね合わせ（ＤＳ）技術において、三次トランスコンダクタンス係数が互いにどのようにしてキャンセルされるかを示すグラフである。図５に示すように、メインＦＥＴ３０２及びキャンセルＦＥＴ３０４の２つのトランジスタが並列に接続されている。ｇ３の正及び負のピークにバイアスポイントがある際に、この２つのトランジスタの出力電流が加算されれば、そしてこの２つのトランジスタが、ｇ３の正及び負のピークの強度が等しくなるようスケールされていれば、合成出力電流ＩＯＵＴは、広い範囲のバイアス値にわたって、ゼロのｇ３を有するだろう。図９の例では、ｇ３Ａ及びｇ３Ｂは、異なる領域でバイアスされた２つのトランジスタのトランスコンダクタンス係数を示す。広い範囲のゲートバイアスにわたって、結果として得られる合成ｇ３（ｇ３＝ｇ３Ａ＋ｇ３Ｂ）はほぼゼロとなり、ＩＩＰ３の理論的な強度は著しく改善される。しかしながら、ＩＩＰ３の改善は、回路リアクタンスの影響が無視される非常に低い周波数において起きるのみである。高周波数では、ソース・ディジェネレーション・インダクタ３０６が、ドレイン・ソース間電流ＩＭＡＩＮについて強いフィードバック経路を生成する。その結果、二次の非線形性（ｇ２により支配される）もまた、ＩＭＤ３に寄与する。従って、一般的なＤＳ方法では、高周波数におけるＩＩＰ３の改善は得られない。] 図５ 図９
[0028] 修正された微分重ね合わせ（ＭＤＳ）技術は、二次の非線形性の寄与の問題に対処する。図１（従来技術）に示すように、ＩＭＤ３への三次の非線形性の寄与（ｇ３）の強度及び位相は、ソース・ディジェネレーションについてのタップ・インダクタンス１０２を用いることにより、ＩＭＤ３への二次の非線形性の寄与（ｇ２）をキャンセルするように調整される。タップポイント、ＦＥＴのゲート幅、及びバイアスを適切に選択することで、広い範囲のバイアスにわたって、ＩＭＤ３全体は、ほぼゼロの値を取り得る。しかしながら、図１の例では、ＦＥＴ１０４Ａ及びＦＥＴ１０４Ｂのドレイン・ソース間電流が、タップ・インダクタ１０２を介して結合される。タップポイントの変化は、ＦＥＴ１０４Ａ及びＦＥＴ１０４Ｂの両方のドレイン・ソース間電流に影響を与えるだろう。従って、最適化された結果を得るためには、タップポイント、ＦＥＴのゲート幅、及びバイアスを微調整する多くの設計の反復が必要になる。２つのＦＥＴのドレイン・ソース間電流の結合により、全体としてのＩＭＤ３をゼロ近辺にすることは、しばしば困難で根気がいる。] 図１
[0029] 図５の新規なＬＮＡ２２２は、２つの分離されたソース・ディジェネレーション・インダクタ３０６及び３０８を用いることで、これらの困難さを解消する。図５に示すように、出力電流ＩＯＵＴは２つの電流経路、すなわちメイン電流経路３２０及びキャンセル電流経路３２２を含む。メイン電流経路３２０では、メイン電流ＩＭＡＩＮが、メインＦＥＴ３０２及びソース・ディジェネレーション・インダクタ３０６を流れる。キャンセル電流経路３２２では、キャンセル電流ＩＣＡＮＣＥＬが、キャンセルＦＥＴ３０４及びソース・ディジェネレーション・インダクタ３０８を流れる。メイン経路３２０にソース・ディジェネレーション・インダクタ３０６を使用し、キャンセル経路３２２にソース・ディジェネレーション・インダクタ３０８を使用することにより、メイン電流ＩＭＡＩＮ及びキャンセル電流ＩＣＡＮＣＥＬは、もはや図１の一般的な回路のようには結合されない。新規な設計プロセスでは、最初のステップで、ＬＮＡ２２２の基本的な性能特性を確保するよう、メイン経路３２０が設計される。例えば、ＦＥＴ３０２のゲート幅やバイアスポイント、及びソース・ディジェネレーション・インダクタ３０６のインダクタンスが、低ノイズ量、高利得、低電力消費、及び比較的高い線形性を得られるよう、慎重に選択される。第二のステップにおいては、キャンセル経路が実現され、線形性を向上するよう調整される。先の述べたように、メインＦＥＴ３０２はその飽和領域にバイアスされ、ＩＭＤ３に対する負の三次の寄与を有する。他方、キャンセルＦＥＴ３０４はそのサブスレショルド領域にバイアスされ、ＩＭＤ３に対して正の三次の寄与を有する。より具体的には、ＭＤＳ法は、ＩＭＤ３に対する二次の非線形性の寄与も考慮する。キャンセルＦＥＴ３０４のゲート幅及びバイアスポイント、並びにソース・ディジェネレーション・インダクタ３０８のインダクタンスを適切に選択することにより、電流ＩＣＡＮＣＥＬのＩＭＤ３は、電流ＩＭＡＩＮのＩＭＤ３をキャンセルするように調整される。メイン経路３２０及びキャンセル経路３２２は、２つの分離された（separate）インダクタ３０６及び３０８を用いることにより切り離されている（decoupled）ので、キャンセル経路３２２に対して為された変更は、メイン経路３２０の動作に対して大きな影響を与えない。従って、図５の新規なＬＮＡ２２２は、タップ・インダクタを使用する図１の一般的なＬＮＡに比べて、より少ない反復で最適化されることが出来る。] 図１ 図５
[0030] 図１０は、図５の２つのソース・ディジェネレーション・インダクタ３０６及び３０８を示す、単純化されたレイアウト図である。図１０に示すようにソース・ディジェネレーション・インダクタ３０６は、一方のリード（lead）がグランドノード３３２に接続され、他方のリードがメインＦＥＴ３０２のソースＳ１に接続された、集積化スパイラル・インダクタ（integrated spiral inductor）である。ソース・ディジェネレーション・インダクタ３０６もまた、一方のリードがグランドノード３３２に接続され、他方のリードがキャンセルＦＥＴ３０４のソースＳ２に接続された、集積化スパイラル・インダクタである。一例では、ＬＤＥＧ１は１．８ナノヘンリーのインダクタンスを有し、ＬＤＥＧ２は１．６ナノヘンリーのインダクタンスを有し、グランドノード３３２は、ＲＦ送受信機集積回路２０４の表面実装マイクロバンプ（surface mount microbump）である。ＲＦ送受信機集積回路２０４は、フリップチップ・パッケージの集積回路である。] 図１０ 図５
[0031] 図５のＬＮＡ２２２は、ＭＤＳ技術を用いることにより高い線形性を得ているが、ＣＤＭＡ送受信機で、特に強い受信干渉信号及び／または送信リーク信号が存在する場合には、より高い線形性の要求がしばしばＬＮＡに課される。より高い線形性は通常、大きいネガティブ・フィードバックが供給されるように、ＬＮＡのＤＣバイアス電流を増加させることによって得られる。しかしながらＤＣ電流を増加させることは、一般的により大きなＤＣ電力消費及びヘッドルーム問題を引き起こす。更に、より高い線形性はまた、ＬＮＡのノイズ量を悪化させるのが一般的である。実際には、強い受信干渉または送信リークがある時間に存在する可能性は、１％未満である。強い受信干渉または送信リークが存在しない際には、ＬＮＡに対する線形性の要求は大幅に緩和される。緩和された線形性の要求により、ＬＮＡは、より小さいＤＣ電力を消費し、改善されたＮＦを有するようにされ得る。] 図５
[0032] 図１１は、新規な一側面に従った、２つの線形性動作モードを有する低ノイズ増幅器（ＬＮＡ）４００の回路図である。ＬＮＡ４００は、メイン電界効果トランジスタ（ＦＥＴ）４０２、キャンセルＦＥＴ４０４、デブースト（deboost）・トランジスタ４０６、第１カスコード・トランジスタ４０８、第２カスコード・トランジスタ４１０、第１ソース・ディジェネレーション・インダクタ４１２、第２ソース・ディジェネレーション・インダクタ４１４、負荷４１６、マルチプレクサ４２２、及びバイアス回路４２４を含む。負荷４１６は、インダクタ４１８及びキャパシタ４２０を含むＬＣタンク回路である。メインＦＥＴ４０２は、ＡＣ結合キャパシタＣ１を介して、入力ノードＲＦＩＮ４２６からＲＦ信号を受信する。キャンセルＦＥＴ４０４は、更にＡＣ結合キャパシタＣ２を介して、入力ノードＲＦＩＮ４２６からＲＦ信号を受信する。メインＦＥＴ３０２のソースＳ１は、ソース・ディジェネレーション・インダクタ４１２を介してグランドノードＧＮＤ４２８に結合される。キャンセルＦＥＴ４０４のソースＳ２は、ソース・ディジェネレーション・インダクタ４１４を介してグランドノードＧＮＤ４２８に結合される。メインＦＥＴ４０２のドレインＤ１は、キャンセルＦＥＴ４０４のドレインＤ２に接続される。ドレインＤ１及びドレインＤ２は、カスコード・トランジスタ４０８のソースＳ３に接続される。カスコード・トランジスタ４０８のドレインＤ３は、負荷４１６を介して、電源電圧ノードＶＤＤ４３６に結合される。ドレインＤ３はまた、出力電圧ノードＶＯＵＴ４３８に結合される。デブースト・トランジスタ４０６のゲートは、メインＦＥＴ４０２のゲートに結合される。デブースト・トランジスタ４０６のソースＳ４は、メインＦＥＴ４０２のソースＳ１に接続される。デブースト・トランジスタ４０６のドレインＤ４は、カスコード・トランジスタ４１０のソースＳ５に接続される。カスコード・トランジスタ４１０のドレインＤ５は、電源電圧ノードＶＤＤ４３６に接続される。メインＦＥＴ４０２は、メインＦＥＴ４０２がその飽和（強反転としても知られる）動作領域にバイアスされるよう、バイアス電圧ＶＧ＿ＭＡＩＮにバイアスされる。キャンセルＦＥＴ４０４は、キャンセルＦＥＴ４０４がそのサブスレショルド（弱反転としても知られる）動作領域にバイアスされるように、バイアス電圧ＶＧ＿ＣＡＮＣＥＬにバイアスされる。カスコード・トランジスタ４１０は、バイアス電圧ＶＢ＿ＤＥＢＯＯＳＴにバイアスされる。カスコード・トランジスタ４１０のゲートは、マルチプレクサ４２２の出力リード（lead）に結合される。] 図１１
[0033] ＬＮＡ４００には３つの電流経路がある。第１の電流経路は、電流ＩＭＡＩＮが、負荷４１６から、カスコード・トランジスタ４０８を介し、メインＦＥＴ４０２を介し、ソース・ディジェネレーション・インダクタ４１２を介して、グランドノードＧＮＤ４２８に流れる、メイン電流経路４３０である。第２の電流経路は、電流ＩＣＡＮＣＥＬが、負荷４１６から、カスコード・トランジスタ４０８を介し、キャンセルＦＥＴ４０４を介し、ソース・ディジェネレーション・インダクタ４１４を介して、グランドノードＧＮＤ４２８に流れる、キャンセル電流経路４３０である。第３の電流経路は、電流ＩＤＥＢＯＯＳＴが、電源電圧ノードＶＤＤ４３６から、カスコード・トランジスタ４１０を介し、デブースト・トランジスタ４０６を介し、ソース・ディジェネレーション・インダクタ４１２を介して、グランドノードＧＮＤ４２８に流れる、デブースト電流経路４３４である。デブースト電流ＩＤＥＢＯＯＳＴは、負荷４１６には流れない。]
[0034] ＬＮＡ４００は、高線形性モード及び低線形性モードの２つの線形性モードを有する。この動作のモードは、干渉またはリーク信号の存在に基づいてプログラマブルである。干渉またはリークが無ければ、ＬＮＡ４００は低線形性モードで動作させられる。第１のＭＯＤＥ値は、マルチプレクサ４２２の入力リード０が選択されるよう、マルチプレクサ４２２の選択入力リードに供給される。その結果、ＶＢ＿ＤＥＢＯＯＳＴはグランドとなり、全デブースト電流経路４３４はディセーブルされる。デブースト電流ＩＤＥＢＯＯＳＴが流れなければ、ＬＮＡ４００は図５のＬＮＡ２２２と同じようにして動作する。先に述べたように、ＬＮＡ４００はＭＤＳ技術を用い、比較的高い線形性の要求を満たす。干渉またはリークが無い場合、ＮＦ性能を改善するために、更に線形性の要求を低減することがしばしば望まれる。一実施形態では、キャンセルＦＥＴ４０４のゲートはバイアス回路４２４にも接続されている。干渉またはリークが無い場合、第１のＭＯＤＥ値はまた、ゼロのバイアス電流がキャンセルＦＥＴ４０４に供給されるように、バイアス回路４２４に供給される。その結果、バイアス電圧ＶＧ＿ＣＡＮＣＥＬはゼロに降下し、全キャンセル電流経路４３２はディセーブルとされる。この具体的な実施形態では、ＬＮＡ４００は、非常に良いＮＦを有する一方で比較的線形性の低い、ソース・ディジェネレート（source degenerated）・低ノイズ増幅器である。] 図５
[0035] 他方、入力ノードＲＦＩＮ４２６に干渉またはリーク信号が存在する場合には、ＬＮＡ４００は高線形性モードで動作させられる。ＬＮＡ４００の線形性を増加させるために、よりネガティブ・フィードバックが提供されるよう、ソース・ディジェネレーション・インダクタ４１２を流れる電流が増加される。このネガティブ・フィードバックの増大は、メインＦＥＴ４０２のＤＣバイアス電流を増加させることによって得られる。しかしながら、メインＦＥＴ４０２のＤＣバイアス電流を増加させることは、ＤＣ電力消費も増加させる。更に、ＤＣバイアス電流は、際限なく増加させることは出来ない。負荷４１６の両端のＤＣバイアス電流を過剰に増加させると、メインＦＥＴ４０２を飽和状態に維持するための適切な電圧を供給できないほどの、出力ノード４３８の出力電圧ＶＯＵＴの低下を招く。この電圧ヘッドルームの問題は、低電圧電源のアプリケーションで、より顕著となる。なぜなら、メインＦＥＴ４０２のＤＣバイアス電圧ＶＧ＿ＭＡＩＮは、電源電圧を超えられないからである。例えば、ＬＮＡ４００の電源電圧は、典型的には１．３ボルトである。負荷４１６を流れる電流が大きくなる程、負荷４１６の両端での電圧降下も大きくなる。この負荷４１６の両端での増加された電圧降下は、出力ノード４３８におけるＤＣ出力電圧を低下させる。その結果、この低下されたＤＣ出力電圧は、メインＦＥＴ４０２の電圧ヘッドルームを低下させる。なぜなら、メインＦＥＴ４０２がその飽和領域にバイアスされることを確実にするために、ＤＣバイアス電圧ＶＧ＿ＭＡＩＮは、ＶＯＵＴを超えられないからである。]
[0036] 新規なデブースト・トランジスタ４０６は、電圧ヘッドルームを改善するように動作し、従って、ＬＮＡ４００の線形性の増加を助ける。ＬＮＡ４００は、第２のＭＯＤＥ値がアサートされた際に、高線形性モードで動作する。第２のＭＯＤＥ値は、マルチプレクサ４２２の入力リード１が選択されるように、マルチプレクサ４２２の選択入力リードに供給される。よってカスコード・トランジスタ４１０は、ＶＢ＿ＤＥＢＯＯＳＴ＝ＶＢのＤＣバイアス電圧にバイアスされる。デブースト電流経路４３４がイネーブルされる。図１１に例示するように、デブースト電流ＩＤＥＢＯＯＳＴは、メイン電流ＩＭＡＩＮと共にソース・ディジェネレーション・インダクタ４１２を流れ、従ってメインＦＥＴ４０２のネガティブ・フィードバック係数を増加させる。他方で、デブースト電流ＩＤＥＢＯＯＳＴは、ＬＮＡ負荷４１６を流れず、従って出力ノード４３８の出力電圧ＶＯＵＴを低下させない。従って、ＬＮＡ４００は、電圧ヘッドルームの問題に直面することなく、より高いネガティブ・フィードバックを有することにより、高い線形性を有する。ＬＮＡ４００が高線形性モードで動作する際、第２のＭＯＤＥ値はまた、キャンセルＦＥＴ４０４にＤＣバイアス電流ＩＢが供給されるように、バイアス回路４２４に供給される。ＤＣバイアス電流ＩＢは、キャンセル電流経路４３２をイネーブルにする。先に述べたように、キャンセル電流ＩＣＡＮＣＥＬの三次歪み成分は、メイン電流ＩＭＡＩＮの三次歪み成分をキャンセルし、出力電流ＩＯＵＴのＩＭＤ３をゼロにする。一例では、デブースト電流ＩＤＥＢＯＯＳＴは、設計プロセスの際に、カスコード・トランジスタ４１０及びデブースト・トランジスタ４０６のサイズを調整することによって、容易に変化させ得る。従って、メイン電流経路に関連付けられたネガティブ・フィードバックもまた調整可能である。ネガティブ・フィードバック係数が調整可能であることは、最適電流キャンセレーション（optimal current cancellation）についての特別な調整能力を提供する。その結果、ＬＮＡは、より少ない反復により最適化され得る。] 図１１
[0037] 図１２は、ＬＮＡ４００が高線形性モードで動作する際の、キャンセルＦＥＴ４０４のバイアス電流ＩＢに対するＬＮＡ４００の線形性性能ＩＩＰ３を示すグラフである。図１２に示すように、ＬＮＡ４００のＩＩＰ３は、バイアス電流ＩＢが３２０マイクロアンペアから増加するにつれて、徐々に増加する。ＬＮＡ４００のＩＩＰ３は、バイアス電流ＩＢが６０８マイクアンペアである際に、その最適ポイントに達する。そして、バイアス電流ＩＢが更に増加すると、徐々に減少する。ＩＩＰ３は、メイン電流経路４３０またはデブースト電流経路４３４に関連付けられたその他の何らのパラメータを変化させる必要無く、キャンセルＦＥＴ４０４のバイアス電流ＩＢを調整することのみによって、最適化され得る。図１２の例では、ＬＮＡ４００の最適ＩＩＰ３は２２．１１７８ｄＢｍである。] 図１２
[0038] 図１３は、高線形性モード及び低線形性モードの両方におけるＬＮＡ４００の性能特性を示す表である。高線形性モードでは、ＩＩＰ３は８ｄＢｍ、ノイズ量は５ｄＢ、そして総バイアス電流は２０ミリアンペアである。ＬＮＡ４００の総バイアス電流は、メインＦＥＴ４０２、デブースト・トランジスタ４０６、及びキャンセルＦＥＴ４０４のバイアス電流を含む。一例では、メインＦＥＴ４０２のバイアス電流は約９．６５ミリアンペアであり、デブースト・トランジスタ４０６のバイアス電流もまた９．６５ミリアンペアであり、キャンセルＦＥＴ４０４のバイアス電流は０．７ミリアンペアである。低線形性モードでは、ＩＩＰ３は０ｄＢｍ、ノイズ量は３ｄＢ、そして総バイアス電流は１０ミリアンペアである。従って、低線形性モードでは、ＬＮＡ４００は、高線形性モードのＬＮＡ４００に比べて、より良いノイズ量と、約半分のバイアス電流を有する。] 図１３
[0039] 説明の目的で、ある具体的な実施形態が上記では述べられたが、この特許文献の教示は一般に適用出来、そして上記説明された具体的な実施形態に限定されない。例えば、図１１の負荷４１６はタンク回路よりもむしろｐチャネルトランジスタであって良い。ｐチャネルトランジスタは、高いインピーダンスと小さいダイ（die）面積を有するブロードバンドの負荷であるため、好ましい場合がある。従って、説明された具体的な実施形態の種々の特徴の種々の変形、適合、及び組み合わせが、以下で説明される特許請求の範囲を逸脱しない範囲で、実施され得る。] 図１１

权利要求:

請求項1
飽和領域にバイアスされ、ゲートが入力ノードに結合された第１電界効果トランジスタ（ＦＥＴ）と、サブスレショルド領域にバイアスされ、ゲートが前記第１ＦＥＴの前記ゲートに結合され、ドレインが前記第１ＦＥＴのドレインに結合された第２ＦＥＴと、前記第１ＦＥＴのソースをグランドノードに結合する第１ディジェネレーション・インダクタンス（degeneration inductance）と、前記第２ＦＥＴのソースをグランドノードに結合し、少なくとも１ナノヘンリーの第２ディジェネレーション・インダクタンスとを備える微分重ね合わせ（ＤＳ）低ノイズ増幅器。
請求項2
前記第１ソース・ディジェネレーション・インダクタンスは第１のスパイラル（spiral）・インダクタであり、前記第２ソース・ディジェネレーション・インダクタンスは第２のスパイラル・インダクタである、請求項１のＤＳ ＬＮＡ。
請求項3
前記グランドノードは表面実装マイクロバンプ（surface-mount microbump）を含み、前記第１ディジェネレーション・インダクタンスは、前記第２ディジェネレーション・インダクタに結合されるタップを含まない、請求項１のＤＳ ＬＮＡ。
請求項4
前記第２ＦＥＴの前記ゲートは、前記第１ＦＥＴの前記ゲートに容量結合され、前記第１ＦＥＴの前記ゲートは、前記入力ノードに容量結合される、請求項１のＤＳ ＬＮＡ。
請求項5
負荷と、前記第１ＦＥＴの前記ドレインに結合されたソースと、前記負荷に結合されたドレインとを有するカスコード・トランジスタとを更に備える請求項１のＤＳ ＬＮＡ。
請求項6
前記入力ノードは入力信号を受信し、前記第１ＦＥＴは、第１の三次歪み信号を生成し、前記第２ＦＥＴは、第２の三次歪み信号を生成し、前記第２の三次歪み信号は、少なくとも部分的に、前記第１の三次歪み信号をキャンセルする、請求項１のＤＳ ＬＮＡ。
請求項7
負荷と、第１ソース・ディジェネレーション・インダクタ（source degeneration inductor）と、飽和領域にバイアスされ、ゲートが入力ノードに結合され、ソースが前記第１ソース・ディジェネレーション・インダクタに結合されたメイン・トランジスタと、飽和領域にバイアスされ、ゲートが前記メイン・トランジスタの前記ゲートに結合されたデブースト（deboost）・トランジスタとを備え、前記メイン・トランジスタは、前記負荷を介し、前記メイン・トランジスタを介し、そして前記第１ソース・ディジェネレーション・インダクタを介して流れるメイン電流を制御し、デブースト電流が、前記負荷を介して流れること無く、前記デブースト・トランジスタを介し、そして前記第１ソース・ディジェネレーション・インダクタを介して流れる、低ノイズ増幅器。
請求項8
ソースが前記デブースト・トランジスタのドレインに結合され、ドレインが電源電圧ノードに結合されたデブースト・カスコード・トランジスタを更に備える、請求項７の低ノイズ増幅器。
請求項9
前記デブースト・カスコード・トランジスタのゲートは、バイアス電圧ノードまたはグランドノードの選択可能ないずれか一方に結合される、請求項７の低ノイズ増幅器。
請求項10
サブスレショルド領域にバイアスされ、前記メイン・トランジスタのドレインに結合されたドレインを有するキャンセル・トランジスタを更に備える、請求項７の低ノイズ増幅器。
請求項11
前記キャンセル・トランジスタのソースに結合された第１リード（lead）と、グランドノードに結合された第２リードとを有する第２ソース・ディジェネレーション・インダクタを更に備え、前記グランドノードは前記第１ソース・ディジェネレーション・インダクタに結合される、請求項１０の低ノイズ増幅器。
請求項12
前記負荷はタンク回路である、請求項７の低ノイズ増幅器。
請求項13
前記負荷はＰチャネルトランジスタである、請求項７の低ノイズ増幅器。
請求項14
前記キャンセル・トランジスタにバイアス電流を供給するバイアス回路を更に備え、前記バイアス電流は、モード制御信号の値に依存して、第１電流値または第２電流値のいずれかを有するようにプログラム可能である、請求項１０の低ノイズ増幅器。
請求項15
前記デブースト電流が前記デブースト・トランジスタを介して流れないように、前記デブースト・カスコード・トランジスタをディセーブルにする手段を更に備える、請求項８の低ノイズ増幅器。
請求項16
（ａ）負荷を介して、そして飽和領域にバイアスされた第１トランジスタを介して、そして第１ソース・ディジェネレーション・インダクタを介して、グランドノードに第１電流を流すことと、（ｂ）前記負荷を介して、そしてサブスレショルド領域にバイアスされた第２トランジスタを介して、そして第２ソース・ディジェネレーション・インダクタを介して、前記グランドノードに第２電流を流すこととを備え、前記負荷、前記第１トランジスタ、前記第２トランジスタ、前記第１ソース・ディジェネレーション・インダクタ、及び前記第２ソース・ディジェネレーション・インダクタは共に、低ノイズ増幅器の一部を形成し、前記第２ソース・ディジェネレーション・インダクタは、少なくとも１ナノヘンリーのインダクタンスを有する、方法。
請求項17
（ｃ）モード信号を受信し、前記モード信号が第１の値を有する場合には、前記第２電流が流れるように前記第２トランジスタをイネーブルにし、前記モード信号が第２の値を有する場合には、前記第２電流が流れないように前記第２トランジスタをディセーブルにすること、を更に備える請求項１６の方法。
請求項18
（ａ）負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れるメイン電流を制御する低ノイズ増幅器、への入力信号を受信することと、（ｂ）デブースト電流を流すことが可能なデブースト・トランジスタを設けることとを備え、前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、方法。
請求項19
（ｃ）モード信号を受信し、前記モード信号が第１の値を有する場合には、前記デブースト電流が流れるように前記デブースト・トランジスタをイネーブルにし、前記モード信号が第２の値を有する場合には、前記デブースト電流が流れないように前記デブースト・トランジスタをディセーブルにすること、を更に備える請求項１８の方法。
請求項20
負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる第１電流を制御する、ソース・ディジェネレート（source degenerated）低ノイズ増幅器と、前記負荷を介して流れる前記第１電流を増加させることなく、前記ソース・ディジェネレーション・インダクタンスを介して流れる電流を選択的に増加させる手段とを備える装置。
請求項21
前記手段は、デブースト電流を制御するデブースト・トランジスタを備え、前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、請求項２０の低ノイズ増幅器。