三次元六角形マトリックスメモリアレイとその製造方法

专利摘要:
不揮発性メモリデバイスは、実質的に六角形のパターンに配置された複数の不揮発性メモリセルを含む。不揮発性メモリセルはピラー形の不揮発性メモリセルであってよく、これは三重または四重露光リソグラフィか自己集合層によりパターニングできる。セルは平行四辺形のサブアレイに配置される。ビット線は６０度の角度でワード線と交差する。このメモリデバイスは三次元アレイにできる。
公开号:JP2011508973A
申请号:JP2010540629
申请日:2008-11-05
公开日:2011-03-17
发明作者:イー． シャーエウエルライン，ロイ；ジェイ． ペティ，クリストファー
申请人:サンディスク スリーディー，エルエルシー；
IPC主号:H01L27-105

专利说明:

[0001] 本発明は、一般的には半導体の分野に関し、より具体的にはメモリデバイスの分野に関する。]
[0002] 関連出願への相互参照
本願は、その全体が本願明細書において参照により援用されている２００７年１２月２７日に出願された米国特許出願第１２／００５，３４６号（特許文献１）の利益を主張する。]
[0003] ハーフピッチが従来のリソグラフィシステムで対応できないプロセスノードに近づくにつれ、ハーフピッチの短縮に向けて従来型リソグラフィ装置の能力を拡張するため、二重露光や二重パターニング等の手法が使われてきた。二重露光は、その名称が含意するように、２つの異なるマスクを使用して、１つのレジスト被覆を２度露光することからなる。非接触リソグラフィ法による望ましくない露光過多に対処するには、ともに近接するフィーチャを別々に露光する。
従来のメモリアレイレイアウトは長方形である。メモリアレイのメモリセルは長方形（デカルト）格子としてレイアウトされる。この標準の長方形レイアウトが使われているのは、これがアレイを構成するにあたって理にかなっており、従来の半導体工程が長方形レイアウト向けに設計されているからである。
しかし、長方形レイアウトのハーフピッチを二重露光法で効果的に縮減することはできない。例えば、二重露光を用いてビット線とワード線を２分の１減らせても、二重露光を用いてもメモリセルレイアウトの間隔は１．４分の１しか減らすことができない。]
[0004] 米国特許出願第１２／００５，３４６号
米国特許第６，９５１，７８０号
米国特許第６，８５６，５７２号
米国特許第７，１７７，１６９号
米国特許第７，３０７，０１３号
米国特許出願第１１／８６４，２０５号
米国特許第５，９１５，１６７号
米国特許出願第１１／４４４，９３６号
米国特許第６，０３４，８８２号
米国特許第６，１８５，１２２号
米国特許出願第０９／５６０，６２６号
米国特許出願第０９／８１４，７２７号
米国特許出願第０９／８９７，７０５号
米国特許出願第１０／１８５，５０８号
米国特許第５，８３５，３９６号
米国特許出願第０９／６３８，４２８号
米国特許第６，０５５，１８０号
米国特許第５，７５１，０１２号
米国特許第４，６４６，２６６号
米国特許出願第１１／２８７，４５２号
米国公開特許出願第２００５−０２６９５５３号
米国特許出願第０９／８９７，７７１号]
先行技術

[0005] Black et al., "Polymer self assembly in semiconductor microelectronics," IBM J. Res. & Dev., Vol. 51, No. 5, Sept. 2007
Digest of Technical Papers of the 2001IEEE International Solid-StateCircuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6, Feb. 6, 2001とISSCC 2001 Visual Supplementのpp. 94-95, 404-405にて発表されたPeter K. Naji らの「A 2556kb3.0V ITIMTJ Nonvolatile Magnetoresistive RAM」]
[0006] 本発明の一実施形態は、不揮発性メモリデバイスに関する。この不揮発性メモリデバイスは、実質的に六角形のパターンに配置された複数の不揮発性メモリセルを含む。
本発明の別の実施形態は、複数のワード線と、複数のビット線と、複数の不揮発性メモリセルを備える不揮発性メモリセルアレイとを備える不揮発性メモリデバイスに関する。メモリセルアレイでは、複数のワード線が約６０度の角度で複数のビット線と交差する。不揮発性メモリセルアレイでは、実質的に平行四辺形の複数のサブアレイに複数の不揮発性メモリセルが配置される。
本発明の別の実施形態は、自己集合材料を用いてデバイスを製造する方法に関する。少なくとも１つのデバイス層の上には自己集合材層が形成される。自己集合材に形成される複数の開口部は、少なくとも１つのデバイス層の第１の表面を露出させる。この自己集合材層の上にハードマスク材層を形成することにより、自己集合材にある複数の開口部をハードマスク材で満たす。ハードマスク材は除去されるが、複数の開口部にはハードマスク材パターンが残り、自己集合材層の上面は露出する。残りの自己集合材層は除去される。パターニングされたハードマスクパターンをマスクとして使用して少なくとも１つのデバイス層がエッチングされ、複数のピラー形デバイスが形成される。]
図面の簡単な説明

[0007] 典型的な実施形態によるメモリセルサブアレイの上面図である。
六角形パターンの図である。
典型的な実施形態による図１のメモリセルサブアレイのビット線およびワード線レイアウトの上面図である。
典型的な実施形態によるメモリサブアレイ配列の上面図である。
典型的な実施形態によるメモリサブアレイ配列の上面図である。
典型的な実施形態によるメモリサブアレイ配列の上面図である。
典型的な実施形態によるメモリサブアレイ配列の上面図である。
典型的な実施形態によるメモリサブアレイの斜視図である。
典型的な実施形態によるメモリセルアレイの三重露光工程を示す図である。
典型的な実施形態によるビット線およびワード線の二重露光工程を示す図である。
典型的な実施形態によるメモリセルアレイの四重露光工程を示す図である。
典型的な実施形態によるメモリセルアレイの自己集合ポリマー工程を示す図である。
典型的な実施形態によるメモリセルアレイの自己集合ポリマー工程を示すフローチャートである。] 図１
実施例

[0008] 六角形メモリサブアレイ構造
図１を参照すると、第１の実施形態によるメモリセルサブアレイ１００の上面図が見られる。このメモリセルサブアレイ１００は、単一ダイ上に形成される、これより大きな、メモリアレイ（図示せず）の一部をなす。メモリセルサブアレイ１００のサブアレイ境界１０５は、実質的に平行四辺形である。換言すると、サブアレイ１００は少なくとも２つの平行辺（望ましくは２組の平行辺）を備える４辺形で、直角ではない角が１つある。用語「実質的に」平行四辺形は、非直線の境界線および／または境界の小さな突出や窪み等、平行四辺形からの僅かなずれをも含む。望ましくは、直角ではない角にて近接する２本の辺がなす角度は２０〜８０度である。平行四辺形は典型的な実施形態においてそれぞれ約６０度の１組の対角を有する。] 図１
[0009] メモリセルサブアレイ１００はメモリセル１０２で満たされる。このメモリセル１０２は、望ましくは直列に配置された柱（ピラー）形の電流ステアリング要素と、抵抗切り替え要素とを各々備える不揮発性メモリセルである。しかし、これとはタイプの異なる揮発性もしくは不揮発性メモリセルを使用することもできる。セルは誘電材１０７によって取り囲まれる。この誘電材１０７は二酸化シリコン等の絶縁材である。窒化シリコン等、これとは別の絶縁材を使用することもできる。ピラー形電流ステアリング要素は望ましくはダイオードである。例えば、本願明細書において参照により援用されている米国特許第６，９５１，７８０号（特許文献２）に記載されたタイプの実質的に円筒形のダイオードである。長方形ダイオード等の別のダイオード形およびトランジスタ等の別のステアリング要素を使用することもできる。セルは、様々なタイプのワンタイムプログラマブル（ＯＴＰ）セルや書き換え可能なセルであってよい。セル内の抵抗切り替え要素は、例えばアンチヒューズ、ヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、グラフェン層、カーボンナノチューブメモリ、相変化材メモリ、伝導性ブリッジ素子、スイッチャブルポリマーメモリを含む。代替の構成では、ダイオードそのものがステアリング要素と抵抗切り替え要素の両方を備える。この場合のセルはダイオードのみを含むか、またはダイオードとアンチヒューズ等の第２の抵抗切り替え要素との組み合わせを含む。]
[0010] メモリセル１０２は通常、上部導体と底部導体との間に配置されたピラーとして構成される。ピラーの全体的な形状は、典型的には円筒形であるが、楕円形、長方形、その他の多角形等、円形の断面形状でなくともよい。例えば、ピラーは、楕円円筒、斜円筒、一般化円筒、角柱、六角柱であってもよい。一般的なメモリセル形状の幾何学的説明には限りがなく、当業者ならば、何らかの特定の形状や構造にメモリセルが限定されないことを認識するはずである。
メモリセル１０２は、実質的に六角形のパターンに配置されサブアレイ境界１０５に囲まれる。六角形パターンは、アレイ内の１点をめぐる３本の対称軸を同一平面上に有する。３本の軸は互いに概ね６０度開いている。つまり、メモリセル１０２は六角形タイル、バイトランケイティド(bitruncated) 六角形タイル、オムニトランケイティド(omnitruncated) 六角形タイルとも呼ばれる六角格子上に配置される。]
[0011] 図２に六角形パターンの図を示す。この六角形パターンは、中央の不揮発性メモリセル２４０と、これを六角形のレイアウトで取り囲む６つの不揮発性メモリセル２５０とからなる７つの不揮発性メモリセルの繰り返しパターンからなる。六角形パターンは３本の対称軸、すなわち第１の軸２１０と、第２の軸２２０と、第３の軸２３０とを有する。第１の軸２１０と、第２の軸２２０と、第３の軸２３０は、互いに概ね６０度開いている。] 図２
[0012] 図１を再び参照し、メモリセルサブアレイの詳細図を説明する。この詳細図には第１のメモリセル１１０と、第２のメモリセル１２０と、第３のメモリセル１３０とが見られる。第１のメモリセル１１０と第２のメモリセル１２０は第１の距離１４０によって離隔されている。第２のメモリセル１２０と第３のメモリセル１３０は第２の距離１５０によって離隔されている。第１のメモリセル１１０と第３のメモリセル１３０は第３の距離１６０によって離隔されている。第１の距離１４０と、第２の距離１５０と、第３の距離１６０は、ほぼ等しい。したがって、３つの近接するメモリセルは互いに等距離にあり、同一面上に位置する。第１のメモリセル１１０と第２のメモリセル１２０との間のハーフピッチ、第２のメモリセル１２０と第３のメモリセル１３０との間のハーフピッチ、そして第１のメモリセル１１０と第３のメモリセル１３０との間のハーフピッチは、約２２ｎｍである。しかし、ハーフピッチは２２ｎｍとは限らず、例えば約５ｎｍから約６５ｎｍの範囲におよぶこともある（例えば、１０ｎｍ、３２ｎｍ、４５ｎｍ）。有利なことに、六角形メモリセル実装ならば、標準的な長方形メモリレイアウトを使った場合に同数のセルによって通常占められる面積の約８７％ですむ。] 図１
[0013] 次に、図３を参照すると、１つの典型的な実施形態による図１のメモリセルサブアレイのビット線およびワード線レイアウトの上面図が見られる。メモリセルにはそれぞれビット線３１０とワード線３２０がある。ビット線３１０は１つ以上のビット線ドライバ３３０によって駆動される。ワード線３２０は１つ以上のワード線ドライバ３４０によって駆動される。] 図１ 図３
[0014] ビット線３１０とワード線３２０のトレースは、前述した六角形パターン／格子をたどる。したがって、上から見ると、ワード線３２０はビット線３１０から約６０度開いている。つまり、ワード線は約６０度の角度でビット線と交差する。ビット線とワード線との交差点には典型的なメモリセル３７０が描かれているが、このピラー形セルは図面のページ内へ延びている。通常、ビット線３１０とワード線３２０がメモリデバイスの別々の層にあることに留意するべきである。加えて、三次元メモリセルアレイでは別々のメモリセル層またはメモリセルレベルでビット線３１０および／またはワード線３２０を共有できる。また、ビット線とワード線のハーフピッチがメモリセルのハーフピッチの約０．８７倍であることに留意するべきである。]
[0015] 図４Ａを参照すると、典型的な実施形態によるメモリサブアレイ配列の上面図が見られる。複数のサブアレイ、例えば４つ以上のサブアレイを、ダイ４００等の基板上に構築できる。基板は、シリコン、化合物半導体基板等の半導体基板、あるいはガラス、セラミック、プラスチック、金属基板等の非半導体基板を含む。ダイ４００は集積回路端部４０５を有する。レイアウトを最適化するため、２種類のサブアレイ、すなわち第１のサブアレイ４１０と第２のサブアレイ４１５とを使用する。図４Ｂには、第１のサブアレイ４１０と第２のサブアレイ４１５のレイアウトの例が見られる。第１のサブアレイ４１０は平行四辺形のような形をし、１組の６０度対角を持つ。第２のサブアレイ４１５は平行四辺形のような形をし、１組の６０度対角を持つが、第２のサブアレイ４１５のレイアウトは第１のサブアレイ４１０の鏡像である。つまり、第１のサブアレイ４１０の２辺（図４Ｂの垂直辺）と第２のサブアレイ４１５の２辺は互いに平行している。一方のサブアレイの非平行辺（斜めの辺）は、他方のサブアレイの辺から約１２０度開いて延在する。つまり、近接するサブアレイは、それぞれの平行辺（図４Ｂの垂直辺）に対して平行に延在する鏡面に沿って互いの実質的鏡像を形成する。] 図４Ａ 図４Ｂ
[0016] 第１のサブアレイ４１０と第２のサブアレイ４１５は、１レベルの複数の不揮発性メモリセルと、これらのメモリセルへ接続する複数のビット線およびワード線とからなる。第１のサブアレイ４１０のビット線と第２のサブアレイ４１５のビット線は、平行している。第１のサブアレイ４１０のワード線と第２のサブアレイ４１５のワード線はそれぞれ約１２０度の方向に延びる。近接するアレイのワード線は平行し、近接するアレイのビット線は約１２０度の方向に延びるようにワード線とビット線を逆にすることもできることに留意するべきである。]
[0017] 第１のサブアレイ４１０のワード線と第２のサブアレイ４１５のワード線は、複数のワード線ドライバ回路４２０によって駆動される。図４Ｃには、複数のワード線ドライバ回路４２０レイアウトの一例が見られる。これらの複数のワード線ドライバ回路４２０は、メモリセルのタイプに合ったワード線ドライバである。例えば、ワード線ドライバは電圧強制タイプであってよい。加えて、ワード線ドライバは、本願明細書において参照により援用されている米国特許第６，８５６，５７２号（特許文献３）に詳述されている二重用途デバイスを有することができる。複数のワード線ドライバ回路４２０は複数のサブアレイによって共有されるほか、１サブアレイ内の複数のメモリセルレベルによって共有される。一実施形態において、ワード線の半分はサブアレイの左側から駆動され、残りの半分はサブアレイの右側から駆動される。] 図４Ｃ
[0018] 第１のサブアレイ４１０のビット線と第２のサブアレイ４１５のビット線は、第１の複数のビット線ドライバ回路４３０と、第２の複数のビット線ドライバ回路４３５とによって駆動される。図４Ｄには、第１の複数のビット線ドライバ回路４３０と第２の複数のビット線ドライバ回路４３５のレイアウト例が見られる。第１の複数のビット線ドライバ回路４３０は第１のサブアレイ４１０の非平行辺に沿ってジグザグ状になっている。第２の複数のビット線ドライバ回路４３５は第２のサブアレイ４１５の非平行辺に沿ってジグザグ状になっている。ジグザグ状とは、回路のレイアウトが階段のように見えることを意味する。つまり、同一サブアレイの近接する辺から約６０度の角度に延びる同一サブアレイの斜辺のように、斜めの経路に沿って回路がブロック状になっている。ジグザグ状のビット線ドライバ回路は、メモリサブアレイの斜辺から集積回路端部４０５に至る。第１の複数のビット線ドライバ回路４３０と第２の複数のビット線ドライバ回路４３５は、メモリセルのタイプに合ったビット線ドライバである。例えば、ビット線ドライバは電流検知型であってよい。加えて、ビット線ドライバは、別々の読み出し線と書き込み線とを有することもあれば、双方向であることもある。第１の複数のビット線ドライバ回路４３０と第２の複数のビット線ドライバ回路４３５は、複数のサブアレイによって共有されるほか、１サブアレイ内の複数のメモリセルレベルによって共有される。] 図４Ｄ
[0019] 複数の第１のサブアレイ４１０と第２のサブアレイ４１５は、実質的に長方形のアレイであるダイ４００等の基板上に構成されるため、長方形アレイの外形が集積回路端部４０５になぞることになる。複数のワード線ドライバ回路４２０は、望ましくはサブアレイの下等の不揮発性メモリセルのサブアレイとは別のレベル、例えばシリコンウェハ等の基板の表面内か表面上に位置する。それぞれのワード線ドライバ回路４２０は、望ましくはそれぞれのサブアレイの平行（垂直）辺にまたがる部分を占める。図４Ａに見られるように、望ましくはワード線ドライバ回路の中央部分は近接する上部メモリサブアレイの合間に露出し、ワード線ドライバ回路の端部は上部メモリサブアレイの真下に位置する。しかし、これとは別の好適なレイアウト構成を使用することもできる。複数のワード線ドライバ回路４２０は、垂直のワード線コネクタによってサブアレイのワード線へ接続される。この垂直ワード線コネクタは、導体充填ビアもしくはジアとしても知られている。ジアにより、複数の同じワード線ドライバ回路へマルチレベルサブアレイを接続することができる。複数のサブアレイでワードジアを共有することもできる。] 図４Ａ
[0020] ビット線ドライバ回路もまた、サブアレイの下などの不揮発性メモリセルのサブアレイとは別のレベル、例えばシリコンウェハ等の基板の表面内か表面上に位置する。それぞれのビット線ドライバ回路は、望ましくは上部サブアレイ上の斜辺にまたがるジグザグ部分を占める。第１の複数のビット線ドライバ回路４３０は第１のサブアレイ４１０の下に位置し、第２の複数のビット線ドライバ回路４３５は第２のサブアレイ４１５の下に位置する。図４Ａに見られるように、望ましくはビット線ドライバ回路４３０、４３５の中央部分はそれぞれ、近接する上部メモリサブアレイ４１０、４１５の合間に露出し、ビット線ドライバ回路の端部は、上部メモリサブアレイの真下に位置する。しかし、これとは別の好適なレイアウト構成を使用することもできる。第１の複数のビット線ドライバ回路４３０と第２の複数のビット線ドライバ回路４３５は、ジア等の垂直ワード線コネクタによってサブアレイのビット線へ接続される。ジアにより、複数の同じビット線ドライバ回路へマルチレベルサブアレイを接続することができる。複数のサブアレイでビットジアを共有することもできる。ドライバは、望ましくは各サブアレイの全４辺に位置し、各サブアレイの対辺のドライバは実質的に同数とする。] 図４Ａ
[0021] 図５を参照すると、三次元メモリサブアレイ配列の態様を示す典型的な実施形態によるメモリサブアレイの斜視図が見られる。ダイ５１０上には三次元サブアレイ配列５００が描かれている。三次元サブアレイ配列５００は、第１のレベルに第１のメモリサブアレイ５２０と、第２のレベルに第２のメモリサブアレイ５２５とを有する。第１のメモリサブアレイ５２０は第２のメモリサブアレイ５２５の真上に位置する。第１のメモリサブアレイレベル５２０は、実質的に平行四辺形のような形になっている。第１のメモリサブアレイ５２０の２本の対辺は、ダイ辺５１５に対してほぼ垂直に延在する。第１のメモリサブアレイ５２０の残りの２辺はダイ辺５１５に対して非平行、例えばこれに対して約３０度の角度で延在する。第２のメモリサブアレイ５２５の形状は第１のメモリサブアレイ５２０に類似する。] 図５
[0022] 第１のメモリサブアレイ５２０と第２のメモリサブアレイ５２５はいずれも、六角形パターンに編成された複数のメモリセルを含む。典型的なメモリセル５３０が図に示されている。第１のメモリサブアレイ５２０と第２のメモリサブアレイ５２５のメモリセルには、ビット線５４０とワード線５５０とがある。ビット線５４０とワード線５５０は個々のメモリセルへ接続する。図５に見られる構成の代わりに、必要とあらばビット線を各サブアレイの下に配設し、ワード線を各サブアレイの上に配設することもできることに留意すべきである。ワード線は、各サブアレイの斜辺に対して実質的に平行に延在し、ビット線は各サブアレイの残りの辺に対して実質的に平行に延在する。ビット線５４０は、ビット線ジア等の垂直ビット線接続５４５へ接続される。好適な実施形態において、サブアレイ５２０のビット線はサブアレイ５２５のビット線へ接続されたビット線ジアとは別のビット線ジアを有する。図５では、サブアレイ５２０および５２５でビット線５４０へ別々のビット線ジアが接続されているのが分かる。この場合、図５に見られるそれぞれのブロック（階段状の部分）５６０が少なくとも２つのビット線ドライバを備える。しかし、各々のビット線ドライバを個別のブロックに配設することもできる。望ましくは、セルを一意にアドレスするため、ワード線５５０間でワード線ジア５５５を共有する垂直のサブアレイ群において、ビット線５４０はジア５４５を共有しない。しかし、同一レベル上で近接するサブアレイのビット線５４０はビット線ジア５４５を共有できる。前述したように、ワード線５５０はワード線ジア等の垂直ワード線接続５５５へ接続される。好適な実施形態では、例えば、本願明細書において参照により援用されている米国特許第７，１７７，１６９号（特許文献４）に記載されているように、ワード線ジアを共有する。これらのワード線ジアは、第１のメモリサブアレイ５２０と第２のメモリサブアレイ５２５の横、および同一レベル上近接サブアレイの合間に延在する。ビット線ジアは近接サブアレイの斜辺に、ワード線ジアは近接サブアレイの残りの辺に延在する。前述したように、ワード線とビット線は逆にできるから、必要とあらばワード線ジアとビット線ジアの名称も逆にできる。] 図５
[0023] 垂直のビット線接続５４５はビット線ドライバ５６０によって駆動される。垂直のワード線接続５５５はワード線ドライバ５７０によって駆動される。図４Ａとの関係で前に詳述したように、ビット線ドライバ５６０とワード線ドライバ５７０は、少なくとも部分的には第１のメモリサブアレイ５２０と第２のメモリサブアレイ５２５の下に配設することができる。これとは別に、ワード線ドライバのみ第１のメモリサブアレイの下に配設することもでき、この場合のビット線ドライバは第１のメモリサブアレイの下に配設しない。
有利なことに、ビット線ドライバ回路とワード線ドライバ回路を、メモリサブアレイとは別のレベルに配置することにより、メモリサブアレイをより密に実装できるため、メモリデバイスに要するダイ空間は縮減される。加えて、メモリサブアレイの斜めになった非平行辺を集積回路端部と平行になるように移行させることにより、外部のデバイスとダイとのインターフェイスが容易になる。] 図４Ａ
[0024] 三重露光によるサブアレイ形成
これより、本発明の第２の実施形態による三重露光を使用する単一メモリレベルの製造方法を詳しく説明する。この方法は、望ましくは第１の実施形態で説明した不揮発性メモリアレイの形成に役立てるものだが、他の何らかの揮発性もしくは不揮発性メモリアレイの形成、ならびにロジック装置、表示装置、光起電装置、照明装置、磁気データ記憶装置等のその他の装置の形成に役立てることもできる。さらに、第１の実施形態のアレイは、従来の単一露光フォトリソグラフィ等の三重露光以外の方法を用いて形成することもできる。さらなるメモリレベルをそれぞれ上下に積み重ねてモノリシック的に形成できる。この実施形態では、多結晶半導体ダイオードをメモリセルとして使用する。あるいは、メモリセルは、アンチヒューズ、ヒューズ、直列に配置されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材メモリ、伝導性ブリッジ素子、スイッチャブルポリマーメモリであってもよい。]
[0025] メモリデバイスの形成は基板から始まる。この基板は当該技術分野で公知の何らかの半導体基板であってよく、例えば単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボンを含むＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、かかる基板上のエピタキシャル層等の何らかの半導体材料でよく、あるいは金属、ガラス、セラミック、プラスチック等の非半導体材料であってもよい。基板の中か基板の上には集積回路を製造できる。
基板上には絶縁層を形成する。絶縁層は、酸化シリコン、窒化シリコン、高誘電率膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜等の何らかの好適な絶縁材でよい。]
[0026] 次に、基板と絶縁層の上にワード線を形成する。絶縁層へのワード線層接着を助けるため、絶縁層とワード線層との間には接着層を含めることができる。上部のワード線層がタングステンならば、窒化チタンが接着層として望ましい。必要とあらば、ワード線ではなくビット線を先に形成してもよい。
次に堆積させるべき層はワード線層である。このワード線層はタングステン等の当該技術分野で公知の伝導材か、あるいはタンタル、チタン、銅、コバルト、またはこれらの合金等の材料を含むものであってもよい。]
[0027] 図７を参照すると、典型的な実施形態によるビット線とワード線の二重露光工程の図が見られる。ワード線を形成する層がすべて堆積されたら、それらの層をパターニングする。望ましくは、二重露光によりワード線をパターニングし、何らかの好適なマスキングおよびエッチング工程によりエッチングする。しかし、単一露光パターニング工程、二重パターニング工程、補完的パターニング工程を代わりに使用することもできる。ワード線層の上にはフォトレジスト層を堆積させる。ポジまたはネガ型フォトレジスト層を使用できる。望ましくは造影部が不溶性となるネガ型レジストを使用する。第１のマスクを使ってフォトレジスト層を露光することで第１の露光領域を形成し、これを第１のワード線セット７１０のエッチングに使用する。第１のワード線セットはワード線ドライバ７５０によって駆動される。ネガ型フォトレジストを使用するならば露光領域は不溶性になる。次に、第２のマスクを用いてフォトレジスト層を再び露光することで第２の露光領域を形成し、これを第２のワード線セット７２０のエッチングに使用する。第２のワード線セットは第１のワード線セット７１０に近接する。ワード線とともに、他のフィーチャをパターニングすることもできる。フォトレジストを現像し、パターニングした後には、パターニングされたフォトレジストをマスクとして使用して層をエッチングする。そして、通常の処理法を用いてフォトレジストを除去する。代わりにダマシン法によりワード線を形成することもできる。
次に、ワード線上とワード線の合間に誘電材を堆積させる。酸化シリコン、窒化シリコン、酸窒化シリコン等、この誘電材は何らかの公知の電気絶縁材でよい。好適な実施形態では誘電材として二酸化シリコンを使用する。] 図７
[0028] 最後に、ワード線上の余分な誘電材を除去し、誘電材によって隔てられたワード線の上部を露出させ、実質的に平坦な表面を残す。誘電材オーバーフィル除去による平坦面形成は、化学機械研磨（ＣＭＰ）やエッチバック等の当該技術分野で公知の何らかの工程で果たすことができる。本願明細書において参照により援用されている、米国特許第７，３０７，０１３号（特許文献５）として登録されたRaghuramらの２００４年６月３０日に出願された「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号には、有利なエッチバック手法が記載されている。この段階で、複数の実質的に平行なワード線が基板上に形成される。]
[0029] 次に、完成したワード線の上に垂直のピラーを形成する。望ましくは、ワード線平坦化後の最初の層として障壁層を堆積させる。窒化タングステン、窒化タンタル、窒化チタン、あるいはこれらの材料の組み合わせ等、障壁層には何らかの好適な材料を使用できる。好適な実施形態では障壁層として窒化チタンを使用する。障壁層が窒化チタンならば、前述した接着層と同じ要領でこれを堆積させることができる。
次に、半導体材料の薄膜層を堆積させ、これを後ほどピラーの形にパターニングする。この半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金等の好適な半導体か半導体合金でよい。簡潔を図るため、この説明ではシリコンとしての半導体材料に言及するが、当業者ならばこれの代わりに他の好適な材料を選べることは理解できるはずである。]
[0030] ピラーは典型的な実施形態において半導体接合ダイオードを備える。本願で用いる接合ダイオードという用語は、非オーム伝導特性を持ち、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材料でできた半導体デバイスを指す。例えば、ツェナーダイオード等、ｐ形半導体材料とｎ形半導体材料とが接触するｐ−ｎダイオードとｎ−ｐダイオードや、ｐ形半導体材料とｎ形半導体材料との間に真性（非ドープ）半導体材料を挟むｐ−ｉ−ｎダイオードである。]
[0031] まずは、当該技術分野で公知の何らかの堆積法およびドーピング法により底部の高濃度にドープされた領域を形成できる。シリコンを堆積させた後にドーピングを行うこともできるが、望ましくはシリコンの堆積時にリン等のｎ形ドーパント原子を提供するドナーガスを流して原位置ドーピングを行う。高濃度にドープされた領域の厚みは、望ましくは約１００〜約８００オングストロームである。
次に、当該技術分野で公知の何らかの方法で真性層を形成できる。真性層は、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金でよく、約１，１００〜約３，３００オングストロームの厚みを持ち、望ましくは約２，０００オングストロームの厚みを持つ。
ピラーを形成するため、先ほど堆積させた真性層と高濃度にドープされた領域、ならびに下部障壁層のパターニングとエッチングを行う。ワード線の上にピラーを形成するため、ピラーは下のワード線とほぼ同じピッチとほぼ同じ幅を持つが、ある程度のずれは許容される。後ほど詳述するように、ｐ形ダイオード領域はこのとき形成するか、パターニングステップの後に形成できる。]
[0032] ピラーは何らかの適切なマスキングおよびエッチング工程で形成できる。ここで図６を参照すると、典型的な実施形態によるメモリセルアレイの三重露光工程の図が見られる。まずは半導体層等のピラー材の表面上に第２のフォトレジスト層を形成する。このフォトレジストはネガ型フォトレジストでもポジ型フォトレジストでもよい。ここでは図６を参照しながらネガ型フォトレジストを使用する典型的な工程を説明する。サブアレイエリア６０５で、第１のマスクを用いて第１のフォトレジスト層露光を行い第１の露光領域６４０をフォトレジスト層に形成する。次に、第２のマスクを用いて第２のフォトレジスト層露光を行い第２の露光領域６５０をフォトレジスト層に形成する。最後に、第３のマスクを用いて第３のフォトレジスト層の露光を行い第３の露光領域６６０をフォトレジスト層に形成し、それぞれ近接する第１の露光領域６４０と、第２の露光領域６５０と、第３の露光領域６６０を互いにほぼ等距離にする。第１、第２、および第３の露光によってフォトレジストに六角形パターン６１０が出来上がり、これを用いて実質的に六角形のパターンに配置された複数のピラー形デバイスを形成できる。六角形パターン６１０は、中央のピラーと、これを六角形のレイアウトで取り囲む６つのピラーとからなる７つのピラーの繰り返しパターンを備える。フォトレジストを現像した後には、パターニングされたフォトレジストをマスクとして使用し、ピラー層のエッチングを行う。ピラーは望ましくは円筒形だが、ここで説明するように円筒形以外の形状でもよい。] 図６
[0033] あるいは、二酸化シリコン、窒化シリコン、タングステンまたは酸化タングステン等、他の何らかの材料からなるハードマスクを半導体層スタック上に形成でき、底部反射防止膜（ＢＡＲＣ）を上部に施し、パターニングとエッチングを行う。同様に、誘電性反射防止膜（ＤＡＲＣ）もハードマスクとして使用できる。半導体層のパターニングは、マスクとしてハードマスクを使用し、フォトレジスト層除去の前か後に行う。]
[0034] あるいは、ポジ型フォトレジストをピラーのパターニングに使用することもできる。まずは、第１、第２、および第３のフォトレジスト露光により、六角形パターンにおける代表的なピラー６４０、６５０、６６０の位置にてポジ型フォトレジストを露光する。次に、フォトレジストを現像し、六角形パターンにおける代表的なピラー６４０、６５０、６６０の位置に穴を形成する。次に、何らかの好適な像反転工程によりエッチング抵抗形状を穴に作る。例えば、ハードマスク材か充填材をフォトレジスト層上とフォトレジスト層の穴の中に形成する。次に、ハードマスク材か充填材を平坦化し、これをフォトレジスト層の穴の中だけに残す。例えば、ハードマスク層ならばＣＭＰかエッチバックにより平坦化でき、充填材ならばフォトレジスト上に充填材スラリーをスピンコーティングすることによって形成し、フォトレジスト層の穴の中だけに定着させる。絶縁性ハードマスク材（酸化シリコン、酸化タングステン、窒化シリコン等）や導電性ハードマスク材（タングステン等）等のハードマスク材を使ってフォトレジストの穴を満たす場合、そのハードマスク形状を下部半導体層のパターニング（エッチング）のマスクとして使用する。前の典型的な工程のように、パターニングされたフォトレジスト層除去の前か後にマスクとしてハードマスクを使用して、半導体層のパターニングを行う。その全体が本願明細書において参照により援用されている２００７年９月２８日に出願されたT. Chenらの米国特許出願第１１／８６４，２０５号（特許文献６）に記載されたシリコン含有スピンオンコーティングのように、有機充填材等の充填材を使用するならば、充填材と下部半導体層との間にハードマスク層を配設することができる。充填材形状をパターニングのマスクとして使用してハードマスク層を成形する。そして、下部半導体層のパターニングにあたってはこのハードマスク形状をマスクとして使用する。
半導体層のパターニング後には、半導体ピラーの上と合間に誘電材を堆積させて間隙を埋める。この誘電材は、酸化シリコン、窒化シリコン、酸窒化シリコン等、何らかの公知の電気絶縁材でよい。好適な実施形態では二酸化シリコンを絶縁材として使用する。]
[0035] 次に、ピラー上の誘電材を除去し、誘電材によって隔てられたピラーの上部を露出させ、実質的に平坦な表面を残す。この誘電材オーバーフィル除去は、化学機械研磨（ＣＭＰ）やエッチバック等の当該技術分野で公知の何らかの工程で果たすことができる。ＣＭＰかエッチバックの後にはイオン注入を行い、ダイオードの高濃度にドープされたｐ形上部領域を形成する。このｐ形ドーパントは、望ましくはホウ素かＢＣｌ3 である。この注入ステップをもってダイオードの形成は完了する。形成されたダイオードで、底部の高濃度にドープされた領域はｎ形であり、上部の高濃度にドープされた領域はｐ形である。]
[0036] 最後に、ワード線と同じ要領でビット線を形成する。例えば、望ましくは窒化チタンからなる接着層と、望ましくはタングステンからなるビット線層とを堆積させる。図７を再び参照すると、ビット線層と接着層が二重露光によりパターニングされ、何らかの好適なマスキングおよびエッチング工程によりエッチングされている。しかし、これの代わりに単一露光法を使用することもできる。一実施形態において、ビット線層の上に第３のフォトレジスト層を堆積させる。第１のマスクを用いてこのフォトレジスト層を露光することで第１の露光領域を形成し、これを第１のビット線セット７３０のエッチングに使用する。この第１のビット線セットはビット線ドライバ７６０によって駆動される。ネガ型フォトレジストを使用するならば、露光領域は不溶性となる。次に、第２のマスクを用いてフォトレジスト層を再び露光することで第２の露光領域を形成し、これを第２のビット線セット７４０のエッチングに使用する。第２のビット線セットは第１のビット線セット７３０に近接する。ビット線とともに、他の造形をパターニングすることもできる。フォトレジストを現像した後には、フォトレジストパターンをマスクとして使用して導電層をエッチングし、さらに標準的な処理法によりフォトレジストパターンを除去する。前述したように、ビット線とワード線の形成順序は逆にできる。] 図７
[0037] 次に、ビット線の上とビット線の合間に誘電材を堆積させる。酸化シリコン、窒化シリコン、酸窒化シリコン等、この誘電材は何らかの公知の電気絶縁材でよい。好適な実施形態ではこの誘電材として酸化シリコンを使用する。ビット線は約６０度の角度でワード線と交差する。有利なことに、三重露光によりハーフピッチが小さいデバイスの形成が可能となり、二重露光線の低減倍率を有効利用できる。また、六角形に実装されたメモリセルならば少ないダイ面積ですむ。加えて、ハーフピッチが小さいデバイスならばダイの寸法を抑えることができる。三重露光によって六角形に形成されるセルアレイ構成ならば、従来の単一露光型フォトリソグラフィで形成される長方形のアレイ構成に比べて１．７３の倍率でアレイパターンを緩和できる。
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック型の三次元メモリアレイを形成できる。実施形態によっては複数のメモリレベルで導体を共有できる。つまり、ある１レベルの上部アレイ線を次のメモリレベルの底部アレイ線として使用できる。別の実施形態では、第１のメモリレベルの上にレベル間誘電体を形成し、その表面を平坦化し、この平坦化されたレベル間誘電体の上に第２のメモリレベルを構築し、導体は共有しない。]
[0038] モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベルとレベルの間に基板は介在しない。１メモリレベルを形成する層を、既存レベルの層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献７）に記載されているように、これまでスタック型メモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着していた。接着に先立ち基板を薄くしたりメモリレベルから取り除くこともできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイといえない。
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。かかるマルチレベルアレイでは、基板の上に３レベル、４レベル、８レベルのメモリレベルを形成でき、実際には何レベルでも形成できる。
本発明の出願人により所有され、かつ参照により援用されている２００６年５月３１日に出願されたRadigan らの「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献８）には、ダマシン構築法による導体形成で同様のアレイを形成する代替の手法が記載されている。本発明によるアレイ形成にあたってはRadigan らの手法を代わりに使用することもできる。]
[0039] 四重露光によるサブアレイ形成
第３の実施形態では４回の露光により長方形格子の中にピラーを形成する。ここで図８を参照すると、典型的な実施形態によるメモリセルアレイの四重露光工程の図が見られる。まずは、先の実施形態の半導体層等、ピラー材の表面上にフォトレジスト層を形成する。このフォトレジストはネガ型フォトレジストでもポジ型フォトレジストでもよい。長方形のサブアレイエリア８１０では、第１のマスクを用いて典型的なネガ型フォトレジスト層の第１の露光を行い、第１の露光領域８２０をフォトレジスト層に形成する。次に、第２のマスクを用いてフォトレジスト層の第２の露光を行い、第２の露光領域８３０をフォトレジスト層に形成する。第３のマスクを用いてフォトレジスト層の第３の露光を行い、第３の露光領域８４０をフォトレジスト層に形成する。最後に、第４のマスクを用いてフォトレジスト層の第４の露光を行い、第４の露光領域８５０をフォトレジスト層に形成し、近接する第１の露光領域８２０と、第２の露光領域８３０と、第３の露光領域８４０と、第４の露光領域８５０とにより、実質的に長方形か正方形のパターンを形成する。第１、第２、第３、および第４の露光により、フォトレジストの現像とパターニングの後には、フォトレジスト層に格子パターン８０５が形成される。代わりに、第１、第２、第３、および第４でマスクを共用し、リソグラフィツールにてマスクの位置を適量ずらしながら第２、第３、および第４の露光を行うこともできる。次に、フォトレジストパターンを用いて複数のピラー形デバイスを形成し、実質的に格子パターンに配置できる。フォトレジストを現像した後にはピラー層をエッチングする。結果的にワード線とビット線は格子状に整列する（つまり、約９０度で交差する）。] 図８
[0040] ビット線層とワード線層（ピラー層の両側）は二重露光を用いて形成する。第１のワード線セット８９０を造影するため、ワード線の形成時には、第１のマスクを用いてワード層材上でフォトレジストを露光する。第２のマスクを用いてフォトレジストを再び露光し第２のワード線セット８８０を造影する。第２のワード線セットは第１のワード線セット８９０に近接する。ビット線の形成時も同様に、第１のビット線セット８６０を造影するため、第３のマスクを用いてビット層材上でフォトレジストを露光する。第４のマスクを用いてフォトレジストを再び露光し第２のビット線セット８７０を造影する。第２のビット線セットは第１のビット線セット８６０に近接する。
有利なことに、四重露光によりハーフピッチが小さいデバイスの形成が可能となり、二重露光線の低減倍率を有効利用できる。加えて、ハーフピッチが小さいデバイスならばダイの寸法を抑えることができる。]
[0041] 自己集合ポリマーによるサブアレイ形成
第４の実施形態では、フォトレジストの代わりに自己集合材を使用し、ピラー状のデバイス、例えば第１の実施形態で説明したデバイスやその他のデバイスを形成する。自己集合とは、材料が自発的に規則的なパターンを構成することである。自己集合材は明確な潜像を形成するのに適している。フォトレジストと違って、自己集合材はリソグラフィ法では果たせない寸法で規則的なパターンを自動的に形成できる。その全体が本願明細書において参照により援用されているBlack et al., "Polymer self assembly in semiconductor microelectronics," IBM J. Res. & Dev., Vol. 51, No. 5, Sept. 2007 （非特許文献１）には、自己集合材の一例が記載されている。]
[0042] 図９は第４の実施形態によるメモリセルアレイの自己集合ポリマー工程を示す図であり、図１０は第４の実施形態によるメモリセルアレイの自己集合ポリマー工程を示すフローチャートである。形成工程１０１０では、ポリスチレン（ＰＳ）およびポリメチルメタクリレート（ＰＭＭＡ）：（ＰＳ：ＰＭＭＡ）、またはポリスチレン（ＰＳ）およびポリ（エチレンオキシド）：ＰＳ−ｂ−（ＰＥＯ＋ＰＭＳ）のようなジブロック共重合体等の自己集合材層をピラー材の表面上に形成する。サブアレイ境界９０５は自己集合材または層９１０で満たされる。例えば、境界は前述した平行四辺形を有してもよい。境界は自己集合材堆積層の端部または下部層の溝の壁を構成してもよい。
集合工程１０２０では、自己集合層によって六角形パターンの穴配列を形成する。六角形パターンの形成の促進に電磁界を使用してもよい。自己集合材９１０の穴９０２はピラー層にまで達するが、自己集合材９１０を通じてピラー層まで穴９０２を通すには簡単なエッチングが必要となる場合がある。] 図１０ 図９
[0043] 図１０を再び参照すると、ハードマスク工程１０３０では、酸化タングステン、酸化シリコン、窒化シリコン等のハードマスクを自己集合材の表面と自己集合材の穴に堆積させる。エッチング工程１０４０では、自己集合材を覆っているハードマスク材を等方性バックエッチングによって除去し、自己集合材の穴の中にはハードマスク材を残す。あるいは、ＣＭＰにより余分なハードマスク材を除去することもできる。こうして自己集合材の穴には円盤もしくは円筒状のハードマスクが残る。これとは別の、自己集合層の穴にハードマスクパターンを形成する工程では、その全体が本願明細書において参照により援用されている２００７年９月２８日に出願されたT. Chenらの米国特許出願第１１／８６４，２０５号（特許文献６）に詳しく記載されているように、スピンオンシリコン含有材を穴に堆積させ、シリコン含有材と自己集合層とのエッチング速度比を大きくしドライエッチングにより自己集合層をエッチ除去する。
クリーンアップ工程１０５０では、ピラー材の表面から自己集合材を除去する。こうして、六角形パターンによる複数の円盤状ハードマスクがピラー材の上に残る。ピラーエッチング工程１０６０では、円盤状ハードマスクを用いてピラー材をエッチングし、ピラー形のデバイスを形成する。円盤状ハードマスクはエッチングステップの後に除去してよく、または最終デバイスに残してもよい。] 図１０
[0044] 自己集合材は長方形格子を形成するように設計することもできる。自己集合材そのものは、下部フォトレジストを露出させるためのマスクとして使用できる。加えて、ワード線に合わせて穴の形成を促進するため、ワード線（あるいはビット線等の何らかの形成済み導電層）に電流か電荷を印加することもできる。実際には、自己集合材を使ってワード線とビット線を形成することもできる。
有利なことに、自己集合材を用いたピラー形状形成により、ハーフピッチが小さいデバイスの形成が可能となり、二重露光線の低減倍率を有効利用できる。加えて、ハーフピッチが小さいデバイスならばダイの寸法を抑えることができる。
三重露光と、四重露光と、自己集合材の使用は、メモリデバイスや半導体デバイス一般に限定されない。例えば、液晶ディスプレイの発光装置、ハードディスクドライブの磁気記憶素子、ピラー形に形成される他の何らかのデバイスを、前述した方法により作ることができる。使用する基板はガラスでも金属でもセラミックでもプラスチックでもよい。基板という用語は、他の基板の上に形成された薄膜材を含むこともある。]
[0045] これまでに述べた実施形態に関して本発明を大部分説明してきたが、本発明は必ずしもこれらの実施形態に限定されない。例えば、それぞれ本願明細書において参照により援用されている、（１）いずれも本願と同一出願人による、Mark G. Johnson らに対して２０００年３月７日に発行された米国特許第６，０３４，８８２号（特許文献９）と２００１年２月６日に発行された米国特許第６，１８５，１２２号（特許文献１０）に記載されたメモリ、（２）本願と同一出願人による、N. Johan Knallの名で２０００年４月２８日に出願された米国特許出願第０９／５６０，６２６号（特許文献１１）に記載されたメモリアレイ、（３）本願と同一出願人による、N. Johan KnallとMark G. Johnson の名で２００１年３月２１日に出願された米国特許出願第０９／８１４，７２７号（特許文献１２）に記載されたメモリアレイ、２００１年６月２９日に出願されたKleveland らによる「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack 」という米国特許出願第０９／８９７，７０５号（特許文献１３）に記載されたメモリ、前に援用されている米国特許第７，１７７，１６９号（特許文献４）に記載されたメモリ、２００２年６月２７日に出願されたCleeves による「Three Dimensional Memory」という米国特許出願第１０／１８５，５０８号（特許文献１４）に記載されたメモリを含むが、これらに限定されない、セグメント化ワード線アレイ等、複数のレベルがあってレベル間でワード線および／またはビット線が共有される三次元メモリアレイに本発明を応用することもできる。]
[0046] ここで用いる受動素子メモリアレイは、Ｘ線とＹ線との間にそれぞれ接続される複数の２端子メモリセルを含む。かかるメモリアレイは、二次元（平面）アレイであったり、複数のメモリセルプレーンを有する三次元アレイであったりする。かかるメモリセルは非線形伝導性を有し、逆方向の（陰極から陽極へ至る）電流は順方向の電流より低い。陽極から陰極にかけてプログラミングレベルを上回る電圧が印加されると、メモリセルの伝導率が変化する。ヒューズ技術を採用するメモリセルの場合は伝導率が低下し、アンチヒューズ技術を採用するメモリセルでは増加する。受動素子メモリアレイは、必ずしもワンタイムプログラマブル（書き込み１回）メモリアレイとは限らない。適当な電気パルスの印加後に伝導率が増減する再プログラム可能なメモリ材をメモリセルに取り入れることもできる。]
[0047] かかる受動素子メモリセルは一般的に、一定方向に電流を誘導するダイオード等の電流ステアリング要素と、状態を変えることができるコンポーネント（ヒューズ、アンチヒューズ、キャパシタ、抵抗素子等）とを有するものとみなすことができる。これとは別の構成によるメモリ素子として、アンチヒューズ素子によってｐ＋領域がｎ−領域から隔てられたダイオード類似構造がある。このアンチヒューズ素子がプログラムされるときにはｐ＋領域がｎ−領域へ電気的に接続され、ダイオードを形成する。メモリ素子のプログラミング状態は、メモリ素子の選択時に電流または電圧降下を検知することによって読み出すことができる。有機ＰＥＭＡの実施形態のメモリ素子は、電子が注入されると伝導率が変化する有機材層によって陰極領域から陽極領域が隔てられたダイオード類似構造である。]
[0048] メモリセルは望ましくは、それぞれ本願明細書において参照により援用されているJohnson らの米国特許第６，０３４，８８２号（特許文献９）、Zhang の米国特許第５，８３５，３９６号（特許文献１５）、Knall による米国特許出願第０９／５６０，６２６号（特許文献１１）、ならびにJohnson による米国特許出願第０９／６３８，４２８号（特許文献１６）に記載された半導体材料からなる。具体的にはアンチヒューズメモリセルを使用できる。このほかに、ＭＲＡＭや有機受動素子アレイ等、支持回路上への積み重ねが可能なメモリアレイを使用することもできる。ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（ＭＴＪ）等の磁気メモリ素子に基づく。いずれも本願明細書において参照により援用されている、Digest of Technical Papers of the 2001IEEE International Solid-StateCircuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6, Feb. 6, 2001とISSCC 2001 Visual Supplementのpp. 94-95, 404-405にて発表されたPeter K. Naji らの「A 2556kb3.0V ITIMTJ Nonvolatile Magnetoresistive RAM」（非特許文献２）にはＭＲＡＭ技術が記載されている。一部の受動素子メモリセルには有機材層が採用され、少なくとも１つの層はダイオードのような特性の伝導を有し、少なくとも１つの有機材は電界の印加により伝導率が変化する。本願明細書において参照により援用されているGudensenらの米国特許第６，０５５，１８０号（特許文献１７）には、有機受動素子アレイが記載されている。相変化材やアモルファス固体等の材料から成るメモリセルを使用することもできる。いずれも本願明細書において参照により援用されているWolstenholmeらの米国特許第５，７５１，０１２号（特許文献１８）とOvshinsky らの米国特許第４，６４６，２６６号（特許文献１９）を参照されたい。本願明細書において参照により援用されているHernerらによる米国特許出願第１１／２８７，４５２号（特許文献２０）に詳しく記載された遷移金属酸化物を含む抵抗変化材、および本願明細書において参照により援用されているSen, Rahulらによる米国公開特許出願第２００５−０２６９５５３号（特許文献２１）に記載されているように形成されるカーボンナノチューブ層または複数のグラフェン原子層から成るスイッチャブル抵抗材で形成されたメモリセルを使用することもできる。]
[0049] 当業者ならばここで開示された教示に基づき本発明を容易に実践できるであろうことが予期できる。ここに提示された種々の実施形態の説明は、当業者が本発明を実践するにあたって本発明について十分な見識と詳細内容を提供するものと考えられる。ある種の支援回路（デコーダ、検知回路、マルチプレクサ、入力／出力バッファ等）については具体的に説明していないが、かかる回路は周知であり、本発明の実践にあたってかかる回路に違いがあっても特段の利点が得られるわけではない。また、ここで開示された教示を得た当業者ならば、ここで暗示されてはいても具体的には説明されてない種々の制御回路を、必要以上の実験をせずとも周知の回路手法を用いて実装するなどして、本発明を実施できると考えられる。しかし、いずれもその全体が本願明細書において参照により援用されている２００１年６月２９日に出願されたRoy E. Scheuerleinによる「Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array」という米国特許出願第０９／８９７，７７１号（特許文献２２）と、前に援用されている２００１年６月２９日に出願されたKleveland らによる「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack 」という米国特許出願第０９／８９７，７０５号（特許文献１３）には、ライトワンス型アンチヒューズ受動素子メモリセルからなる三次元メモリアレイにとりわけ適したバイアス条件、バイアス回路、レイヤデコーダ回路についてのさらなる詳細が記載されている。]
[0050] 前述した説明で、アレイ線は２レベルのメモリアレイ（メモリプレーン）によって通常共用される。これとは別に、各プレーンにつき２つの導体を有するメモリアレイを製造し、それらの導体を共用しない場合もある。この場合は誘電体層を使ってメモリレベルを分離できる。
ワード線は行線もしくはＸ線と呼ばれることもあり、ビット線は列線もしくはＹ線と呼ばれることもある。当業者によっては「ワード」線と「ビット」線の意味に違いが生じることがある。一部の事業者にとっては、メモリアレイの読み出し時にワード線が「駆動」されビット線は「検知」される。さらに、メモリ構成（データバス幅、操作中に同時に読み出されるビット数等）として、データ「ワード」よりもデータ「ビット」を並べたものを２つのアレイ線を１つのセットとしてみなす組合せ（関連）を持つものであってもよい。どちらの言外の意味も必ずしもこの説明で意図するというわけではない。]
[0051] Ｘ線（例えば、水平に示めされる）とＹ線（例えば、垂直に示される）の方向は、アレイの中で交差する２組の線についての説明を容易にする便宜的なものにすぎない。Ｘ線は通常Ｙ線に対して直交するが、これらの用語が必ずしもこれを暗示するわけではない。また、Ｙ線をワード線とし、Ｘ線をビット線として、メモリアレイのワードおよびビット構成を逆にすることも容易である。さらなる例として、アレイの部分が所与のワードの異なる出力ビットに相当することもある。そのような種々アレイの構成および編成は当該技術分野において周知であり、本発明には、そのような変形形態を幅広く含む意図がある。]
[0052] 説明した実施形態では、選択されたワード線が一定の電圧まで駆動され、選択されたビット線が読み出しモードで検知され、メモリセルのアノード端子はワード線へ接続され、カソード端子はビット線へ接続されるが、別の実施形態も具体的に予期される。例えば、三次元（マルチレベル）メモリアレイで、近接メモリプレーンを同様に接続するか（前に援用されているJohnson らの米国特許第６，０３４，８８２号（特許文献９）に記載されたバック・トゥー・バック・ダイオードスタックメモリアレイ等）、または近接プレーンでメモリセルの方向を逆にし（前に援用されているKleveland らによる米国特許出願第０９／８９７，７０５号（特許文献１３）に記載されたシリアルチェーンダイオードスタックメモリアレイ等）、アノード端子をビット線へ接続しカソード端子をワード線へ接続することもできる。したがって、Ｘ線、ワード線、および行線と、Ｙ線、ビット線、および列線というここでの名称は種々の実施形態を例説するためのものであって、限定的な意味で解釈すべきではなく、むしろより広い意味で解釈すべきものである。例えば、検知回路はビット線ではなくワード線へ接続できるほか、ビット線ではなくワード線で電流を検知する場合は、ワード線とビット線の両方に使用することもできる。例えば、シリアルチェーンダイオードスタック上メモリアレイの種々のアレイ線で、Ｘ線とＹ線という名称は、バック・トゥー・バックダイオードスタックのように、特定の線に接続されるメモリセルの端子（アノードまたはカソード）がどれなのかを必ずしも示唆するわけではないことを理解するべきである。Ｘ線が１メモリプレーンにあるメモリセルのアノード端子へ接続され、近接するメモリプレーンにあるメモリセルのカソード端子へ接続されることもある。]
[0053] メモリアレイが組み込まれた集積回路では通常、当該アレイを、サブアレイとも呼ばれる、より小さな多数のアレイに分割する。ここで用いるアレイは、デコーダ、ドライバ、センスアンプ、および入出力回路によって通常分断されず、隣接するワード線とビット線とを有する隣接するメモリセル群である。メモリアレイを含む集積回路は、１つのアレイ、２つ以上のアレイ、あるいは多数のアレイを有するものであってもよい。ここで用いる集積回路メモリアレイは、まとめてパッケージ化されるか、近接するか、一緒にダイに接着される複数の集積回路デバイスではなく、モノリシック型の集積回路構造である。]
[0054] 前述した詳細な説明では本発明の数ある実施例のごく一部を説明したにすぎない。このため、この詳細な説明は限定ではなく例説を意図するものである。本発明の範囲および趣旨から逸脱せずとも、ここに記載された説明をもとに、ここに開示された実施形態の変形形態や修正形態は可能である。本発明の範囲の規定を意図するものは添付の特許請求の範囲とこれの同等物だけである。]

权利要求:

請求項1
実質的に六角形のパターンに配置された複数の不揮発性メモリセルを備える不揮発性メモリデバイス。
請求項2
請求項１記載の不揮発性メモリデバイスにおいて、前記複数の不揮発性メモリセルは、複数のピラー形電流ステアリング要素を備え、前記実質的に六角形のパターンは、中央の不揮発性メモリセルと、前記中央の不揮発性メモリセルを六角形のレイアウトで取り囲む６つの他の不揮発性メモリセルとを有する７つの不揮発性メモリセルの繰り返しパターンを備える不揮発性メモリデバイス。
請求項3
請求項１記載の不揮発性メモリデバイスにおいて、前記デバイスは、第１の不揮発性メモリセルと、第２の不揮発性メモリセルと、第３の不揮発性メモリセルと、を備え、前記第１の不揮発性メモリセルと、前記第２の不揮発性メモリセルと、前記第３の不揮発性メモリセルは、互いに等距離にあり、かつ同一プレーン内に位置する不揮発性メモリデバイス。
請求項4
請求項３記載の不揮発性メモリデバイスにおいて、前記第１の不揮発性メモリセルと、前記第２の不揮発性メモリセルと、前記第３の不揮発性メモリセルは、約３２ｎｍ未満のセルハーフピッチを有する不揮発性メモリデバイス。
請求項5
請求項１記載の不揮発性メモリデバイスにおいて、前記不揮発性メモリデバイスは、モノリシック型の三次元不揮発性メモリセルアレイを備える不揮発性メモリデバイス。
請求項6
請求項１記載の不揮発性メモリデバイスにおいて、各不揮発性メモリセルは、アンチヒューズ、ヒューズ、直列に配置されたアンチヒューズとダイオード、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、グラフェンスイッチャブル抵抗材、相変化材メモリ、伝導性ブリッジ素子、またはスイッチャブルポリマーメモリのうちの少なくとも１つから選択される、ワンタイムプログラマブルまたは書き換え可能なセルを備える不揮発性メモリデバイス。
請求項7
請求項１記載の不揮発性メモリデバイスにおいて、少なくとも１つのビット線と、少なくとも１つのワード線と、をさらに備え、前記少なくとも１つのビット線と前記少なくとも１つのワード線は２つの異なる平面に位置し、前記少なくとも１つのワード線は約６０度の角度で前記少なくとも１つのビット線と交差する不揮発性メモリデバイス。
請求項8
請求項１記載の不揮発性メモリデバイスにおいて、前記不揮発性メモリセルは、実質的に平行四辺形でありかつ直角ではない角を有する、複数のサブアレイに配置される不揮発性メモリデバイス。
請求項9
不揮発性メモリデバイスであって、複数のワード線と、複数のビット線と、複数の不揮発性メモリセルを備える不揮発性メモリセルアレイと、を備え、前記複数のワード線は、前記不揮発性メモリセルアレイ内で約６０度の角度で前記複数のビット線と交差し、前記不揮発性メモリセルアレイ内の前記複数の不揮発性メモリセルは複数のサブアレイに配置され、前記サブアレイは実質的に平行四辺形である不揮発性メモリデバイス。
請求項10
請求項９記載の不揮発性メモリデバイスにおいて、前記複数のサブアレイの各サブアレイにて、前記複数のワード線は前記サブアレイの第１および第２の辺に対して実質的に平行に延在し、前記複数のビット線は前記サブアレイの第３および第４の辺に対して実質的に平行に延在する不揮発性メモリデバイス。
請求項11
請求項１０記載の不揮発性メモリデバイスにおいて、近接するサブアレイのそれぞれの第３の辺は互いに約１２０度の角度で延在し、近接するサブアレイは、前記近接するサブアレイの前記第１および第２の辺に対して平行に延在する鏡面について互いの実質的鏡像を形成する不揮発性メモリデバイス。
請求項12
請求項１０記載の不揮発性メモリデバイスにおいて、前記不揮発性メモリセルアレイは、モノリシック型の不揮発性メモリセルの三次元アレイを備える不揮発性メモリデバイス。
請求項13
請求項１２記載の不揮発性メモリデバイスにおいて、複数のビット線ドライバ回路であって、前記複数のビット線ドライバ回路は前記複数の不揮発性メモリセルとは別のレベルに位置し、かつ前記各々のビット線ドライバ回路はそれぞれのサブアレイの第３または第４の辺の突出部分にまたがるスタッガード形状領域を占める、複数のビット線ドライバ回路と複数のワード線ドライバ回路であって、前記複数のワード線ドライバ回路は前記複数の不揮発性メモリセルとは別のレベルに位置し、かつ前記各々のワード線ドライバ回路はそれぞれのサブアレイの第１または第２の辺の突出部分にまたがる領域を占める、複数のワード線ドライバ回路と、前記複数のビット線ドライバ回路を前記複数のビット線へ接続する複数の垂直ビット線接続と、前記複数のワード線ドライバ回路を前記複数のワード線へ接続する複数の垂直ワード線接続と、をさらに備える不揮発性メモリデバイス。
請求項14
請求項１３記載の不揮発性メモリデバイスにおいて、前記複数の垂直ビット線接続のうちの少なくとも１つの垂直ビット線接続は第１のサブアレイの前記第１の辺と、近接する第２のサブアレイの前記第２の辺との間に垂直に延在し、前記複数の垂直ワード線接続のうちの少なくとも１つの垂直ワード線接続は前記第１のサブアレイの前記第３の辺と、近接する第３のサブアレイの前記第４の辺との間に垂直に延在する不揮発性メモリデバイス。
請求項15
請求項９記載の不揮発性メモリデバイスにおいて、前記複数のサブアレイは、ダイ上にて実質的に長方形に配置される不揮発性メモリデバイス。
請求項16
請求項９記載の不揮発性メモリデバイスにおいて、前記複数の不揮発性メモリセルは、前記複数のサブアレイの各サブアレイにて実質的に六角形のパターンに配置される不揮発性メモリデバイス。
請求項17
デバイスを製造する方法であって、少なくとも１つのデバイス層の第１の表面を露出する複数の開口部を形成する自己集合材を、少なくとも１つのデバイス層上に形成するステップと、前記複数の開口部をハードマスク材で満たすように前記自己集合材層上にハードマスク材層を形成するステップと、前記複数の開口部には前記ハードマスク材パターンが残り、前記自己集合材層の上面は露出するように前記ハードマスク材を除去するステップと、前記自己集合材層を除去するステップと、複数のピラー形デバイスを形成するために前記ハードマスク材パターンをマスクとして使用して前記少なくとも１つのデバイス層をエッチングするステップと、を含む方法。
請求項18
請求項１７記載の方法において、前記少なくとも１つのデバイス層は少なくとも１つのメモリセル材層を備え、前記複数のピラー形デバイスは複数のピラー形不揮発性メモリデバイスを備える方法。
請求項19
請求項１７記載の方法において、前記ハードマスク材を除去するステップは、前記ハードマスク材を等方的にエッチングすることを含み、前記自己集合材は、ポリスチレンおよびポリメチルメタクリレートジブロック共重合体を備える方法。
請求項20
請求項１７記載の方法において、前記自己集合材は自己集合により実質的に六角形のパターンにて複数の開口部を形成し、前記複数のピラー形デバイスは実質的に六角形のパターンに配置される方法。