選択的に製造されたカーボンナノチューブ可逆抵抗切替素子を使用するメモリセルおよびそれを形成する方法

专利摘要:
ある態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板より上にステアリング素子を製造することと、（２）基板より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによってステアリング素子に結合された可逆抵抗切替素子を製造することとを含む。他の多数の態様が提供される。
公开号:JP2011508458A
申请号:JP2010540945
申请日:2008-12-30
公开日:2011-03-10
发明作者:クラーク，マーク；シュリッカー，エイプリル；ハーナー，ブラッド
申请人:サンディスク スリーディー，エルエルシー；
IPC主号:H01L27-10

专利说明:

[0001] 本発明は、不揮発性メモリに関し、特に、選択的に製造されたカーボンナノチューブ（ＣＮＴ）可逆抵抗切替素子を使用するメモリセルおよびそれを形成する方法に関する。]
背景技術

[0002] 本願は、２００７年１２月３１日に出願された「MEMORY CELLTHATEMPLOYS A SELECTIVELYFABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENTAND METHODS OF FORMING THESAME」という米国特許出願第１１／９６８，１５４号（代理人整理番号：ＳＤ−ＭＸＤ−３４８）（特許文献１）からの優先権を主張し、その全体が本願明細書において参照により援用されている。]
[0003] 関連出願との相互参照
本願は、２００７年１２月３１日に出願された「MEMORY CELLTHATEMPLOYS A SELECTIVELYFABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENTFORMEDOVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THESAME 」という米国特許出願第１１／９６８，１５６号（代理人整理番号：ＭＤ−３５１）（特許文献２）、および２００７年１２月３１日に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYERAND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５９号（代理人整理番号：ＭＤ−３６８）（特許文献３）に関連し、その全体があらゆる目的のために本願明細書において参照により援用されている。]
[0004] 可逆抵抗切替素子から形成される不揮発性メモリが知られている。例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLEMEMORY CELLCOMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献４）は、金属酸化物あるいは金属窒化物などの可逆抵抗率切替材料と直列に結合されたダイオードを含む再書込み可能な不揮発性メモリセルを記述している。
しかし、再書込み可能な抵抗率切替材料から記憶装置を製造することは技術的にやりがいがあり、抵抗率切替材料を使用する記憶装置を形成する改良された方法が望ましい。]
[0005] 米国特許出願第１１／９６８，１５４号
米国特許出願第１１／９６８，１５６号
米国特許出願第１１／９６８，１５９号
米国特許出願第１１／１２５，９３９号
米国特許出願第１１／４４４，９３６号
米国特許第６，９５２，０３０号
米国特許出願第１１／６９２，１５１号
米国特許第５，９１５，１６７号
米国特許出願第１１／２９８，３３１号
米国特許第７，１７６，０６４号]
先行技術

[0006] Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001
Rao at el., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815]
[0007] 本発明の第１の態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板より上にステアリング素子を製造することと、（２）基板より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによってステアリング素子に結合された可逆抵抗切替素子を製造することとを含む。]
[0008] 本発明の第２の態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板より上に第１の導体を製造することと、（２）第１の導体より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって第１の導体より上に可逆抵抗切替素子を製造することと、（３）第１の導体より上にダイオードを製造することと、（４）ダイオードおよび可逆抵抗切替素子より上に第２の導体を製造することとを含む。]
[0009] 本発明の第３の態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板より上に第１の導体を製造することと、（２）第１の導体より上に垂直多結晶ダイオードを製造することと、（３）垂直多結晶ダイオードより上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって垂直多結晶ダイオードより上に可逆抵抗切替素子を製造することと、（４）可逆抵抗切替素子より上に第２の導体を製造することとを含む。]
[0010] 本発明の第４の態様において、メモリセルを製造する方法が提供され、この方法は、（１）ソース領域およびドレイン領域を有する薄膜トランジスタを製造することと、（２）トランジスタのソース領域またはドレイン領域に結合された第１の導体を製造することと、（３）第１の導体より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって第１の導体に結合された可逆抵抗切替素子を製造することと、（４）可逆抵抗切替素子より上に第２の導体を製造することとを含む。]
[0011] 本発明の第５の態様において、メモリセルが提供され、このメモリセルは、（１）ステアリング素子と、（２）ステアリング素子に結合され、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子とを備える。]
[0012] 本発明の第６の態様において、メモリセルが提供され、このメモリセルは、（１）第１の導体と、（２）第１の導体より上に形成された第２の導体と、（３）第１の導体および第２の導体の間に形成されたダイオードと、（４）第１の導体および第２の導体の間に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子とを備える。]
[0013] 本発明の第７の態様において、メモリセルが提供され、このメモリセルは、（１）ソース領域およびドレイン領域を有する薄膜トランジスタと、（２）ソース領域またはドレイン領域に結合された第１の導体と、（３）第１の導体より上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、（４）可逆抵抗切替素子より上に形成された第２の導体とを備える。]
[0014] 本発明の第８の態様において、複数の不揮発性メモリセルが提供され、この複数の不揮発性メモリセルは、（１）第１の方向に延びる第１の複数の実質的に平行で実質的に共面の導体と、（２）複数のダイオードと、（３）複数の可逆抵抗切替素子と、（４）第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共面の導体とを備える。各メモリセルにおいて、ダイオードのうちの１つと可逆抵抗切替素子のうちの１つとは直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される。各可逆抵抗切替素子は、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む。]
[0015] 本発明の第９の態様において、モノリシックな３次元メモリアレイが提供され、このモノリシックな３次元メモリアレイは、基板より上に形成された第１のメモリレベルを備える。第１のメモリレベルは複数のメモリセルを備える。各メモリセルは、（１）ステアリング素子と、（２）ステアリング素子に結合された、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子とを含む。このモノリシックな３次元メモリアレイは、第１のメモリレベルより上にモノリシック的に形成された少なくとも第２のメモリレベルも備える。本発明のこれらの実施形態および他の実施形態に従って他の多数の態様が提供される。]
[0016] 本発明の他の特徴および態様は、以下の詳細な説明、添付された特許請求の範囲および添付の図面からより充分に明らかになる。]
図面の簡単な説明

[0017] 本発明に従って提供される代表的なメモリセルの略図である。
本発明に従って提供されるメモリセルの第１の実施形態の略透視図である。
図２Ａの複数のメモリセルから形成される第１のメモリレベルの一部分の略透視図である。
本発明に従って提供される第１の代表的な３次元メモリアレイの一部分の略透視図である。
本発明に従って提供される第２の代表的な３次元メモリアレイの一部分の略透視図である。
図２Ａのメモリセルの第１の代表的な実施形態の横断面図である。
図２Ａのメモリセルの第２の代表的な実施形態の横断面図である。
図２Ａのメモリセルの第３の代表的な実施形態の横断面図である。
本発明に従う単一のメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う単一のメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う単一のメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う単一のメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従って提供される第１の代替のメモリセルの横断面図である。] 図２Ａ
実施例

[0018] あるカーボンナノチューブ（ＣＮＴ）材料は、不揮発性メモリに使用されるのに適するかもしれない可逆抵抗率切替特性を示すと証明されている。しかし、堆積したあるいは成長したＣＮＴ材料は、通例、多数の山および谷などの目だった厚さ変動を伴う粗い表面地形を有する。それらの厚さ変動のために、下にある基板を過剰にエッチングすることなしにＣＮＴ材料をエッチングすることは困難であり、集積回路におけるそれらの使用に関連する製造コストおよび複雑さが増大する。]
[0019] 本発明によれば、エッチング困難な、ＣＮＴ再書込み可能抵抗率切替材料は、エッチングされずにメモリセルの中で使用され得る。例えば、少なくとも１つの実施形態において、メモリセルが提供され、このメモリセルは、（１）ＣＮＴシーディング層を堆積させることと、（２）ＣＮＴシーディング層をパターニングしエッチングすることと、（３）パターニングされエッチングされたＣＮＴシーディング層上にＣＮＴ材料を選択的に製造することとにより形成されるＣＮＴ可逆抵抗率切替材料を含む。ＣＮＴシーディング層は、粗面化されかつ／または伝導する層などの、ＣＮＴ形成を容易にする層であり得る。ＣＮＴシーディング層上でのＣＮＴ材料の選択的形成により、ＣＮＴ材料をエッチングする必要をなくすかあるいは最小化することができる。]
[0020] 代表的なＣＮＴシーディング層は、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄などを含む。ある実施形態では、窒化チタンまたは窒化タンタルの層が、ＣＮＴシーディング層として用いられるように粗面化され得る。そのような粗面化された窒化チタンまたは窒化タンタルは、それ自体がＣＮＴシーディング層として役立ち得る。他の実施形態では、粗面化された窒化チタンまたは窒化タンタル層は、ＣＮＴ材料形成を容易にするために付加的な伝導層でコーティングされ得る。そのような伝導層は、窒化チタンまたは窒化タンタル層と共にパターニングおよびエッチングされてもよく、あるいは窒化チタンまたは窒化タンタル層がパターニングおよびエッチングされた後に窒化チタンまたは窒化タンタル層上に選択的に堆積させられてもよい。代表的な伝導層はニッケル、コバルト、鉄などを含む。]
[0021] 本願明細書で使用されるとき、ＣＮＴ材料は、１つ以上の単層および／または多層のＣＮＴを含む材料を指す。ある実施形態では、ＣＮＴ材料の個々のチューブは垂直に整列させられ得る。垂直に整列したＣＮＴは、横方向の伝導がほとんどあるいは全くない垂直電流を可能にする。ある実施形態では、ＣＮＴ材料の個々のチューブは、隣接するメモリセル間の横方向伝導経路あるいは橋絡伝導経路の形成を減らすかあるいは阻止するために実質的に垂直に整列するように製造され得る。この垂直整列は、メモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響されるかあるいは「乱される」のを減少させかつ／または妨げる。個別のチューブ絶縁は、ＣＮＴ材料の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられかつ分離され得る。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が互いに接触し、また、もつれあるいは絡まりあったりすることさえある。ＣＮＴ材料を形成するための代表的な手法が以下で記述される。]
[0022] 代表的な進歩的メモリセル
図１は、本発明に従って提供される代表的なメモリセル１００の略図である。メモリセル１００は、ステアリング素子１０４に結合された可逆抵抗切替素子１０２を含む。
可逆抵抗切替素子１０２は、２つ以上の状態の間で可逆的に切り替わり得る抵抗率を有する可逆抵抗率切替材料（単独には示されていない）を含む。例えば、素子１０２の可逆抵抗率切替材料は、製造時には初期低抵抗率状態にあり得る。第１の電圧および／または電流が加えられると、材料は高抵抗率状態に切り替わることができる。第２の電圧および／または電流を加えることにより、可逆抵抗率切替材料を低抵抗率状態に戻すことができる。あるいは、可逆抵抗切替素子１０２は、製造時には初期高抵抗状態にあることができ、それは、適切な１つまたは複数の電圧および／または１つまたは複数の電流が加えられると、低抵抗状態に可逆的に切り替わることができる。メモリセルにおいて使用されるとき、１つの抵抗状態はバイナリ「０」を表すことができ、他の１つの抵抗状態はバイナリ「１」を表すことができるけれども、２つより多いデータ／抵抗状態が使用され得る。多数の可逆抵抗率切替材料と、可逆抵抗切替素子を使用するメモリセルの操作とが、例えば、前に援用されている特許文献４に記載されている。] 図１
[0023] 本発明の少なくとも１つの実施形態において、可逆抵抗切替素子１０２は、選択的に堆積あるいは成長させられるＣＮＴ材料を用いて形成される。以下にさらに説明するように、選択的に形成されるＣＮＴ材料の使用は、ＣＮＴ材料をエッチングする必要をなくす。これにより、可逆抵抗切替素子１０２の製造が簡単になる。]
[0024] ステアリング素子１０４は、可逆抵抗切替素子１０２の両端間の電圧および／またはそれを通る電流を選択的に制限することによって非オーム伝導を示す薄膜トランジスタ、ダイオード、または他の適切なステアリング素子を含み得る。このようにして、メモリセル１００を２次元または３次元のメモリアレイの一部分として使用することができ、アレイ内の他のメモリセルの状態に影響を及ぼさずにメモリセル１００にデータを書き込むことができかつ／またはメモリセル１００からデータを読み出すことができる。
メモリセル１００、可逆抵抗切替素子１０２およびステアリング素子１０４の代表的な実施形態が、以下で図２Ａ〜５を参照して記載される。] 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ
[0025] メモリセルの第１の代表的な実施形態
図２Ａは、本発明に従って提供されるメモリセル２００の第１の実施形態の略透視図である。図２Ａを参照すると、メモリセル２００は、第１の導体２０６と第２の導体２０８との間でダイオード２０４と直列に結合された可逆抵抗切替素子２０２を含む。ある実施形態では、可逆抵抗切替素子２０２とダイオード２０４との間に障壁層２１０、伝導層２１２および／またはＣＮＴシーディング層２１４が形成され得る。例えば、障壁層２１０は窒化チタン、窒化タンタル、窒化タングステンなどを含むことができ、伝導層２１２はタングステンまたは他の適切な金属層を含むことができる。] 図２Ａ
[0026] ある実施形態では、ＣＮＴシーディング層２１４は、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄などのＣＮＴ材料形成を促進する伝導層であり得る。１つの特定の実施形態では、ＣＮＴシーディング層２１４は、化学的機械的研磨（ＣＭＰ）または他の適切なプロセスにより粗くされた表面を有する窒化チタンまたは窒化タンタルであり得る。他の実施形態では、粗面化されたかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の層が、ＣＮＴ材料形成を促進するニッケル、コバルト、鉄などの金属触媒層でコーティングされ得る。さらに他の実施形態では、ＣＮＴシーディング層２１４は、単に、ＣＮＴ形成を促進するニッケル、コバルト、鉄などの金属触媒層であり得る。]
[0027] 以下にさらに説明するように、障壁層２１０、伝導層２１２および／またはＣＮＴシーディング層２１４を、ダイオード２０４の形成中、ハードマスクとして役立てることができる。金属ハードマスクの使用は、例えば、その全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVEHARD MASKTO PROTECT PATTERNED FEATURESDURING TRENCHETCH」という米国特許出願第１１／４４４，９３６号（特許文献５）に記載されている。窒化チタン、窒化タンタル、窒化タングステンなどの付加的な障壁層２１６も、ダイオード２０４と第１の導体２０６との間に形成され得る。]
[0028] ＣＮＴシーディング層２１４を伝導層２１２、障壁層２１０、ダイオード２０４および／または障壁層２１６と一緒にパターニングすれば、ＣＮＴシーディング層２１４のために付加的なパターニングおよびエッチングのステップが不要であるので、メモリセル２００の製造が簡単になる。さらに、ＣＮＴ材料は、パターニングされエッチングされたＣＮＴシーディング層２１４上に選択的に（例えば、もっぱら）形成されるので、ＣＮＴ材料のエッチングは不要である。この選択的に形成されたＣＮＴ材料は可逆抵抗切替素子２０２として役立つ。]
[0029] ある実施形態では、可逆抵抗切替素子２０２を形成するＣＮＴ材料の一部分だけ、例えば１つ以上のフィラメントが切り替わることができかつ／または切替可能であることができる。
ダイオード２０４は、ダイオードのｐ領域より上にｎ領域があって上を向いているかあるいはダイオードのｎ領域より上にｐ領域があって下を向いている垂直多結晶ｐｎまたはｐｉｎダイオードなどの任意の適切なダイオードを含むことができる。ダイオード２０４の代表的な実施形態は、以下で図３Ａ〜Ｃを参照して記載される。] 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ 図５
[0030] 第１および／または第２の導体２０６、２０８は、タングステン、任意の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料を含み得る。図２Ａの実施形態では、第１および第２の導体２０６、２０８はレール状であり、異なる方向に延びる（例えば、実質的に互いに垂直）。他の導体形状および／または構成が使用され得る。ある実施形態では、装置性能を改善するためにかつ／または装置製造を助けるために、障壁層、接着層、無反射コーティングおよび／または類似物（図示せず）が第１および／または第２の導体２０６と共に使用され得る。] 図２Ａ
[0031] 図２Ｂは、複数の図２Ａのメモリセル２００から形成される第１のメモリレベル２１８の一部分の略透視図である。簡潔性を目的として、可逆抵抗切替素子２０２、ＣＮＴシーディング層２１４、ダイオード２０４、障壁層２１０および２１６および伝導層２１２は別々には示されていない。メモリアレイ２１８は、（図に示されていない）複数のメモリセルが結合された複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。多重メモリレベルなど、他のメモリアレイ構成が使用され得る。例えば、図２Ｃは、第２のメモリレベル２２４より下に位置する第１のメモリレベル２２２を含むモノリシックな３次元アレイ２２０の一部分の略透視図である。図２Ｃの実施形態において、各メモリレベル２２２、２２４は、クロスポイントアレイをなす複数のメモリセル２００を含む。第１のメモリレベル２２２および第２のメモリレベル２２４の間に付加的な層（例えば、レベル間誘電体）が存在し得るということが理解されるであろうけれども、簡潔性を目的として図２Ｃには示されていない。付加的なメモリレベルなど、他のメモリアレイ構成が使用され得る。図２Ｃの実施形態では、ｐ形ドープ領域をダイオードの底部に有するｐｉｎダイオードが使用されるのか、それとも頂部に有するｐｉｎダイオードが使用されるのかにより、全てのダイオードが上向きあるいは下向きなどの同じ方向を「指す」ことができ、ダイオード製造を簡単化することができる。] 図２Ａ 図２Ｂ 図２Ｃ
[0032] ある実施形態では、メモリレベルを、例えば、その全体があらゆる目的のために本願明細書において参照により援用されている、「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献６）に記載されているように形成することができる。例えば、第１のメモリレベルの上側導体は、図２Ｄに示されているように第１のメモリレベルより上に位置する第２のメモリレベルの下側導体として使用され得る。そのような実施形態では、隣り合うメモリレベル上のダイオードは、その全体があらゆる目的のために本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODESHAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献７）に記載されているように、好ましくは反対方向を向く。例えば、第１のメモリレベル２２２のダイオードは矢印Ａ1 により示されているように上向きダイオードであることができ（例えば、ｐ形領域がダイオードの底部にある）、第２のメモリレベル２２４のダイオードは矢印Ａ2 により示されているように下向きダイオードであることができ（例えば、ｎ形領域がダイオードの底部にある）、あるいはその逆である。] 図２Ｄ
[0033] モノリシックな３次元メモリアレイは、複数のメモリレベルが単一のウェハ等の基板より上に、介在する基板なしで、形成されるものである。１つのメモリレベルを形成する層は、現存する１つまたは複数のレベルの層の上に直接に堆積させられるかあるいは成長させられる。対照的に、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）のように、積層されたメモリは、メモリレベルを別々の基板上に形成してメモリレベルを互いの上に接着することによって構築されている。基板は、接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。]
[0034] 図３Ａは、図２Ａのメモリセル２００の第１の代表的な実施形態の横断面図である。図３Ａを参照すると、メモリセル２００は、可逆抵抗切替素子２０２と、ダイオード２０４と、第１のおよび第２の導体２０６、２０８とを含む。
前述したように、ダイオード２０４は垂直のｐｎダイオードあるいはｐｉｎダイオードであってよく、それは上または下を向くことができる。隣り合うメモリレベル同士が導体を共有する図２Ｄの実施形態では、隣り合うメモリレベル同士は、好ましくは、例えば第１のメモリレベルでは下向きｐｉｎダイオード、隣接する第２のメモリレベルでは上向きｐｉｎダイオード（あるいはその逆）など、反対方向を向くダイオードを有する。] 図２Ａ 図２Ｄ 図３Ａ
[0035] ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムなどの多結晶半導体材料あるいは他の任意の適切な材料から形成され得る。例えば、ダイオード２０４は、強くドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２より上の軽くドープされたかあるいは真性の（故意でなくドープされた）ポリシリコン領域３０４と、真性領域３０４より上の強くドープされたｐ＋ポリシリコン領域３０６とを含み得る。ある実施形態では、ｎ＋ポリシリコン領域３０２から真性領域３０４の中へのドーパント移動を阻止しかつ／または減らすためにｎ＋ポリシリコン領域３０２上に薄いゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成され得る。このような層の使用は、例えば、その全体があらゆる目的のために本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TOMINIMIZE N-TYPEDOPANTDIFFUSION AND METHODOF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献９）に記載されている。ある実施形態では、約１０ａｔ％以上のゲルマニウムを有する数百オングストローム以下のシリコン−ゲルマニウム合金が使用され得る。]
[0036] ｎ＋領域およびｐ＋領域の位置が逆にされ得るということが理解されるはずである。(例えば、ポリシリコン領域中への金属原子の移動を阻止しかつ／または減らすために)第１の導体２０６とｎ＋領域３０２との間に窒化チタン、窒化タンタル、窒化タングステンなどの障壁層３０８が形成され得る。]
[0037] （例えば、非晶質または多結晶の）堆積したシリコンからダイオード２０４が製造されるときに、その堆積したシリコンを製造時の低抵抗率状態に置くためにシリサイド層３１０がダイオード２０４上に形成され得る。堆積したシリコンを低抵抗率状態に切り替えるために大電圧は不要であるから、そのような低抵抗率状態はメモリセル２００のより容易なプログラミングに配慮したものである。例えば、チタンまたはコバルトなどのシリサイド形成金属層３１２がｐ＋ポリシリコン領域３０６上に堆積させられ得る。ダイオード２０４を形成する堆積したシリコンを結晶化させるために使用される爾後のアニールステップ（以下で記載する）の間に、シリサイド形成金属層３１２とダイオード２０４の堆積したシリコンとは相互作用してシリサイド層３１０を形成し、シリサイド形成金属層３１２の全部または一部分を消費する。]
[0038] その全体が本願明細書において参照により援用されている、「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１０）に記載されているように、チタンおよび／またはコバルトなどのシリサイド形成材料は、アニーリング中に、堆積したシリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔はシリコンのそれに近く、また、そのようなシリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための「結晶化テンプレート」または「シード」として作用し得ると思われる（例えば、シリサイド層３１０は、アニーリング中、シリコンダイオード２０４の結晶構造を強化する）。これにより、より低い抵抗率のシリコンが提供される。同様の結果が、シリコン−ゲルマニウム合金ダイオードおよび／またはゲルマニウムダイオードについても達成され得る。]
[0039] 図３Ａの実施形態では、可逆抵抗切替素子２０２は、パターニングされエッチングされたＣＮＴシーディング層３１４上でＣＮＴ材料が形成される選択的製造プロセスにより形成される。ある実施形態では、ＣＮＴシーディング層３１４は、粗面化された窒化チタンまたは窒化タンタルなどの、粗くされた金属窒化物の単一の層、ニッケル、コバルト、鉄などの金属触媒の単一の層、あるいは金属触媒でコーティングされた滑らかなまたは粗面化された金属窒化物から形成される多層構造であり得る。代表的なＣＮＴシーディング層材料は、窒化チタンまたは窒化タンタルおよび／またはニッケル、コバルト、鉄または他の適切な金属および／または触媒を含む。] 図３Ａ
[0040] ある実施形態では、ＣＮＴシーディング層３１４および可逆抵抗切替素子２０２は、伝導性シリサイド形成金属層３１２の上に形成され得る。そのような実施形態では、ＣＮＴシーディング層３１４およびシリサイド形成金属層３１２は、図４Ａ〜４Ｄを参照して以下に説明するように、ダイオード２０４の形成中にパターニングされエッチングされ得る。他の実施形態では、ＣＮＴシーディング層３１４および抵抗切替素子２０２を形成する前にシリサイド形成金属層３１２の上に金属ハードマスクが形成され得る。例えば、障壁層３１６および／または伝導層３１８がシリサイド形成金属層３１２の上に形成され得る。その後、ＣＮＴシーディング層３１４が伝導層３１８の上に形成され得る。障壁層３１６は窒化チタン、窒化タンタル、窒化タングステンなどを含むことができ、伝導層３１８はタングステンまたは他の適切な金属層を含むことができる。] 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ
[0041] 以下にさらに説明するように、障壁層３１６および／または伝導層３１８、またＣＮＴシーディング層３１４を、ダイオード２０４の形成中にハードマスクとして役立てることができ、（前に援用されている特許文献５に記載されているように）頂部導体２０８の形成中に生じることのある過剰エッチングを軽減することができる。例えば、ＣＮＴシーディング層３１４、障壁層３１６および伝導層３１８は、パターニングされエッチングされ、その後、ダイオード２０４のエッチング中にマスクとして役立つことができる。ＣＮＴシーディング層３１４、伝導層３１８、障壁層３１６、シリサイド形成金属層３１２、ダイオード２０４（ｐ＋ポリシリコン層３０６、真性層３０４、ｎ＋ポリシリコン層３０２）および障壁層３０８のエッチングにより柱構造３２０が生じる。メモリセル２００を含むメモリレベルに製造された他のメモリセル（図示せず）の他の同様の柱構造から柱構造３２０を絶縁させるように柱構造３２０の上および周囲に誘電体材料３２２が堆積させられる。その後、誘電体材料３２２を平坦化すると共にＣＮＴシーディング層３１４の頂部から誘電体材料を除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。]
[0042] そのようなＣＭＰまたは誘電体エッチバックステップは、ＣＮＴシーディング層３１４の表面を粗くすることもできる。例えば、ある実施形態では、ＣＮＴシーディング層３１４は、今説明したばかりのＣＭＰまたは誘電体エッチバックステップによりかつ／または付加的な粗面化ステップにより粗くされた窒化チタンを含むことができる。そのような粗くされた窒化チタン表面は、ＣＮＴ製造のためのシーディング面として使用され得る。例えば、Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001（非特許文献１）に記載されているように、粗くされた窒化チタンは垂直に整列したＣＮＴの形成を容易にすると証明されている。（Rao at el., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815（非特許文献２）も参照されたい。）]
[0043] 一例として、ＣＮＴシーディング層３１４は、約８５０〜約４，０００オングストローム、より好ましくは約４，０００オングストロームの算術平均表面粗さＲａを有する、約１，０００〜約５，０００オングストロームの窒化チタンまたは窒化タンタルなどの金属窒化物であり得る。ある実施形態では、約１〜約２００オングストローム、より好ましくは約２０オングストローム以下のニッケル、コバルト、鉄などの金属触媒層が、ＣＮＴ形成の前に、粗面化された金属窒化物層上に堆積させられ得る。さらに他の実施形態では、ＣＮＴシーディング層３１４は、約１〜約２００オングストローム、より好ましくは約２０オングストローム以下のニッケル、コバルト、鉄などの金属触媒層でコーティングされた約２０〜約５００オングストロームの粗くされていないかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の金属窒化物を含むことができる。ニッケル、コバルト、鉄または他の金属の触媒層は、どの実施形態においても、連続的あるいは不連続的な膜であり得る。他の材料、厚さおよび表面粗さが使用され得る。]
[0044] 誘電体材料３２２の平坦化後、ＣＮＴシーディング層３１４上にＣＮＴ材料３２４を選択的に成長させかつ／または堆積させるためにＣＮＴ製造プロセスが実行される。このＣＮＴ材料３２４は可逆抵抗切替素子２０２として役立つ。ＣＮＴシーディング層３１４上にＣＮＴ材料を形成するために任意の適切な方法が使用され得る。例えば、化学蒸着（ＣＶＤ）、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などが使用され得る。]
[0045] １つの代表的な実施形態では、ＣＮＴは、約３０分間にわたる、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素および／またはフェロセン中での約６７５〜７００℃の温度での化学蒸着（ＣＶＤ）によりＴｉＮシーディング層上に形成され得る。他の温度、ガス、流量および／または成長時間が使用され得る。
他の１つの代表的な実施形態では、ＣＮＴは、約２０分間にわたる、約５．５Ｔｏｒｒの圧力の約２０％Ｃ2 Ｈ4 および８０％アルゴン中での約６５０℃の温度でのＣＶＤによってニッケル触媒層上に形成され得る。他の温度、ガス、比、圧力および／または成長時間が使用され得る。
さらに他の１つの実施形態では、ＣＮＴは、約８〜３０分間にわたる、約１００〜２００ワットのＲＦ電力を用いる、約８０％のアルゴン、水素および／またはアンモニアで希釈された約２０％のメタン、エチレン、アセチレンまたは他の炭化水素中での約６００〜９００℃の温度でのプラズマエンハンストＣＶＤを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比、電力および／または成長時間が使用され得る。]
[0046] 前述したように、ＣＮＴ材料３２４は、柱構造３２０（およびメモリセル２００を含むメモリレベルに製造された他のメモリセルの同様の柱構造（図示せず））のＣＮＴシーディング層３１４の上にだけ形成される。ある実施形態では、ＣＮＴ材料３２４は、約１ナノメートル〜約１ミクロンの（また、数十ミクロンにも及ぶ）厚さ、より好ましくは約１０〜約２０ナノメートルの厚さを持ち得るが、他のＣＮＴ材料の厚さも使用され得る。ＣＮＴ材料３２４における個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／平方ミクロン、より好ましくは少なくとも約６．６×１０4 ＣＮＴ／平方ミクロンであり得るけれども、他の密度も使用され得る。例えば、柱構造３２０が約４５ナノメートルの幅を有するとすれば、ある実施形態では、（より少ない、例えば１個、２個、３個、４個、５個などのＣＮＴ、あるいはより多い、例えば１００個より多いＣＮＴも採用され得るけれども、）ＣＮＴ材料３２４において少なくとも約１０個のＣＮＴ、より好ましくは少なくとも約１００個のＣＮＴを有するのが好ましい。]
[0047] ＣＮＴ材料３２４の可逆抵抗率切替特性を改善するために、ある実施形態ではＣＮＴ材料３２４のカーボンナノチューブの少なくとも約５０％、より好ましくは少なくとも約２／３が半電導性であることが好ましい。多層ＣＮＴは一般的に金属性であるのに対して単層ＣＮＴは金属性あるいは半電導性であり得るので、１つ以上の実施形態では、ＣＮＴ材料３２４は主に半電導性単層ＣＮＴを含むのが好ましい。他の実施形態では、ＣＮＴ材料３２４のＣＮＴの５０％未満が半電導性であり得る。]
[0048] 垂直に整列したＣＮＴは、横方向の伝導がほとんどあるいは全くない垂直電流を可能にする。隣り合う柱構造３２０間の横方向伝導経路あるいは橋絡伝導経路の形成を阻止するために、ある実施形態では、ＣＮＴ材料３２４の個々のチューブは実質的に垂直に整列するように製造され得る。（例えば、それにより、メモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響されるかあるいは「乱される」のを減らしかつ／または阻止する。）この垂直整列は、ＣＮＴ材料３２４の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられ得る（例えば、接触しない）。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が接触し、また、もつれあるいは絡まりあったりすることさえある。]
[0049] ある実施形態では、ＣＮＴ材料３２４の可逆抵抗率切替特性を改善するかあるいは別様に調整するためにＣＮＴ材料３２４に意図的に欠陥を生じさせることができる。例えば、ＣＮＴ材料３２４がＣＮＴシーディング層３１４上に形成された後、ＣＮＴ材料３２４に欠陥を生じさせるためにアルゴン、Ｏ2 または他の種がＣＮＴ材料３２４に打ち込まれ得る。第２の例では、ＣＮＴ材料３２４に意図的に欠陥を生じさせるためにＣＮＴ材料３２４はアルゴンプラズマまたはＯ2プラズマ（バイアスされるかあるいは化学的）にさらされるかあるいは露出させられ得る。]
[0050] ＣＮＴ材料３２４／可逆抵抗切替素子２０２の形成後、メモリセル２００を含むメモリレベルに製造された他のメモリセル（図示せず）の他の同様のＣＮＴ材料領域からＣＮＴ材料３２４を絶縁させるようにＣＮＴ材料３２４の上および周囲に誘電体材料３２６が堆積させられる。その後、誘電体材料３２６を平坦化すると共にＣＮＴ材料３２４の上から誘電体材料を除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。]
[0051] 誘電体材料３２６の平坦化後、頂部導体２０８が形成される。ある実施形態では、伝導層３３０の堆積の前にＣＮＴ材料３２４／可逆抵抗切替素子２０２の上に１つ以上の障壁層および／または接着層３２８が形成され得る。伝導層３３０および障壁層３２８は、頂部導体２０８を形成するために一緒にパターニングされかつ／またはエッチングされ得る。ある実施形態では、頂部導体２０８は、図４Ａ〜４Ｄを参照して以下に説明するように、ダマシンプロセスを用いて形成され得る。] 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ
[0052] 頂部導体２０８の形成後、ダイオード２０４の堆積させられた半導体材料を結晶化させるため（かつ／またはシリサイド層３１０を形成するため）にメモリセル２００はアニーリングされ得る。少なくとも１つの実施形態では、アニーリングは、約６００〜８００℃、より好ましくは約６５０および７５０℃の間の温度で、窒素中で約１０秒〜約２分間にわたって実行され得る。他のアニーリング時間、温度および／または環境が使用され得る。前述したように、シリサイド層３１０は、アニーリング中、ダイオード２０４を形成する下にある堆積した半導体材料のために「結晶化テンプレート」または「シード」として役立ち得る。これにより、より低い抵抗率のダイオードが提供される。]
[0053] ある実施形態では、ＣＮＴシーディング層３１４は１つ以上の付加的な層を含むことができる。例えば、図３Ｂは、ＣＮＴシーディング層３１４が付加的な金属触媒層３３２を含む図２Ａのメモリセル２００の第２の代表的な実施形態の横断面図である。金属触媒層３３２は、ＣＭＰまたはエッチバック露出させられたＣＮＴシーディング層３１４の上に選択的に堆積させられ得る。例えば、ある実施形態では、ニッケル、コバルト、鉄などの金属触媒層３３２が、無電解メッキ、電気メッキなどによって、粗面化された窒化チタンまたは窒化タンタルのＣＮＴシーディング層３１４の上に選択的に形成され得る。その後、金属触媒コーティングされたＣＮＴシーディング層３１４の上にＣＮＴ材料３２４が形成され得る。ある実施形態では、金属触媒層３３２を使用することにより、ＣＮＴ形成中、触媒前駆物質が不要になり得る。代表的な金属触媒層の厚さは約１〜２００オングストロームにおよび得るけれども、他の厚さも使用され得る。そのような実施形態は、金属ハードマスク層３１６および３１８と共にあるいはそれらなしで使用され得る。また、ニッケル、コバルト、鉄、あるいは類似金属の触媒層は、粗面化されていないかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の層の上に無電解メッキ、電気メッキなどにより、形成され得る。] 図２Ａ 図３Ｂ
[0054] 他の１つの実施形態では、ＣＮＴシーディングのために金属触媒層３３２だけが使用され得る。例えば、図３Ｃは、図２Ａのメモリセル２００の第３の代表的な実施形態の横断面図である。図３Ｃのメモリセル２００は、図３Ｂのメモリセル２００に似ているけれども、粗面化されたＣＮＴシーディング層３１４を含んでいない。図に示されている実施形態では、柱構造３２０の形成の前に、ＣＮＴシーディング層３１４は伝導層３１８の上に堆積させられない。柱構造３２０が形成された後、誘電体材料３２２が、柱構造３２０の上および周囲に堆積させられて、伝導層３１８の頂部を露出させるために平坦化される。その後、ニッケル、コバルト、鉄などの金属触媒層３３２が、露出した伝導層３１８上に選択的に堆積させられ、金属触媒層３３２の上にＣＮＴ材料３２４が形成され得る。一般的に、そのような実施形態は、金属ハードマスク層３１６および３１８と共にあるいはそれらなしで使用され得る。] 図２Ａ 図３Ｂ 図３Ｃ
[0055] メモリセルのための代表的な製造プロセス
図４Ａ〜Ｄは、本発明に従う第１のメモリレベルの製造中の基板４００の一部分の横断面図を示す。以下に説明するように、第１のメモリレベルは、基板より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって形成された可逆抵抗切替素子を各々含む複数のメモリセルを含む。（図２Ｃ〜２Ｄを参照して前に説明したように、）第１のメモリレベルより上に付加的なメモリレベルが製造され得る。] 図２Ｃ 図２Ｄ 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ 図５
[0056] 図４Ａを参照すると、基板４００は、幾つかの処理ステップを既に受けたものとして示されている。基板４００は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ドープされていない、ドープされた、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の付加的な回路を有するかあるいは有しない基板などの任意の適切な基板であり得る。例えば、基板４００は、１つ以上のｎウェル領域またはｐウェル領域（図示せず）を含むことができる。
絶縁層４０２が基板４００より上に形成される。ある実施形態では、絶縁層４０２は、二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素の層あるいは他の任意の適切な絶縁層であり得る。] 図４Ａ
[0057] 絶縁層４０２の形成後、（例えば、物理蒸着または他の方法により、）絶縁層４０２の上に接着層４０４が形成される。例えば、接着層４０４は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの窒化チタン、または他の、例えば窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせなどの適切な接着層であり得る。他の接着層材料および／または厚さが使用され得る。ある実施形態では、接着層４０４は任意的であり得る。]
[0058] 接着層４０４の形成後、伝導層４０６が接着層４０４の上に堆積させられる。伝導層４０６は、任意の適切な方法（例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）など）により堆積させられたタングステンまたは他の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料を含み得る。少なくとも１つの実施形態において、伝導層４０６は約２００〜約２，５００オングストロームのタングステンを含み得る。他の伝導層材料および／または厚さが使用され得る。]
[0059] 伝導層４０６の形成後、接着層４０４および伝導層４０６がパターニングされエッチングされる。例えば、接着層４０４および伝導層４０６は、ソフトマスクまたはハードマスクを用いる在来のリソグラフィ技術、およびウェットエッチングまたはドライエッチング処理を用いてパターニングされエッチングされ得る。少なくとも１つの実施形態では、接着層４０４および伝導層４０６は、（図４Ａに示されているように、）実質的に平行で実質的に共面の導体４０８を形成するようにパターニングされエッチングされる。導体４０８についての代表的な幅および／または導体４０８間の間隔は約２００から約２，５００オングストロームに及ぶけれども、他の導体幅および／または間隔が使用され得る。] 図４Ａ
[0060] 導体４０８が形成された後、導体４０８間の空隙を充填するように誘電体層４１０が基板４００の上に形成される。例えば、約３，０００〜７，０００オングストロームの二酸化ケイ素が基板４００上に堆積させられて、平坦面４１２を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平坦面４１２は、（図示せず)誘電体材料により分離された導体４０８の露出した上面を含む。窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料および／または他の誘電体層厚さが使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。]
[0061] 本発明の他の実施形態では、導体４０８のための開口部または空隙を作るために誘電体層４１０を形成し、パターニングしエッチングするダマシンプロセスを用いて導体４０８が形成され得る。それらの開口部または空隙は、その後、接着層４０４および伝導層４０６（および／または、必要ならば、伝導性シード、伝導性充填材および／または障壁層）で充填され得る。その後、接着層４０４および伝導層４０６は、平坦面４１２を形成するために平坦化され得る。そのような実施形態では、接着層４０４は、各開口部または空隙の底壁および側壁を覆う。]
[0062] 平坦化後、各メモリセルのダイオード構造が形成される。図４Ｂを参照すると、基板４００の平坦化された上面４１２の上に障壁層４１４が形成される。障壁層４１４は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの、窒化チタン、あるいは、窒化タンタル、窒化タングステンなどの他の適切な障壁層、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンのスタックなどの他の層と組み合わされた障壁層などであり得る。他の障壁層材料および／または厚さが使用され得る。] 図４Ｂ
[0063] 障壁層４１４の堆積後、各メモリセルのダイオードを形成するために使用される半導体材料の堆積が始まる（例えば、図２Ａ〜３のダイオード２０４）。各ダイオードは、前述したように、垂直ｐｎダイオードあるいはｐｉｎダイオードであり得る。ある実施形態では、各ダイオードは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムなどの多結晶半導体材料または他の任意の適切な材料から形成される。便宜上、本願明細書にはポリシリコン、下向きダイオードの形成が記載されている。他の材料および／またはダイオード構成が使用され得るということが理解されるはずである。] 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ
[0064] 図４Ｂを参照すると、障壁層４１４の形成後、障壁層４１４上に強くドープされたｎ＋シリコン層４１６が堆積させられる。ある実施形態では、ｎ＋シリコン層４１６は堆積時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層４１６は堆積時に多結晶状態にある。ｎ＋シリコン層４１６を堆積させるためにＣＶＤまたは他の適切なプロセスが使用され得る。少なくとも１つの実施形態では、ｎ＋シリコン層４１６は、例えば、約１００〜約１，０００オングストローム、好ましくは約１００オングストロームの約１０21ｃｍ-3のドーピング濃度を有する燐またはヒ素でドープされたシリコンから形成され得る。他の層ｎｏ厚さ、ドーピングタイプおよび／またはドーピング濃度が使用され得る。ｎ＋シリコン層４１６は、例えば、堆積中にドナーガスを流すことにより、その場で (in situ)ドープされ得る。他のドーピング方法（例えば、インプランテーション）が使用され得る。] 図４Ｂ
[0065] ｎ＋シリコン層４１６の堆積後、軽くドープされた、真性のおよび／または故意にではなくドープされたシリコン層４１８がｎ＋シリコン層４１６の上に形成される。ある実施形態では、真性シリコン層４１８は堆積時に非晶質状態にある。他の実施形態では、真性シリコン層４１８は、堆積時に多結晶状態にある。真性シリコン層４１８を堆積させるためにＣＶＤまたは他の適切な堆積方法が使用され得る。少なくとも１つの実施形態では、真性シリコン層４１８の厚さは約５００〜約４，８００オングストローム、好ましくは約２，５００オングストロームであり得る。他の真性層の厚さが使用され得る。]
[0066] （前に援用されている特許文献９に記載されているように、）ｎ＋シリコン層４１６から真性シリコン層４１８の中へのドーパント移動を阻止しかつ／または減らすために、真性シリコン層４１８の堆積の前にｎ＋シリコン層４１６上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成され得る。]
[0067] ｐ＋シリコン層４２０を形成するために、強くドープされたｐ形シリコンが、堆積させられてイオン注入法によりドープされるか、あるいは堆積中にその場でドープされる。例えば、真性シリコン層４１８内の所定の深さにホウ素を注入するためにブランケットｐ＋インプラントが使用され得る。代表的な注入可能分子イオンはＢＦ2 、ＢＦ3 、Ｂなどを含む。ある実施形態では、約１−５×１０15イオン／ｃｍ2 の注入量が使用され得る。他の注入種および／または量が使用され得る。さらに、ある実施形態では、拡散プロセスが使用され得る。少なくとも１つの実施形態では、結果として生じるｐ＋シリコン層４２０は約１００〜７００オングストロームの厚さを有するが、他のｐ＋シリコン領域サイズも使用され得る。]
[0068] ｐ＋シリコン層４２０の形成後、ｐ＋シリコン層４２０の上にシリサイド形成金属層４２２が堆積させられる。代表的なシリサイド形成金属は、スパッタまたは他の方法で堆積させられるチタンまたはコバルトを含む。ある実施形態では、シリサイド形成金属層４２２は、約１０〜約２００オングストローム、好ましくは約２０〜約５０オングストローム、より好ましくは約２０オングストロームの厚さを有する。他のシリサイド形成金属層材料および／または厚さが使用され得る。]
[0069] シリサイド形成金属層４２２の上に障壁層４２４が堆積させられる。障壁層４２４は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの、窒化チタン、あるいは、窒化タンタル、窒化タングステンなどの他の適切な障壁層、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンのスタックなどの他の層と組み合わされた障壁層などであり得る。他の障壁層材料および／または厚さが使用され得る。]
[0070] 障壁層４２４の形成後、障壁層４２４の上に伝導層４２６が形成される。伝導層４２６は、約５０〜約１，０００オングストローム、好ましくは約５００オングストロームのタングステンまたは他の適切な金属などの伝導性材料であり得る。
伝導層４２６の形成後、伝導層４２６の上にＣＮＴシーディング層４２７が形成される。ある実施形態では、ＣＮＴシーディング層４２７は、約１，０００〜約５，０００オングストロームの窒化チタンまたは窒化タンタルであり得るけれども、他の厚さが使用され得る。]
[0071] その後、障壁層４１４、シリコン領域４１６、４１８、および４２０、シリサイド形成金属層４２２、障壁層４２４、伝導層４２６およびＣＮＴシーディング層４２７はパターニングされエッチングされて柱４２８とされる。例えば、最初に、ＣＮＴシーディング層４２７、伝導層４２６および障壁層４２４がエッチングされる。エッチングが続き、シリサイド形成金属層４２２、シリコン領域４２０、４１８、および４１６および障壁層４１４をエッチングする。ＣＮＴシーディング層４２７、伝導層４２６および障壁層４１４は、シリコンのエッチング中、ハードマスクとして役立つ。ハードマスクは、下にある層のエッチングをパターニングするのに役立つエッチングされた層である。ＣＮＴシーディング層４２７上に存在するフォトレジストの全部が消費されたならば、ハードマスクがその代わりにパターンを提供することができる。このようにして、柱４２８は単一のフォトリソグラフィステップで形成される。柱４２８を形成するために在来のリソグラフィ技術、およびウェットエッチング処理またはドライエッチング処理が使用され得る。各柱４２８は、ｐｉｎ下向きダイオード４３０を含む。上向きｐｉｎダイオードが同様に形成され得る。]
[0072] 柱４２８が形成された後、柱４２８間の空隙を充填するために誘電体層４３２が柱４２８の上に堆積させられる。例えば、約２００〜７，０００オングストロームの二酸化ケイ素が堆積させられて、平坦面４３４を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。（図に示されているように、）平坦面４３４は、誘電体材料４３２により分離された柱４２８の露出した上面を含む。窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料および／または他の誘電体層の厚さが使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。]
[0073] 平坦面４３４の形成後、各柱４２８のＣＮＴシーディング層４２７上にＣＮＴ材料４３６（図４Ｃ）が選択的に形成される。ＣＮＴシーディング層４２７が窒化チタン、窒化タンタルまたは類似の材料であるならば、ＣＮＴがＣＮＴシーディング層４２７上に直接形成され得るようにＣＮＴシーディング層４２７の表面は粗くされ得る。（例えば、Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001（非特許文献１）と、Rao at el., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815（非特許文献２）とを参照されたい）。１つ以上の実施形態において、ＣＮＴシーディング層４２７は、少なくとも約８５０〜４，０００オングストローム、より好ましくは少なくとも約４，０００オングストロームの算術平均表面粗さＲａを有するように粗くされ得る。他の表面粗さが使用され得る。] 図４Ｃ
[0074] ある実施形態では、（前に図３Ｂを参照して説明したように、）ＣＮＴ形成中に金属触媒の恩恵を提供するためにＣＮＴ材料４３６を形成する前にニッケル、コバルト、鉄などの付加的な金属触媒／シーディング層（図示せず）が、粗面化されたＣＮＴシーディング層４２７の上に選択的に堆積させられ得る。他の実施形態では、（図３Ｃを参照して前に説明したように、）金属触媒層が、下にある粗面化されたシーディング層なしで使用され得る。] 図３Ｂ 図３Ｃ
[0075] いずれの場合にも、各柱４２８上にＣＮＴ材料４３６を選択的に成長させかつ／または堆積させるためにＣＮＴ製造プロセスが実行される。このＣＮＴ材料４３６は、可逆抵抗切替素子２０２として役立つ。各柱４２８上にＣＮＴ材料４３６を形成するために任意の適切な方法が使用され得る。例えば、化学蒸着（ＣＶＤ）、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などが使用され得る。]
[0076] １つの代表的な実施形態では、ＣＮＴは、約３０分間にわたる、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素および／またはフェロセン中での約６７５〜７００℃の温度での化学蒸着（ＣＶＤ）によりＴｉＮシーディング層上に形成され得る。他の温度、ガス、流量および／または成長時間が使用され得る。
他の１つの代表的な実施形態では、ＣＮＴは、約２０分間にわたる、約５．５Ｔｏｒｒの圧力の約２０％Ｃ2 Ｈ4 および８０％アルゴン中での約６５０℃の温度でのＣＶＤによってニッケル触媒層上に形成され得る。他の温度、ガス、比、圧力および／または成長時間が使用され得る。
さらに他の１つの実施形態では、ＣＮＴは、約８〜３０分間にわたる、約１００〜２００ワットのＲＦ電力を用いる、約８０％のアルゴン、水素および／またはアンモニアで希釈された約２０％のメタン、エチレン、アセチレンまたは他の炭化水素中での約６００〜９００℃の温度でのプラズマエンハンストＣＶＤを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比、電力および／または成長時間が使用され得る。]
[0077] 前述したように、ＣＮＴ材料４３６は各柱４２８のＣＮＴシーディング層４２７上にだけ形成される。ある実施形態では、ＣＮＴ材料４３６は、約１ナノメートル〜約１ミクロンの（また、数十ミクロンにも及ぶ）厚さ、より好ましくは約１０〜約２０ナノメートルの厚さを持ち得るが、他のＣＮＴ材料厚さも使用され得る。ＣＮＴ材料４３６における個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／平方ミクロン、より好ましくは少なくとも約６．６×１０4 ＣＮＴ／平方ミクロンであり得るけれども、他の密度も使用され得る。例えば、柱４２８が約４５ナノメートルの幅を有するとすれば、ある実施形態では、（より少ない、例えば１個、２個、３個、４個、５個などのＣＮＴ、あるいはより多い、例えば１００個より多い、ＣＮＴも採用され得るけれども、）各柱４２８上に形成されたＣＮＴ材料４３６において少なくとも約１０個のＣＮＴ、より好ましくは少なくとも約１００個のＣＮＴを有するのが好ましい。]
[0078] 各柱４２８上のＣＮＴ材料／可逆抵抗切替素子４３６の形成後、隣り合うＣＮＴ材料領域を互いから絶縁させるようにＣＮＴ材料４３６の領域の上および周囲に誘電体材料４３７が堆積させられる。その後、誘電体材料４２７を平坦化すると共にＣＮＴ材料４３６の領域の頂部から誘電体材料を除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。例えば、約２００〜７，０００オングストロームの、ある実施形態では１ミクロン以上の二酸化ケイ素が堆積させられて、化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料および／または他の誘電体層の厚さが使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。]
[0079] 図４Ｄを参照すると、誘電体材料４３７の平坦化後、導体４３８の第２のセットが、柱４２８より上に、導体４０８の底部セットの形成と同様の仕方で形成され得る。例えば、図４Ｄに示されているように、ある実施形態では、上側の第２のセットの導体４３８を形成するために使用される伝導層４４２の堆積の前に１つ以上の障壁層および／または接着層４４０が可逆抵抗切替素子４３６の上に堆積させられ得る。] 図４Ｄ
[0080] 伝導層４４２は、任意の適切な方法（例えば、ＣＶＤ、ＰＶＤなど）により堆積させられたタングステン、他の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料から形成され得る。他の伝導層材料が使用され得る。障壁層および／または接着層４４０は、窒化チタン、あるいは、例えば窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、あるいは他の１つまたは複数の任意の適切な材料などの他の適切な層を含み得る。堆積させられた伝導層４４２および障壁および／または接着層４４０は、導体４３８の第２のセットを形成するためにパターニングされエッチングされ得る。少なくとも１つの実施形態では、上側導体４３８は、下側導体４０８とは異なる方向に延びる実質的に平行で実質的に共面の導体である。]
[0081] 本発明の他の実施形態では、上側導体４３８は、導体４３８のための開口部または空隙を作るために誘電体層を形成し、パターニングしエッチングするダマシンプロセスを用いて形成され得る。特許文献５に記載されているように、伝導層４２６および障壁層４２４は、上側導体４３８のための開口部または空隙の形成中、そのような誘電体層の過剰エッチングの影響を軽減し、ダイオード４３０の偶発的短絡を防止することができる。]
[0082] 開口部または空隙は、接着層４４０および伝導層４４２（および／または、必要ならば、伝導性シード、伝導性充填材および／または障壁層）で充填され得る。その後、接着層４４０および伝導層４４２は、平坦面を形成するために平坦化され得る。]
[0083] 上側導体４３８の形成後、ダイオード４３０の堆積した半導体材料を結晶化させるために（かつ／またはシリサイド形成金属層４２２とｐ＋領域４２０との反応によってシリサイド領域を形成するために）結果として生じた構造はアニーリングされ得る。少なくとも１つの実施形態では、アニーリングは約１０秒〜約２分間にわたって窒素中で約６００〜８００℃、より好ましくは約６５０および７５０℃の間の温度で実行され得る。他のアニーリング時間、温度および／または環境が使用され得る。各シリサイド形成金属層領域４２２とｐ＋領域４２０とが反応するときに形成されるシリサイド領域を、ダイオード４３０を形成する下にある堆積した半導体材料のためにアニーリング中に「結晶化テンプレート」または「シード」として役立てることができる（例えば、非晶質半導体材料を多結晶半導体材料に変化させかつ／またはダイオード４３０の全体としての結晶特性を改善する）。これにより、より低い抵抗率のダイオード材料が提供される。]
[0084] 代わりの代表的なメモリセル
図５は、本発明に従って提供される代表的なメモリセル５００の横断面図である。メモリセル５００は、基板５０５より上に形成された可逆抵抗切替素子５０４に結合された薄膜金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５０２などの薄膜トランジスタ（ＴＦＴ）を含む。例えば、ＭＯＳＦＥＴ５０２は、任意の適切な基板上に形成されたｎチャネルまたはｐチャネルの薄膜ＭＯＳＦＥＴであり得る。図に示されている実施形態では、二酸化ケイ素、窒化ケイ素、酸窒化物などの絶縁領域５０６が基板５０５より上に形成され、堆積させられたシリコン、ゲルマニウム、シリコン−ゲルマニウムなどの堆積させられた半導体領域５０７が絶縁領域５０６より上に形成される。薄膜ＭＯＳＦＥＴ５０２は、堆積させられた半導体領域５０７の中に形成され、絶縁領域５０６によって基板５０５から絶縁される。] 図５
[0085] ＭＯＳＦＥＴ５０２は、ソース／ドレイン領域５０８、５１０およびチャネル領域５１２、ならびにゲート誘電体層５１４、ゲート電極５１６およびスペーサ５１８ａ〜ｂを含む。少なくとも１つの実施形態では、ソース／ドレイン領域５０８、５１０はｐ形にドープされ、チャネル領域５１２はｎ形にドープされ得るが、他の実施形態では、ソース／ドレイン領域５０８、５１０はｎ形にドープされ、チャネル領域５１２はｐ形にドープされ得る。薄膜ＭＯＳＦＥＴ５０２のために他の任意のＭＯＳＦＥＴ構成または任意の製造技術が使用され得る。ある実施形態では、ＭＯＳＦＥＴ５０２は、ＳＴＩ、ＬＯＣＯＳまたは他の類似プロセスを用いて形成された絶縁領域（図示せず）により電気的に絶縁させられ得る。あるいは、ＭＯＳＦＥＴ５０２のゲート領域、ソース領域および／またはドレイン領域は、基板５０５上に形成された他のトランジスタ（図示せず）と共有され得る。]
[0086] 可逆抵抗切替素子５０４は、伝導性プラグ５２６の上に形成された可逆抵抗率切替ＣＮＴ材料５２２を含む。少なくとも１つの実施形態では、可逆抵抗率切替ＣＮＴ材料５２２は、図１〜４Ｄの実施形態に関して前に説明した選択的形成プロセスを用いて形成される。例えば、窒化チタンまたは窒化タンタルなどのＣＮＴシーディング層５２４および／またはニッケル、コバルト、鉄などの金属触媒が伝導性プラグ５２６の上に形成され得る。その後、前に説明したように、ＣＮＴ材料５２２がＣＮＴシーディング層５２４の上に選択的に形成され得る。] 図１ 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ
[0087] 図５に示されているように、可逆抵抗切替素子５０４は、第１の伝導性プラグ５２６によってＭＯＳＦＥＴ５０２のソース／ドレイン領域５１０に結合されると共に第２の伝導性プラグ５３０（誘電体層５３２を通って延びている）によって第１の金属レベル（Ｍ１）線５２８に結合されている。同様に、第３の伝導性プラグ５３４は、ＭＯＳＦＥＴ５０２のソース／ドレイン領域５０８をＭ１線５３６に結合させる。伝導性プラグおよび／または線は、タングステン、他の金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な材料から（障壁層ありであるいはなしで）形成され得る。ＭＯＳＦＥＴ５０２がｎチャネル装置であるときには、ＭＯＳＦＥＴ５０２のために領域５０８はドレインとして役立ち、領域５１０はソースとして役立ち、ＭＯＳＦＥＴ５０２がｐチャネル装置であるときには、ＭＯＳＦＥＴ５０２のために領域５０８はソースとして役立ち、領域５１０はドレインとして役立つということに留意するべきである。誘電体層５３２は、二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの任意の適切な誘電体を含み得る。] 図５
[0088] メモリセル５００において、薄膜ＭＯＳＦＥＴ５０２は、図２Ａ〜４Ｄのメモリセルにおいて使用されるダイオードのものと同様の仕方でステアリング素子として動作し、可逆抵抗切替素子５０４の両端間に加わる電圧および／またはそれを通る電流を選択的に制限する。] 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ
[0089] 前述した説明は、本発明の代表的な実施形態だけを開示している。本発明の範囲内にある、前に開示された装置および方法の改変形は、当業者にとっては容易に明らかになる。
従って、本発明は、その代表的な実施形態に関して開示されたけれども、他の実施形態が、添付の特許請求の範囲により定義される発明の精神および範囲の中にあるかもしれないということを理解するべきである。]

权利要求:

請求項1
メモリセルを製造する方法であって、基板より上にステアリング素子を製造するステップと、前記基板より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって前記ステアリング素子に結合された可逆抵抗切替素子を製造するステップと、を含む方法。
請求項2
請求項１記載の方法において、前記可逆抵抗切替素子を製造するステップは、ＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層をパターニングしエッチングするステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項3
請求項２記載の方法において、前記ＣＮＴシーディング層を製造するステップは、窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項4
請求項３記載の方法において、前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。
請求項5
請求項４記載の方法において、前記金属層は、ニッケル、コバルトまたは鉄を含む方法。
請求項6
請求項２記載の方法において、前記ＣＮＴシーディング層を製造するステップは、第１の導体より上に窒化チタンを堆積させるステップと、前記窒化チタン上に金属触媒層を選択的に堆積させるステップと、を含む方法。
請求項7
請求項６記載の方法において、前記金属層は、ニッケル、コバルトまたは鉄を含む方法。
請求項8
請求項２記載の方法において、前記ＣＮＴシーディング層をパターニングしエッチングするステップは、前記ステアリング素子をパターニングしエッチングするステップを含む方法。
請求項9
請求項２記載の方法において、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップは、化学蒸着（ＣＶＤ）またはプラズマエンハンストＣＶＤを用いてＣＮＴ材料を前記ＣＮＴシーディング層上に堆積させるステップを含む方法。
請求項10
請求項２記載の方法において、前記ＣＮＴ材料の切替特性を調整するために前記ＣＮＴ材料に欠陥を生じさせるステップをさらに含む方法。
請求項11
請求項１記載の方法において、前記可逆抵抗切替素子を製造するステップは、金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項12
請求項１１記載の方法において、前記金属層は、ニッケル、コバルトまたは鉄を含む方法。
請求項13
請求項１記載の方法において、前記可逆抵抗切替素子は、前記ステアリング素子より上に製造される方法。
請求項14
請求項１記載の方法において、前記ステアリング素子を製造するステップは、ｐｎダイオードまたはｐｉｎダイオードを製造するステップを含む方法。
請求項15
請求項１４記載の方法において、前記ステアリング素子を製造するステップは、多結晶ダイオードを製造するステップを含む方法。
請求項16
請求項１５記載の方法において、前記ステアリング素子を製造するステップは、垂直多結晶ダイオードを製造するステップを含む方法。
請求項17
請求項１６記載の方法において、前記ステアリング素子を製造するステップは、低抵抗率状態にある多結晶材料を有する垂直多結晶ダイオードを製造するステップを含む方法。
請求項18
請求項１記載の方法において、前記ステアリング素子を製造するステップは、薄膜トランジスタを製造するステップを含む方法。
請求項19
請求項１８記載の方法において、前記ステアリング素子を製造するステップは、薄膜金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製造するステップを含む方法。
請求項20
請求項１記載の方法を用いて形成されたメモリセル。
請求項21
請求項１６記載の方法を用いて形成されたメモリセル。
請求項22
メモリセルを製造する方法であって、基板より上に第１の導体を製造するステップと、前記第１の導体より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって前記第１の導体より上に可逆抵抗切替素子を製造するステップと、前記第１の導体より上にダイオードを製造するステップと、前記ダイオードおよび前記可逆抵抗切替素子より上に第２の導体を製造するステップと、を含む方法。
請求項23
請求項２２記載の方法において、前記可逆抵抗切替素子を製造するステップは、ＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層をパターニングしエッチングするステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項24
請求項２３記載の方法において、前記ＣＮＴシーディング層を製造するステップは、窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項25
請求項２４記載の方法において、前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。
請求項26
請求項２３記載の方法において、前記ＣＮＴシーディング層をパターニングしエッチングするステップは、前記ダイオードをパターニングしエッチングするステップを含む方法。
請求項27
請求項２２記載の方法において、前記可逆抵抗切替素子を製造するステップは、金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項28
請求項２２記載の方法において、前記可逆抵抗切替素子は、前記ステアリング素子より上に製造される方法。
請求項29
請求項２２記載の方法において、前記ダイオードを製造するステップは、垂直多結晶ダイオードを製造するステップを含む方法。
請求項30
請求項２９記載の方法において、前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を前記多結晶材料が低抵抗率状態にあるように製造するステップをさらに含む方法。
請求項31
請求項２２記載の方法を用いて形成されたメモリセル。
請求項32
請求項３０の方法を用いて形成されたメモリセル。
請求項33
メモリセルを製造する方法であって、基板より上に第１の導体を製造するステップと、前記第１の導体より上に垂直多結晶ダイオードを製造するステップと、前記垂直多結晶ダイオードより上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって前記垂直多結晶ダイオードより上に可逆抵抗切替素子を製造するステップと、前記可逆抵抗切替素子より上に第２の導体を製造するステップと、を含む方法。
請求項34
請求項３３記載の方法において、前記可逆抵抗切替素子を製造するステップは、ＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層をパターニングしエッチングするステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項35
請求項３４記載の方法において、前記ＣＮＴシーディング層を製造するステップは、窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項36
請求項３５記載の方法において、前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。
請求項37
請求項３４記載の方法において、前記ＣＮＴシーディング層をパターニングしエッチングするステップは、前記ダイオードをパターニングしエッチングするステップを含む方法。
請求項38
請求項３３記載の方法において、前記可逆抵抗切替素子を製造するステップは、金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項39
請求項３３記載の方法において、前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を前記多結晶材料が低抵抗率状態にあるように製造するステップをさらに含む方法。
請求項40
請求項３３記載の方法を用いて形成されたメモリセル。
請求項41
メモリセルを製造する方法であって、ソース領域およびドレイン領域を有する薄膜トランジスタを製造するステップと、前記トランジスタの前記ソース領域または前記ドレイン領域に結合された第１の導体を製造するステップと、前記第１の導体より上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって前記第１の導体に結合された可逆抵抗切替素子を製造するステップと、前記可逆抵抗切替素子より上に第２の導体を製造するステップと、を含む方法。
請求項42
請求項４１記載の方法において、前記可逆抵抗切替素子を製造するステップは、ＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層をパターニングしエッチングするステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項43
請求項４２記載の方法において、前記ＣＮＴシーディング層を製造するステップは、窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項44
請求項４１記載の方法において、前記可逆抵抗切替素子を製造するステップは、金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項45
請求項４１記載の方法を用いて形成されたメモリセル。
請求項46
請求項１記載の方法において、前記ＣＮＴ材料を選択的に製造するステップは、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを有するＣＮＴ材料を製造するステップを含む方法。
請求項47
請求項２２記載の方法において、前記ＣＮＴ材料を選択的に製造するステップは、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを有するＣＮＴ材料を製造するステップを含む方法。
請求項48
請求項３３記載の方法において、前記ＣＮＴ材料を選択的に製造するステップは、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを有するＣＮＴ材料を製造するステップを含む方法。
請求項49
メモリセルであって、ステアリング素子と、前記ステアリング素子に結合され、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、を備えるメモリセル。
請求項50
請求項４９記載のメモリセルにおいて、前記ステアリング素子は、ｐｎダイオードまたはｐｉｎダイオードを含むメモリセル。
請求項51
請求項５０記載のメモリセルにおいて、前記ダイオードは、垂直多結晶ダイオードを含むメモリセル。
請求項52
請求項５１記載のメモリセルにおいて、前記垂直多結晶ダイオードは、低抵抗率状態にある多結晶材料を含むメモリセル。
請求項53
請求項４９記載のメモリセルにおいて、前記ステアリング素子は、薄膜トランジスタを含むメモリセル。
請求項54
請求項５３記載のメモリセルにおいて、前記薄膜トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むメモリセル。
請求項55
請求項４９記載のメモリセルにおいて、前記ＣＮＴ材料がその上に選択的に製造されるパターニングされエッチングされたＣＮＴシーディング層をさらに含むメモリセル。
請求項56
請求項５５記載のメモリセルにおいて、前記ＣＮＴシーディング層は、伝導層を含むメモリセル。
請求項57
請求項５６記載のメモリセルにおいて、前記伝導層は、窒化チタンを含むメモリセル。
請求項58
請求項５７記載のメモリセルにおいて、前記窒化チタンは、粗面化されるメモリセル。
請求項59
請求項５６記載のメモリセルにおいて、前記伝導層は、ニッケル、コバルトまたは鉄を含むメモリセル。
請求項60
請求項５５記載のメモリセルにおいて、前記ＣＮＴシーディング層は、前記ステアリング素子と共にパターニングされエッチングされるメモリセル。
請求項61
請求項５５記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料の切替特性を調整する欠陥を含むメモリセル。
請求項62
メモリセルであって、第１の導体と、前記第１の導体より上に形成された第２の導体と、前記第１の導体および前記第２の導体の間に形成されたダイオードと、前記第１の導体および前記第２の導体の間に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、を備えるメモリセル。
請求項63
請求項６２記載のメモリセルにおいて、前記ダイオードは、垂直多結晶ダイオードを含むメモリセル。
請求項64
請求項６３記載のメモリセルにおいて、前記可逆抵抗切替素子は、前記垂直多結晶ダイオードより上にあるメモリセル。
請求項65
請求項６３記載のメモリセルにおいて、前記多結晶材料が低抵抗率状態にあるように前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備えるメモリセル。
請求項66
請求項６２記載のメモリセルにおいて、前記ＣＮＴ材料がその上に選択的に製造されるパターニングされエッチングされたＣＮＴシーディング層をさらに含むメモリセル。
請求項67
請求項６６記載のメモリセルにおいて、前記ＣＮＴシーディング層は、伝導層を含むメモリセル。
請求項68
請求項６７記載のメモリセルにおいて、前記伝導層は、窒化チタンを含むメモリセル。
請求項69
請求項６８記載のメモリセルにおいて、前記窒化チタンは、粗面化されるメモリセル。
請求項70
請求項６７記載のメモリセルにおいて、前記伝導層は、ニッケル、コバルトまたは鉄を含むメモリセル。
請求項71
メモリセルであって、ソース領域およびドレイン領域を有する薄膜トランジスタと、前記ソース領域または前記ドレイン領域に結合された第１の導体と、前記第１の導体より上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、前記可逆抵抗切替素子より上に形成された第２の導体と、を備えるメモリセル。
請求項72
請求項７１記載のメモリセルにおいて、前記薄膜トランジスタは、ｎチャネルまたはｐチャネルの金属酸化物半導体電界効果トランジスタを含むメモリセル。
請求項73
請求項７１記載のメモリセルにおいて、前記ＣＮＴ材料がその上に選択的に製造されるパターニングされエッチングされたＣＮＴシーディング層をさらに含むメモリセル。
請求項74
請求項７１記載のメモリセルにおいて、前記ＣＮＴシーディング層は、伝導層を含むメモリセル。
請求項75
請求項７４記載のメモリセルにおいて、前記伝導層は、窒化チタンを含むメモリセル。
請求項76
請求項７５記載のメモリセルにおいて、前記窒化チタンは、粗面化されるメモリセル。
請求項77
複数の不揮発性メモリセルであって、第１の方向に延びる第１の複数の実質的に平行で実質的に共面の導体と、複数のダイオードと、複数の可逆抵抗切替素子と、前記第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共面の導体と、を備え、各メモリセルにおいて、前記ダイオードのうちの１つと前記可逆抵抗切替素子のうちの１つとは直列に配列され、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に配置され、各可逆抵抗切替素子は、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む複数の不揮発性メモリセル。
請求項78
請求項７７記載の複数の不揮発性メモリセルにおいて、各ダイオードは、垂直多結晶ダイオードである複数の不揮発性メモリセル。
請求項79
請求項７８記載の複数の不揮発性メモリセルにおいて、前記多結晶材料が低抵抗率状態にあるように各垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備える複数の不揮発性メモリセル。
請求項80
請求項７７記載の複数の不揮発性メモリセルにおいて、各可逆抵抗切替素子は、前記可逆抵抗切替素子の前記ＣＮＴ材料がその上に選択的に製造されるパターニングされエッチングされたＣＮＴシーディング層を含む複数の不揮発性メモリセル。
請求項81
請求項８０記載の複数の不揮発性メモリセルにおいて、各可逆抵抗切替素子の前記ＣＮＴシーディング層は、伝導層を含む複数の不揮発性メモリセル。
請求項82
請求項８１記載の複数の不揮発性メモリセルにおいて、各可逆抵抗切替素子の前記伝導層は、窒化チタンを含む複数の不揮発性メモリセル。
請求項83
請求項８２の複数の不揮発性メモリセルにおいて、各可逆抵抗切替素子の前記窒化チタンは、粗面化される複数の不揮発性メモリセル。
請求項84
モノリシックな３次元メモリアレイであって、基板より上に形成された第１のメモリレベルであって、複数のメモリセルであって、前記第１のメモリレベルの各メモリセルは、ステアリング素子と、前記ステアリング素子に結合され、選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、を含む複数のメモリセルを備えるようにした第１のメモリレベルと、前記第１のメモリレベルより上にモノリシック的に形成された少なくとも第２のメモリレベルと、を備えるモノリシックな３次元メモリアレイ。
請求項85
請求項８４記載のモノリシックな３次元メモリアレイにおいて、各ステアリング素子は、垂直多結晶ダイオードを含むモノリシックな３次元メモリアレイ。
請求項86
請求項８５記載のモノリシックな３次元メモリアレイにおいて、各垂直多結晶ダイオードは、垂直ポリシリコンダイオードを含むモノリシックな３次元メモリアレイ。
請求項87
請求項８４記載のモノリシックな３次元メモリアレイにおいて、各可逆抵抗切替素子は、前記可逆抵抗切替素子の前記ＣＮＴ材料がその上に選択的に製造されるパターニングされエッチングされたＣＮＴシーディング層を含むモノリシックな３次元メモリアレイ。
請求項88
請求項４９記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを含むメモリセル。
請求項89
請求項６２記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを含むメモリセル。
請求項90
請求項７１記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを含むメモリセル。
請求項91
請求項７７記載の複数の不揮発性メモリセルにおいて、各可逆抵抗切替素子の前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを含む複数の不揮発性メモリ。
請求項92
請求項８４記載のモノリシックな３次元メモリアレイにおいて、各可逆抵抗切替素子の前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減少させるように実質的に垂直に整列させられたＣＮＴを含むモノリシックな３次元メモリアレイ。