セルのソースのｉｒ降下に対処するためのソース電位の調整

专利摘要:
発生し得るソース線バイアスを処理するための技術が示され、不揮発性記憶装置の読み出し／書き込み回路の接地ループにおける非ゼロの抵抗によりもたらされるエラーである。エラーは、電流が流れるときのチップの接地へのソース経路の抵抗における電圧降下により引き起こされる。この目的のために、記憶装置は、ソース電位調整回路を備え、それは、基準電圧に接続された第１の入力を有すると共に集合ノードに接続可能なフィードバックループとして接続された第２の入力を有する能動的回路素子を含み、集合ノードから構造ブロックのメモリセルがセル自身の電流を接地へ流れさせる。１つの変形例は、集合ノードと接地との間に接続可能な非線形抵抗性素子を含む。
公开号:JP2011508354A
申请号:JP2010539660
申请日:2008-12-12
公开日:2011-03-10
发明作者:チャンドラ セカー，ディーパック；モクレシー，ニーマ；リー，デーナ
申请人:サンディスク コーポレイション；
IPC主号:G11C16-06

专利说明:

[0001] 本発明は、一般的には、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、接地ループにおける有限の抵抗に起因するソースバイアスエラーを補償する改善された感知回路を有するものに関する。]
背景技術

[0002] 特に小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形の、電荷を不揮発性に蓄積することのできる固体メモリは、近時、多様なモバイルおよびハンドヘルド装置、特に情報装置および消費者エレクトロニクス製品の分野で一般的に好まれる記憶装置となっている。同じく固体メモリであるＲＡＭ（ランダムアクセスメモリ）とは違って、フラッシュメモリは不揮発性であって、電力がオフに切り替えられた後も、格納されているデータを保持する。コストがより高いにもかかわらず、フラッシュメモリは大容量記憶アプリケーションにますます用いられるようになっている。ハードディスクおよびフロッピーディスクなどの回転する磁気媒体に基づく在来の大容量記憶は、モバイルおよびハンドヘルド環境には向いていない。なぜならば、ディスクドライブは、かさばりがちであり、機械的故障を起こしやすく、大きな待ち時間および大きな電力要件を有するからである。これらの望ましくない属性は、ディスクベースの記憶をたいていのモバイルおよびポータブルアプリケーションにおいて非実用的なものとする。一方、フラッシュメモリは、埋め込み型、および取り外し可能なカードの形の両方において、サイズが小さくて、電力消費が少なくて、高速で信頼性が高いという特徴のために、モバイルおよびハンドヘルド環境に理想的に適している。]
[0003] ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）とは、消去することができると共に新しいデータをそのメモリセルに書き込むかあるいは「プログラムする」ことのできる不揮発性メモリである。両方が、ソース領域およびドレイン領域の間の、半導体基板内のチャネル領域の上に位置する、電界効果トランジスタ構造内の、フローティング（接続されていない）導電性ゲートを利用する。次に、コントロールゲートがフローティングゲートの上に設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷の量により制御される。すなわち、フローティングゲート上の所与の電荷レベルについて、そのソース領域およびドレイン領域の間の導通を可能にするようにトランジスタが「オン」に転換される前にコントロールゲートに印加されなければならない対応する電圧（しきい値）が存在する。]
[0004] フローティングゲートは、或る範囲の電荷を保持することができ、従って或るしきい値電圧ウィンドウの中の任意のしきい値電圧レベルにプログラムされることができる。しきい値電圧ウィンドウのサイズは装置の最低しきい値レベルおよび最高しきい値レベルにより画定され、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは、一般的に、記憶装置の特性、動作条件および履歴に依存する。原理上、ウィンドウ内の各々の異なる、分解可能なしきい値電圧レベル範囲は、セルの一定のメモリ状態を指定するために使用され得る。]
[0005] メモリセルとして役立つトランジスタは、通例、２つのメカニズムのうちの一方によって「プログラム済み」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧により、電子が基板チャネル領域を横断して加速される。同時に、コントロールゲートに印加された高電圧により、ホットエレクトロンを薄いゲート誘電体を通してフローティングゲートへ引きつける。「トンネリング注入」では、基板に関して高い電圧がコントロールゲートに印加される。このようにして、電子は基板から中間のフローティングゲートに引き付けられる。]
[0006] 記憶装置は、いくつかのメカニズムによって消去され得る。ＥＰＲＯＭでは、メモリは、紫外線照射によってフローティングゲートから電荷を除去することによってバルク消去される。ＥＥＰＲＯＭでは、薄い酸化物を通って基板チャネル領域へトンネリング（すなわち、ファウラーノルドハイムのトンネリング）するようにフローティングゲート内の電子を誘導するようにコントロールゲートに関して高い電圧を基板に印加することにより、メモリセルは電気的に消去可能である。通例、ＥＥＰＲＯＭはバイトごとに消去可能である。フラッシュＥＥＰＲＯＭでは、メモリは一度に全部または一度に１ブロック以上、電気的に消去可能であり、ここで１ブロックは５１２バイト以上のメモリから成り得る。]
[0007] 不揮発性メモリセルの例
記憶装置は、通例、カードに搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路および読み出し回路などの周辺回路によりサポートされるメモリセルのアレイを含む。より精巧な記憶装置は、インテリジェントで高レベルのメモリ操作およびインターフェイスを行うコントローラも伴う。今日使用されている商業的に成功した多くの不揮発性固体記憶装置がある。これらの記憶装置はいろいろなタイプのメモリセルを採用することができ、各タイプは１つ以上の電荷蓄積素子を有する。]
[0008] 図１Ａ〜１Ｅは、不揮発性メモリセルのいろいろな例を概略的に示す。
図１Ａは、電荷を蓄積するためのフローティングゲートを有するＥＥＰＲＯＭセルの形の不揮発性メモリを概略的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭに類似する構造を有するけれども、電荷をロードし、また、ＵＶ照射にさらすことを必要とせずに適切な電圧の印加時に電荷をそのフローティングゲートから電気的に除去するためのメカニズムをさらに提供する。このようなセルおよびこのようなセルを製造する方法の例が、米国特許第５，５９５，９２４号（特許文献１）に与えられている。] 図１Ａ 図１Ｂ 図１Ｃ 図１Ｄ 図１Ｅ
[0009] 図１Ｂは、選択ゲートとコントロールゲートまたはステアリングゲートとの両方を有するフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、ソース拡散１４とドレイン拡散１６との間の「スプリットチャネル」１２を有する。セルは実際上直列の２つのトランジスタＴ１およびＴ２を伴って形成される。Ｔ１は、フローティングゲート２０とコントロールゲート３０とを有するメモリトランジスタとして働く。フローティングゲートは、選択可能な量の電荷を蓄積することができる。チャネルのＴ１の部分を通って流れることのできる電流の量は、コントロールゲート３０の電圧と、中間のフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして働く。Ｔ２が選択ゲート４０の電圧によりオンに転換されたときに、チャネルのＴ１の部分の電流がソースとドレインとの間を進むことを可能にする。選択トランジスタは、コントロールゲートの電圧に依存しないソース−ドレインチャネルに沿うスイッチを提供する。１つの利点は、それらのフローティングゲートにおけるそれらの電荷空乏（正）に起因してゼロコントロールゲート電圧でなお導通しているセルをオフに転換するためにそれが使用され得ることである。他の利点は、それがソース側注入プログラミングをより容易に実行することを可能にすることである。] 図１Ｂ
[0010] スプリットチャネルメモリセルの１つの簡単な実施形態では、図１Ｂにおいて点線で概略的に示されているように選択ゲートとコントロールゲートとは同じワード線に接続される。これは、電荷蓄積素子（フローティングゲート）をチャネルの一部分の上に位置させ、コントロールゲート構造（これはワード線の一部である）を他方のチャネル部分の上にかつ電荷蓄積素子の上に位置させることによって成し遂げられる。これは実際上直列の２つのトランジスタを有するセルを形成し、一方（メモリトランジスタ）は、チャネルのその部分を通って流れることのできる電流の量を制御する電荷蓄積素子上の電荷の量とワード線の電圧との組み合わせを有し、他方（選択トランジスタ）はそのゲートとして働くワード線だけを有する。そのようなセル、メモリシステムにおけるそれらの使用法、およびそれらを製造する方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）に与えられている。] 図１Ｂ
[0011] 図１Ｂに示されているスプリットチャネルセルのより洗練された１つの実施形態では、選択ゲートとコントロールゲートとは独立であって、それらの間の点線で接続されてはいない。一実施例は、セルのアレイ中の一列のコントロールゲートを、ワード線に対して垂直な制御（またはステアリング）線に接続させる。その効果は、ワード線の、選択されたセルを読み出すかあるいはプログラムするときに２つの機能を同時に実行しなければならないという負担を除くことである。これらの２つの機能とは、（１）選択トランジスタのゲートとして働き、従って選択トランジスタをオンオフするために適切な電圧を必要とすること、および（２）ワード線と電荷蓄積素子との間の電界（容量）結合を通して電荷蓄積素子の電圧を所望のレベルへ駆ることである。これら２つの機能の両方を単一の電圧で最適に実行することは、しばしば、困難である。コントロールゲートと選択ゲートとが別々に制御される場合、ワード線は機能（１）を実行するだけでよく、付加された制御線が機能（２）を実行する。この能力は、プログラミング電圧が目標とされるデータに合わせて調整される、より高い性能のプログラミングの設計を考慮に入れるものである。フラッシュＥＥＰＲＯＭアレイにおける独立のコントロール（またはステアリング）ゲートの使用は、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。] 図１Ｂ
[0012] 図１Ｃは、二重フローティングゲートと、独立の選択ゲートおよびコントロールゲートとを有する他の１つのフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、実際上直列の３つのトランジスタを有することを除いて、図１Ｂのものと同様である。このタイプのセルでは、ソース拡散およびドレイン拡散の間でそのチャネルの上に２つの蓄積素子（すなわち、Ｔ１−左のものとＴ１−右のもの）が含まれ、それらの間に選択トランジスタＴ２がある。メモリトランジスタは、フローティングゲート２０’および２０”と、コントロールゲート３０’および３０”とをそれぞれ有する。選択トランジスタＴ２は選択ゲート４０により制御される。任意の時点で、メモリトランジスタの対のうちの一方だけが読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１−左がアクセスされるときに、チャネルのＴ１−左の部分の電流がソースとドレインとの間を通れるようにＴ２およびＴ１−右の両方がオンにされる。同様に、記憶ユニットＴ１−右がアクセスされるときに、Ｔ２とＴ１−左とはオンにされる。消去は、選択ゲートのポリシリコンの一部分をフローティングゲートの近傍に有し、フローティングゲート内に蓄積されている電子が選択ゲートのポリシリコンにトンネリングすることができるように選択ゲートに相当の正電圧（例えば、２０Ｖ）を印加することによって実行される。] 図１Ｂ 図１Ｃ
[0013] 図１Ｄは、ＮＡＮＤチェーンに組織されたメモリセルのストリングを概略的に示す。ＮＡＮＤチェーン５０は、そのソースおよびドレインによりデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（ｎ＝４、８、１６あるいはそれ以上）から成る。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤチェーンのソース端子５４およびドレイン端子５６を介しての、メモリトランジスタのチェーンの外部への接続を制御する。或るメモリアレイでは、ソース選択トランジスタＳ１がオンにされると、ソース端子はソース線に結合される。同様に、ドレイン選択トランジスタＳ２がオンにされると、ＮＡＮＤチェーンのドレイン端子はメモリアレイのビット線に結合される。チェーン中の各メモリトランジスタは、意図されたメモリ状態を表すように所与の量の電荷を蓄積するための電荷蓄積素子を有する。各メモリトランジスタのコントロールゲートは、読み出し操作および書き込み操作の制御を提供する。選択トランジスタＳ１、Ｓ２の各々のコントロールゲートは、それぞれそのソース端子５４およびドレイン端子５６を介してＮＡＮＤチェーンへの制御アクセスを提供する。] 図１Ｄ
[0014] プログラミング中にＮＡＮＤチェーン内のアドレス指定されたメモリトランジスタが読み出されベリファイされるときに、そのコントロールゲートには適切な電圧が供給される。同時に、ＮＡＮＤチェーン５０内のアドレス指定されていないメモリトランジスタの残りは、それらのコントロールゲートへの充分な電圧の印加によって完全にオンにされる。このようにして、そのメモリトランジスタのソースからＮＡＮＤチェーンのソース端子５４へ、また同様にそのメモリトランジスタのドレインのためにチェーンのドレイン端子５６へ、伝導路が実際上作られる。このようなＮＡＮＤチェーン構造を有する記憶装置は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。]
[0015] 図１Ｅは、電荷を蓄積するための誘電体層を有する不揮発性メモリを概略的に示す。前述した伝導性フローティングゲート素子の代わりに、誘電体層が使用されている。誘電体蓄積素子を利用するそのような記憶装置が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell,"IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記載されている。ＯＮＯ誘電体層が、ソース拡散およびドレイン拡散の間のチャネルを横断して広がる。１つのデータビットのための電荷は、ドレインに隣接して誘電体層に局在させられ、他方のデータビットのための電荷はソースに隣接して誘電体層に局在させられる。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。誘電体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって多状態データ記憶が実現される。] 図１Ｅ
[0016] メモリアレイ
記憶装置は、通例、行および列を成して配列されてワード線およびビット線によりアドレス指定可能なメモリセルの２次元アレイから構成される。アレイは、ＮＯＲ型またはＮＡＮＤ型のアーキテクチャに従って形成され得る。]
[0017] ＮＯＲアレイ
図２は、メモリセルのＮＯＲアレイの一例を示す。図１Ｂまたは１Ｃに示されているタイプのセルで、ＮＯＲ型アーキテクチャを有する記憶装置が実現されている。メモリセルの各行は、それらのソースおよびドレインによりデイジーチェーン方式で接続されている。この設計は、時に仮想接地設計と称される。各メモリセル１０は、ソース１４、ドレイン１６、コントロールゲート３０および選択ゲート４０を有する。行の中のセルの選択ゲートはワード線４２に接続されている。列の中のセルのソースおよびドレインは、選択されたビット線３４および３６にそれぞれ接続されている。メモリセルのコントロールゲートおよび選択ゲートが独立して制御される実施形態では、列中のセルのコントロールゲートをステアリング線３０が接続する。
多くのフラッシュＥＥＰＲＯＭは、そのコントロールゲートおよび選択ゲートが互いに接続されて各々形成されるメモリセルで実現される。この場合、ステアリング線は不要であり、各行に沿うセルの全てのコントロールゲートおよび選択ゲートを１つのワード線が単に接続する。これらの設計の例が、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）に開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち行選択と、読み出しおよびプログラミングのために行内の全セルにコントロールゲート電圧を供給することとを実行した。] 図１Ｂ 図２
[0018] ＮＡＮＤアレイ
図３は、図１Ｄに示されているものなどの、メモリセルのＮＡＮＤアレイの一例を示す。ＮＡＮＤチェーンの各列に沿って、ビット線が各ＮＡＮＤチェーンのドレイン端子５６に結合されている。ＮＡＮＤチェーンの各行に沿って、ソース線がそれらの全てのソース端子５４を接続することができる。行に沿うＮＡＮＤチェーンのコントロールゲートは、一連の対応するワード線に接続されている。１行のＮＡＮＤチェーン全体が、選択トランジスタの対（図１Ｄを参照）を、接続されているワード線を介してそれらのコントロールゲートに適切な電圧を用いて、オンにすることによって、アドレス指定され得る。ＮＡＮＤチェーン内の１つのメモリセルを代表する１つのメモリトランジスタが読み出されるときに、チェーンを通って流れる電流が、その読み出されるセルに蓄積されている電荷のレベルに本質的に依存するように、チェーン内の残りのメモリトランジスタは、それらに関連付けられているワード線を介して充分にオンにされる。ＮＡＮＤアーキテクチャアレイと、メモリシステムの一部としてのその動作との例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）、および第６，０４６，９３５号（特許文献１１）に見出される。] 図１Ｄ 図３
[0019] ブロック消去
電荷蓄積記憶装置をプログラムすることは、単により多くの電荷をその電荷蓄積素子に加えるという結果をもたらし得る。従って、プログラミング操作の前に、電荷蓄積素子に現存している電荷は除去（あるいは消去）されなければならない。メモリセルの１つ以上のブロックを消去するために消去回路（図示せず）が設けられる。ＥＥＰＲＯＭなどの不揮発性メモリは、セルのアレイの全体、またはアレイのセルの相当のグループが一緒に（すなわち、即座に(in a flash)）電気的に消去されるときに、「フラッシュ」ＥＥＰＲＯＭと称される。消去されたならば、そのセルのグループはその後再プログラムされ得る。一緒に消去可能なセルのグループは、１つ以上のアドレス指定可能な消去ユニットから成ることができる。消去ユニットまたはブロックは通例１ページ以上のデータを記憶し、ページはプログラミングおよび読み出しの単位であるけれども、単一の操作で２ページ以上がプログラムされたりあるいは読み出され得る。各ページは通例１セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって定められる。一例は、磁気ディスクドライブに関して定められた標準規格に従うユーザデータの５１２バイトと、そのユーザデータおよび／またはそれが格納されるブロックに関するオーバーヘッド情報の数バイトとのセクタである。]
[0020] 読み出し／書き込み回路
普通の２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２領域に分割するために少なくとも１つの電流ブレークポイントレベルが確立される。所定の決まった電圧を印加することによってセルが読み出されるときに、そのソース／ドレイン電流は、ブレークポイントレベル（あるいは基準電流ＩREF ）と比較することによって１つのメモリ状態に分解される。読まれた電流がブレークポイントレベルのものより多ければ、そのセルは１つの論理状態（例えば、「ゼロ」状態）にあると判定される。一方、電流がブレークポイントレベルのものより少なければ、そのセルは他方の論理状態（例えば、「１」状態）にあると判定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラム可能であり得る基準電流源が、しばしば、ブレークポイントレベル電流を生成するためにメモリシステムの一部として設けられる。]
[0021] メモリ容量を増やすために、半導体技術の状態が進歩するに連れて、フラッシュＥＥＰＲＯＭ装置はますます高い密度で製造されるようになってきている。記憶容量を増やすための他の１つの方法は、各メモリに２より多い状態を記憶させることである。
多状態または多レベルのＥＥＰＲＯＭメモリセルのために、各セルが１ビットより多いデータを記憶できるように伝導ウィンドウは２つ以上のブレークポイントによって２より多い領域に分割される。従って、所与のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増やされる。多状態または多レベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，７７４，３９７号（特許文献１６）に記載されている。]
[0022] 実際には、セルのメモリ状態は、普通、基準電圧がコントロールゲートに印加されているときにセルのソース電極およびドレイン電極を横断する伝導電流を感知することによって読み出される。従って、セルのフローティングゲート上の各々の所与の電荷について、固定されている基準コントロールゲート電圧に関して対応する伝導電流が検出され得る。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを画定する。]
[0023] あるいは、分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートにおいて試験される所与のメモリ状態についてしきい値電圧をセットして伝導電流がしきい値電流より少ないか多いかを検出することが可能である。１つの実施例では、しきい値電流に関しての伝導電流の検出は、伝導電流がビット線のキャパシタンスを通して放電する速さを調べることによって成し遂げられる。]
[0024] 図４は、任意の時点でフローティングゲートが選択的に蓄積しているかもしれない４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの関係を示す。４つの実線ＩD 対ＶCG曲線は、メモリセルのフローティングゲートにプログラムされ得る、４つのあり得るメモリ状態にそれぞれ対応する４つのあり得る電荷レベルを表す。一例として、セルの集団のしきい値電圧ウィンドウは０．５Ｖから３．５Ｖにおよび得る。しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に分割することによって６つのメモリ状態が区別され得る。例えば、図に示されているように２μＡの基準電流ＩREF が使用されれば、Ｑ１でプログラムされたセルは、その曲線がＶCG＝０．５Ｖおよび１．０Ｖにより区切られるしきい値ウィンドウの領域においてＩREF と交差するので、メモリ状態「１」にあると見なされ得る。同様に、Ｑ４はメモリ状態「５」にある。] 図４
[0025] 前の記述から分かるように、メモリセルがより多くの状態を記憶させられるほど、そのしきい値ウィンドウはより細かく分割される。これは、要求された分解能を達成できるように、プログラミングおよび読み出しの操作に関してより高い精度を必要とする。
米国特許第４，３５７，６８５号（特許文献１７）は２状態ＥＰＲＯＭをプログラムする方法を開示し、その方法では、セルは、所与の状態にプログラムされるときに、フローティングゲートに増分電荷をその都度加える連続するプログラミング電圧パルスにさらされる。パルス間に、セルは、ブレークポイントレベルに関してそのソース−ドレイン電流を判定するために読み返されるかあるいはベリファイされる。プログラミングは、現在の状態が所望の状態に達したとベリファイされたときに停止する。使用されるプログラミングパルス列は、増大してゆく期間または振幅を持つことができる。]
[0026] 従来技術のプログラミング回路は、しきい値ウィンドウを消去済みあるいは接地状態からターゲット状態に達するまで進むプログラミングパルスを単に印加する。実際には、充分な分解能に配慮して、各々の分割あるいは区分された領域は、横断するのに少なくともおよそ５つのプログラミングステップを必要とする。その性能は、２状態メモリセルについては容認できる。しかし、多状態セルでは、必要とされるステップの数は区画の数と共に増え、従って、プログラミング精度または分解能は高められなければならない。例えば、１６状態セルは、ターゲット状態までプログラムするために平均で少なくとも４０のプログラミングパルスを必要とし得る。]
[0027] 図５は、行デコーダ１３０および列デコーダ１６０を介して読み出し／書き込み回路１７０によりアクセス可能なメモリアレイ１００の代表的な構成を有する記憶装置を概略的に示す。図２および３に関連して記載したように、メモリアレイ１００内のメモリセルのメモリトランジスタは、選択されたワード線（単数または複数）およびビット線（単数または複数）のセットを介してアドレス指定可能である。アドレス指定されたメモリトランジスタのそれぞれのゲートに適切な電圧を印加するために、行デコーダ１３０は１つ以上のワード線を選択し、列デコーダ１６０は１つ以上のビット線を選択する。アドレス指定されたメモリトランジスタのメモリ状態を読み出しあるいは書き込む（プログラムする）ために読み出し／書き込み回路１７０が設けられている。読み出し／書き込み回路１７０は、ビット線を介してアレイ内の記憶素子に接続可能な数個の読み出し／書き込みモジュールを含む。] 図２ 図５
[0028] 読み出し／書き込み性能および精度に影響を及ぼす因子
読み出しおよびプログラミングの性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかあるいはプログラムされる。従って、一論理「ページ」の記憶素子が一緒に読み出されるかあるいはプログラムされる。現存するメモリアーキテクチャでは、一行は通例数個のインターリーブされたページを包含する。１ページの全記憶素子が一緒に読み出されるかまたはプログラムされる。列デコーダは、インターリーブされたページの各々を、対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは５３２バイト（５１２バイトに加えて２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列が１つのドレインビット線を包含し、行あたりに２つのインターリーブされたページがあるならば、８，５１２列があって各ページが４，２５６列に関連付けられるということになる。全ての偶数ビット線または奇数ビット線を並行して読み出しあるいは書き込むために接続可能な４，２５６のセンスモジュールがあることになる。このようにして、１ページの４，２５６ビット（すなわち、５３２バイト）の並列データがページの記憶素子から読み出されるかあるいはそれらに書き込まれる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールは種々のアーキテクチャに配置され得る。]
[0029] 前述したように、在来の記憶装置は、一度に全ての偶数ビット線または全ての奇数ビット線を大規模に並行して操作することによって読み出し／書き込み操作を改善する。２つのインターリーブされたページから成る行のこの「交互ビット線」アーキテクチャは、読み出し／書き込み回路のブロックを適合させるという問題を緩和するのに役立つ。それは、ビット線間容量結合を制御することについての考慮によっても要求される。偶数ページまたは奇数ページに対して読み出し／書き込みモジュールのセットを多重化するためにブロックデコーダが使用される。このようにして、１セットのビット線が読み出されるかあるいはプログラムされているときに、インターリーブ配置のセットは直接隣接結合を最小にするために接地され得る。]
[0030] しかし、インターリービングページアーキテクチャは少なくとも３つの点で不利である。第１に、付加的な多重化回路を必要とする。第２に、動きが遅い。１ワード線により接続されたかあるいは１行内のメモリセルの読み出しまたはプログラミングを終えるために、２つの読み出しまたは２つのプログラミング操作が必要とされる。第３に、２つの隣のものが、例えば奇数ページおよび偶数ページにおいて別々に、別々の時点でプログラムされるときのフローティングゲートのレベルでの隣接する電荷蓄積素子間の界結合などの他の外乱効果に対処することに関しても最適ではない。]
[0031] 米国公開特許出願第２００４−００５７３１８号（特許文献１８）は、複数の連続するメモリセルを並行して感知することを可能にする記憶装置およびその方法を開示している。例えば、同じワード線を共有する１つの行に沿う全てのメモリセルが１ページとして一緒に読み出されるかあるいはプログラムされる。この「全ビット線」アーキテクチャは、「交互ビット線」アーキテクチャの２倍の性能を有し、同時に隣接する外乱効果により引き起こされるエラーを最小にする。しかし、全ビット線を感知することは、隣接するビット線間の、それらの相互キャパシタンスからの誘導電流に起因するクロストークの問題を引き起こす。これは、ビット線の各々の隣接対間の電圧差を、それらの伝導電流が感知されている間、実質的に時間とは無関係に維持することによって処理される。この条件が課されるときに、種々のビット線のキャパシタンスに起因する全ての変位電流は、時間変化する電圧差に依存するので、なくなる。接続されているビット線のどの隣接対の電位差も時間独立であるように、各ビット線に結合されている感知回路はそのビット線上に電圧クランプを有する。ビット線電圧がクランプされていると、ビット線キャパシタンスに起因する放電を感知する在来の方法は適用され得ない。その代わりに、感知回路および方法は、メモリセルの伝導電流の判定を、ビット線から独立している所与のコンデンサをそれが放電あるいは充電する速度に留意することによって、可能にする。これは、メモリアレイのアーキテクチャから独立している（すなわち、ビット線キャパシタンスから独立している）感知回路を可能にする。特に、ビット線クロストークを避けるためにビット線電圧が感知中にクランプされることを可能にする。
前述したように、在来の記憶装置は、大規模並列に操作することによって読み／書き操作を改善する。このアプローチは性能を改善するけれども、読み出しおよび書き込みの操作の精度に影響を及ぼす。]
[0032] １つの問題はソース線バイアスエラーである。これは、多数のメモリセルのソースが１つのソース線において一緒に接地に結合されるメモリアーキテクチャについては特に深刻である。共通ソースを有するこれらのメモリセルの並行感知は、相当の電流がソース線を通るという結果をもたらす。ソース線において抵抗がゼロでないために、これは、真の接地と各メモリセルのソース電極との間の明らかな電位差という結果をもたらす。感知中、各メモリセルのコントロールゲートに供給されるしきい値電圧はそのソース電極に関してのものであるけれども、システム電源は真の接地に関してのものである。従って、ソース線バイアスエラーの存在により、感知は不正確であるかもしれない。]
[0033] 米国公開特許出願第２００４−００５７２８７号（特許文献１９）は、複数の連続するメモリセルを並行して感知することを可能にする記憶装置およびその方法を開示している。ソース線バイアスの低減は、マルチパス感知のための特徴および技術を有する読み出し／書き込み回路によって成し遂げられる。１ページのメモリセルが並行して感知されているときに、各パスは、所与の境界電流値より大きな伝導電流を有するメモリセルを特定しシャットダウンするのに役立つ。特定されたメモリセルは、それらの関連するビット線を接地へ引くことによってシャットダウンされる。換言すれば、大きな伝導電流を持っていて現在の感知とは無関係のセルが特定されて、現在の感知の実際のデータが読み出される前にそれらの電流が遮断されるのである。
従って、消費電力が低減された高性能で大容量の不揮発性メモリに対する一般的ニーズが存在する。特に、向上した読み出しおよびプログラミング性能を有し、電力効率の良いコンパクトな不揮発性メモリに対するニーズが存在する。]
[0034] 米国特許第５，５９５，９２４号
米国特許第５，０７０，０３２号
米国特許第５，０９５，３４４号
米国特許第５，３１５，５４１号
米国特許第５，３４３，０６３号
米国特許第５，６６１，０５３号
米国特許第５，３１３，４２１号
米国特許第６，２２２，７６２号
米国特許第５，５７０，３１５号
米国特許第５，９０３，４９５号
米国特許第６，０４６，９３５号
米国特許第５，７６８，１９２号
米国特許第６，０１１，７２５号
米国特許第５，１７２，３３８号
米国特許第５，４１８，７５２号
米国特許第５，７７４，３９７号
米国特許第４，３５７，６８５号
米国公開特許出願第２００４−００５７３１８号
米国公開特許出願第２００４−００５７２８７号
米国公開特許出願第２００４−０１０９３５７号
米国特許出願第１１／０１５，１９９号
米国特許第７，１７０，７８４号
米国特許第７，１７３，８５４号
米国特許出願第１１／９６１，９１７号]
先行技術

[0035] Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell,"IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545]
[0036] 大容量高性能不揮発性記憶装置に対するこれらのニーズは、メモリセルの対応するページを並行して読み書きするために読み出し／書き込み回路の大きなページを持つことによって満たされる。特に、読み出しおよびプログラミングにエラーを導入するかもしれない、高密度チップ集積に固有の相互作用ノイズ効果は取り除かれるかあるいは最小にされる。
ソース線バイアスは、読み出し／書き込み回路の接地ループにおける抵抗がゼロでないために導入されるエラーである。エラーは、電流が流れるときにチップの接地へのソース経路の抵抗における電圧降下により引き起こされる。]
[0037] 実施形態の第１のセットは、並行して感知されるべきメモリセルの個々のページを有する記憶装置を目的とするものであり、各メモリセルはソースと、ドレインと、電荷蓄積ユニットと、ドレインおよびソースに沿う伝導電流を制御するためのコントロールゲートとを有する。記憶装置は、ページ内の各メモリセルのソースに接続可能なページソース線と、個々のページソース線に接続可能な構造ブロックのための集合ノードと、メモリ操作のために構造ブロック内の選択されたページのページソース線に集合ノードを介して結合されたソース絶縁スイッチと、を備える。記憶装置はソース電位調整回路も備え、それは、第１の基準電圧に接続された第１の入力を有すると共に集合ノードに接続可能であるフィードバックループとして接続された第２の入力を有する能動的回路素子を含む。]
[0038] 実施形態の他の１つのセットにおいて、記憶装置は、並行して感知されるべきメモリセルの個々のページを有し、各メモリセルはソースと、ドレインと、電荷蓄積ユニットと、ドレインおよびソースに沿う伝導電流を制御するためのコントロールゲートとを有する。記憶装置は、ページ内の各メモリセルのソースに接続可能なページソース線と、個々のページソース線に接続可能な構造ブロックのための集合ノードと、メモリ操作のために構造ブロック内の選択されたページのページソース線に集合ノードを介して結合されたソース絶縁スイッチと、を備える。記憶装置は、集合ノードと接地基準との間に接続可能な非線形抵抗性素子も含む。]
[0039] 本発明の種々の態様、利点、特徴および実施形態はその代表例についての次の記述に含まれ、その記述は添付図面と関連して検討されるべきである。本願明細書において参照により援用されている全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。その援用されている刊行物、文書または事物と本願との間での用語の定義または使用法における不一致あるいは矛盾の点に対しては、本願のものが優越するものとする。]
図面の簡単な説明

[0040] 不揮発性メモリセルのいろいろな例を概略的に示す。
不揮発性メモリセルのいろいろな例を概略的に示す。
不揮発性メモリセルのいろいろな例を概略的に示す。
不揮発性メモリセルのいろいろな例を概略的に示す。
不揮発性メモリセルのいろいろな例を概略的に示す。
メモリセルのＮＯＲアレイの例を示す。
図１Ｄに示されているもののような、メモリセルのＮＡＮＤアレイの例を示す。
フローティングゲートが任意の時点で蓄積し得る４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流とコントロールゲート電圧との関係を示す。
行デコーダおよび列デコーダを介して読み出し／書き込み回路によりアクセス可能であるメモリアレイの代表的な構成を概略的に示す。
読み出し／書き込み回路のバンクを有するコンパクトな記憶装置を概略的に示し、本発明が実施される文脈を提供する。
図６Ａに示されているコンパクトな記憶装置の好ましい構成を示す。
ビット線電圧コントロール、ワード線電圧コントロールおよびソース電圧コントロールが全てＩＣメモリチップの同じ接地を参照する在来の構成を示す。
ソース線電圧降下に起因するメモリセルのゲート電圧およびドレイン電圧の両方におけるエラーを示す。
４状態メモリのための１ページのメモリセルについての個数分布例におけるソースバイアスエラーの効果を示す。
本発明の１つの好ましい実施形態に従う、セルソース信号がソース線にアクセスするノードに基準点を有することによってビット線電圧制御および／またはワード線電圧制御がソースバイアスについて補償される構成を示す。
本発明の他の１つの好ましい実施形態に従う、ページソース線を参照することによってビット線電圧制御およびワード線電圧制御がソースバイアスについて補償されることを示す。
ソースバイアスについて補償されたビット線電圧を提供するために追跡ビット線電圧制御回路と結合して動作する図９Ａおよび９Ｂに示されている好ましいセンスモジュールの略図である。
図９Ａおよび９Ｂに示されている追跡ビット線電圧制御回路の好ましい実施形態を示す。
図９Ａおよび９Ｂに示されている追跡ワード線電圧制御回路の好ましい実施形態を示す。
調整されたソース電位の使用を説明するために使用されるように簡単化されたメモリセルのＮＡＮＤアレイの一部分を示す。
補償ビット線バイアスの適用を示す。
ソース線電位をソース線内の電流あるいはその接地への経路における抵抗とは無関係にセットするための調整器の使用を示す。
ソース線電位をソース線内の電流あるいはその接地への経路における抵抗とは無関係にセットするための調整器の使用を示す。
ソース線電位をソース線内の電流あるいはその接地への経路における抵抗とは無関係にセットするための調整器の使用を示す。
ソース線電位をセットするためのクランプの使用を示す。] 図１Ｄ 図６Ａ 図９Ａ
実施例

[0041] 図６Ａは、読み出し／書き込み回路のバンクを有するコンパクトな記憶装置を概略的に示し、本発明が実施される文脈を提供する。記憶装置は、メモリセルの２次元アレイ３００と、制御回路３１０と、読み出し／書き込み回路３７０とを含む。メモリアレイ３００は、行デコーダ３３０を介してワード線により、また列デコーダ３６０を介してビット線により、アドレス指定可能である。読み出し／書き込み回路３７０は、センスモジュール４８０のバンクとして実現され、１ブロック（「ページ」とも称される）のメモリセルを並行して読み出しまたはプログラムすることを可能にする。好ましい実施形態では、１ページはメモリセルの１つの連続的な行から構成される。メモリセルの行が複数のブロックあるいはページに分割される他の１つの実施形態では、読み出し／書き込み回路３７０を個々のブロックに対して多重化するためにブロックマルチプレクサ３５０が設けられる。] 図６Ａ
[0042] 制御回路３１０は、メモリアレイ３００に対してメモリ操作を実行するために読み出し／書き込み回路３７０と協働する。制御回路３１０は、状態マシン３１２と、オンチップアドレスデコーダ３１４と、電力制御モジュール３１６とを含む。状態マシン３１２は、メモリ操作のチップレベル制御を提供する。オンチップアドレスデコーダ３１４は、ホストあるいはメモリコントローラにより使用されるものとデコーダ３３０および３７０により使用されるハードウェアアドレスとの間のアドレスインターフェイスを提供する。電力制御モジュール３１６は、メモリ操作中にワード線およびビット線に供給される電力および電圧を制御する。]
[0043] 図６Ｂは、図６Ａに示されているコンパクトな記憶装置の好ましい構成を示す。種々の周辺回路によるメモリアレイ３００へのアクセスは、各側のアクセス線および回路が半分に減るように、アレイの相対する側で対称的に実行される。従って、行デコーダは行デコーダ３３０Ａおよび３３０Ｂに分割され、列デコーダは列デコーダ３６０Ａおよび３６０Ｂに分割されている。メモリセルの行が複数のブロックに分割される実施形態では、ブロックマルチプレクサ３５０はブロックマルチプレクサ３５０Ａおよび３５０Ｂに分割される。同様に、読み出し／書き込み回路は、下からビット線に接続する読み出し／書き込み回路３７０Ａと、アレイ３００の上からビット線に接続する読み出し／書き込み回路３７０Ｂとに分割される。このようにして、読み出し／書き込みモジュールの密度は、従ってセンスモジュール４８０のバンクのものは本質的に半分だけ減らされる。] 図６Ａ 図６Ｂ
[0044] 並行して動作するｐ個のセンスモジュール４８０のバンク全体は、行に沿うｐ個のセルの１つのブロック（あるいはページ）を並行して読み出しあるいはプログラムすることを可能にする。メモリアレイの一例はｐ＝５１２バイト（５１２×８ビット）を持つことができる。好ましい実施形態では、ブロックはセルの行全体の１つのランである。他の１つの実施形態では、ブロックは、行内のセルの部分集合である。例えば、セルの部分集合は、行全体の二分の一あるいは行全体の四分の一であり得る。セルの部分集合は、連続するセル、あるいは２つのセルごとに１つのセル、あるいは所定数のセルごとに１つのセルのランであり得る。各センスモジュールは、１つのメモリセルの伝導電流を感知するための１つのセンスアンプを含む。好ましいセンスアンプが、米国公開特許出願第２００４−０１０９３５７号（特許文献２０）に開示され、その全体が本願明細書において参照により援用されている。]
[0045] ソース線エラー処理
メモリセルの感知に伴う１つの潜在的な問題はソース線バイアスである。多数のメモリセルが並行して感知されるときに、それらの組み合わせ電流は、有限の抵抗を有する接地ループにおいて相当の電圧降下を生じさせ得る。これは、しきい値電圧感知を採用する感知操作においてエラーを引き起こすソース線バイアスを生じさせる。また、セルが線形領域近くで動作しているならば、一旦その領域に入れば伝導電流はソース−ドレイン電圧に対して敏感であり、ソース線バイアスは、ドレイン電圧がバイアスだけオフセットされたときに、感知操作にエラーを生じさせる。]
[0046] 図７Ａは、ビット線電圧コントロール、ワード線電圧コントロールおよびソース電圧コントロールが全てＩＣメモリチップの同じ接地を参照する在来の構成を示す。読み出し／書き込み回路３７０は１ページのメモリセルに同時に作用する。読み出し／書き込み回路中の各センスモジュール４８０は、ビット線３６などのビット線を介して対応するセルに結合される。例えば、センスモジュール４８０はメモリセル１０の伝導電流ｉ1（ソース−ドレイン電流）を感知する。伝導電流は、ソース線３４および統合ソース線４０を通ってソース制御回路４００を介してチップの接地４０１に行く前に、センスモジュールからビット線３６を通ってメモリセル１０のドレインに入ってソース１４から流れ出る。ソース線３４は、通例、メモリアレイ内の行に沿う１ページ内のメモリセルの全てのソースを結合する。集積回路チップにおいて、メモリアレイ内の個々の行のソース線３４は、全て、ソース制御回路４００に接続された統合ソース線４０の複数の枝路として互いに結合される。ソース制御回路４００は統合ソース線４０を、最終的にはメモリチップの外部接地パッド（例えば、Ｖｓｓパッド）に接続されるチップの接地４０１に引くように制御されるプルダウントランジスタ４０２を有する。ソース線の抵抗を減らすために金属ストラップが使用されたとしても、メモリセルのソース電極と接地パッドとの間にゼロでない抵抗Ｒが残る。通例、平均接地ループ抵抗Ｒは５０オームにもおよび得る。] 図７Ａ
[0047] 並行して感知されるメモリのページ全体について、統合ソース線４０を通って流れる総電流は全ての伝導電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般的に、各メモリセルは、その電荷蓄積素子にプログラムされた電荷の量に依存する伝導電流を有する。メモリセルの所与のコントロールゲート電圧について、より少量のプログラム済み電荷はより多い伝導電流を生じさせる（図４を参照）。メモリセルのソース電極と接地パッドとの間の経路に有限の抵抗が存在するときに、その抵抗における電圧降下はＶdrop〜ｉTOT Ｒにより与えられる。] 図４
[0048] 例えば、４，２５６のビット線が各々１μＡの電流で同時に放電すれば、ソース線電圧降下は４，０００線×１μＡ／線×５０オーム〜０．２ボルトに等しい。これは、接地電位にある代わりに、実効ソースが今０．２Ｖにあることを意味する。ビット線電圧およびワード線電圧は同じチップの接地４０１を参照させられるので、０．２ボルトのこのソース線バイアスは実効ドレイン電圧およびコントロールゲート電圧の両方を０．２Ｖだけ低下させる。]
[0049] 図７Ｂは、ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルにおけるエラーを示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶTは、チップの接地４０１に関してのものである。しかし、メモリセルにより見られる実効ＶT は、そのコントロールゲート３０とソース１４との間の電圧差である。供給されたＶT と実効ＶT との間にはおよそＶdropあるいはΔＶの差がある（ソース１４からソース線への電圧降下のより小さな寄与を無視して）。メモリセルのしきい値電圧が感知されるときに、このΔＶあるいはソース線バイアスは例えば０．２ボルトの感知エラーに寄与する。このバイアスは、データ依存であるために、すなわちページのメモリセルのメモリ状態に依存するために、容易には除去され得ない。] 図７Ｂ
[0050] 図７Ｂは、ソース線電圧降下により引き起こされるメモリセルのドレイン電圧レベルにおけるエラーも示している。メモリセル１０のドレイン１６に印加されるドレイン電圧は、チップの接地４０１に関してのものである。しかし、メモリセルにより見られる実効ドレイン電圧ＶDSは、そのドレイン１６とソース１４との間の電圧差である。供給されるＶDSと実効ＶDSとの間にはおよそΔＶの差がある。このΔＶあるいはソース線バイアスは、ＶDSに敏感な動作領域でメモリセルが感知されるときに、感知エラーに寄与する。前述したように、このバイアスは、データ依存であるために、すなわちページのメモリセルのメモリ状態に存するために、容易には除去され得ない。] 図７Ｂ
[0051] 図８は、４状態メモリのための１ページのメモリセルの個数分布例におけるソースバイアスエラーの効果を示す。メモリ状態の各クラスタは、それぞれ他から明確に分離された伝導電流ＩSDの１つの範囲の中にプログラムされる。例えば、ブレークポイント３８１は、「１」および「２」のメモリ状態をそれぞれ表す２つのクラスタの間の境界電流値である。「２」のメモリ状態のために必要な条件は、それがブレークポイント３８１より少ない伝導電流を有することである。ソース線バイアスがなければ、供給されるしきい値電圧ＶTに関しての個数分布は、実線の曲線により与えられる。しかし、ソース線バイアスエラーのために、各メモリセルの、そのコントロールゲートにおける実効しきい値電圧は、接地に関して供給される電圧からソース線バイアスΔＶだけ下げられる。同様に、実効ドレイン電圧も、供給される電圧からソース線バイアスだけ下げられる。] 図８
[0052] ソース線バイアスは、分布（破線）が実効電圧の不足分を補うためにより高い供給ＶTのほうへシフトするという結果をもたらす。シフトは、より高い（より低い電流）メモリ状態のものについてはより大きい。ブレークポイント３８１がソース線エラーなしの場合のために設計されれば、ソース線エラーの存在は、伝導電流を有する「１」状態の末端のいくつかが伝導なしの領域に出現させ、それはブレークポイント３８１より高いことを意味する。これは、「１」状態（より多く伝導する）のうちのいくつかが間違って「２」状態（より少なく伝導する）として区分されるという結果をもたらす。]
[0053] ソース線バイアスのドレイン補償
本発明の一態様に従えば、１ページのメモリセルが並行して感知され、それらのソースが集合アクセスノードにおいてセルソース信号を受け取るべく互いに結合されるときに、ビット線に供給される動作電圧はチップの接地ではなくて集合アクセスノードと同じ基準点を有する。そのため、集合アクセスノードとチップの接地との間のどのソースバイアス差も追跡され、供給されるビット線電圧において補償されることになる。]
[0054] 一般的に、各メモリセルはチップの接地への異なるネットワーク経路を有するので、各メモリセルからチップの接地へのソース経路は或る範囲にわたって変動する。また、各メモリセルの伝導電流は、それにプログラムされたデータに依存する。１ページのメモリセル間でも、ソースバイアスに或る程度の変動がある。しかし、基準点がメモリセルのソースになるべく近く置かれると、エラーは少なくとも最小にされる。]
[0055] 図９Ａは、本発明の１つの好ましい実施形態に従う、セルソース信号がソース線にアクセスするノードに基準点を有することによってビット線電圧制御および／またはワード線電圧制御がソースバイアスについて補償される構成を示す。図７Ａと同様に、読み出し／書き込み回路３７０は１ページのメモリセルに同時に作用する。読み出し／書き込み回路中の各センスモジュール４８０は、ビット線３６などのビット線を介して対応するセルに結合される。ページソース線３４は、メモリアレイ内の１行に沿うページの各メモリセルのソースに結合されている。複数の行のページソース線が、互いに、かつ集合アクセスノード３５を介してソース制御回路４００に結合される。ソース制御回路４００は、集合アクセスノード３５、従ってページソース線３４を、抵抗ＲS を有する統合ソース線により形成される接地経路を通してチップの接地４０１へ引くように制御されるプルダウントランジスタ４０２を有する。接地４０１は、最終的にはメモリチップの外部接地パッド（例えば、Ｖｓｓパッド）に接続される。このように、ソース制御回路４００は、集合アクセスノード３５のセルソース信号を制御する。有限抵抗接地経路に起因して、セルソース信号は０Ｖではなくて、ΔＶ1 のソースバイアスを有する。] 図７Ａ 図９Ａ
[0056] 追跡ビット線電圧クランプ７００として具体化されるビット線電圧制御は、データ依存ソースバイアスを補償するために実行される。これは、外部接地パッドの代わりに集合アクセスノード３５におけるセルソース信号と同じポイントを参照する出力電圧ＶBLC を出力７０３において生成することにより成し遂げられる。このようにして、少なくとも、統合ソース線の抵抗ＲS に起因するソースバイアスが除去される。]
[0057] 本発明の他の１つの態様に従えば、１ページのメモリセルが並行して感知され、それらのソースが同じページソース線に結合されているときに、ビット線に供給される動作電圧は、チップの接地ではなくてページソース線のアクセスノードを参照させられる。このようにして、ページアクセスノードからチップの接地までのどのソースバイアス差も追跡され、供給されるビット線電圧において補償されることになる。]
[0058] 図９Ｂは、本発明の他の１つの好ましい実施形態に従う、ページソース線を参照することによってビット線電圧制御およびワード線電圧制御がソースバイアスについて補償されることを示す。
構成は、ビット線電圧制御７００およびワード線電圧制御８００のための基準点が、今は実質的には、選択されたページソース線に置かれていることを除いて、図９Ａのものと同様である。選択されたページソース線を、基準点として作用するページアクセスノード３７に選択的に結合するために、ページソース線マルチプレクサ７８０が使用される。] 図９Ａ 図９Ｂ
[0059] 追跡ビット線電圧クランプ７００として具体化されるビット線電圧制御が、データ依存ソースバイアスを補償するために実行される。これは、外部接地パッドを参照する代わりにページソース線３４のアクセスノード３８における電圧を参照する出力電圧ＶBLCを出力７０３において生成することによって成し遂げられる。このようにして、ソースバイアスは、基準点がページに特有であるアクセスノード３７にあるために、より良好に補正される。]
[0060] 図１０は、ソースバイアスについて補償されたビット線電圧を提供するために追跡ビット線電圧制御回路と結合して動作する図９Ａおよび９Ｂに示されている好ましいセンスモジュールの略図である。図に示されている例では、センスモジュール４８０は、結合されているビット線３６を介してＮＡＮＤチェーン５０内のメモリセルの伝導電流を感知する。ビット線、センスアンプ６００または読み出しバス４９９に選択的に結合され得るセンスノード４８１を有する。最初は、絶縁トランジスタ４８２が、信号ＢＬＳによってイネーブルされたときに、ビット線３６をセンスノード４８１に接続する。センスアンプ６００は、センスノード４８１を感知する。センスアンプは、プリチャージ／クランプ回路６４０と、セル電流識別器６５０と、ラッチ６６０とを含む。] 図１０ 図９Ａ
[0061] センスモジュール４８０は、ＮＡＮＤチェーン内の選択されたメモリセルの伝導電流が感知されることを可能にする。伝導電流は、メモリセルのソースおよびドレインの間に公称電圧差が存在するときに、メモリセルにプログラムされた電荷と印加されたＶT（ｉ）との関数である。感知の前に、選択されたメモリセルのゲートへの電圧が適切なワード線およびビット線を介してセットされなければならない。
プリチャージ操作は、選択されていないワード線が電圧Ｖｒｅａｄまで充電されることから始まり、その後に、選択されたワード線を、対象となる所与のメモリ状態のための所定のしきい値電圧ＶT （ｉ）に充電する。
その後、プリチャージされた回路６４０は、ビット線電圧を感知に適する所定のドレイン電圧に至らせる。これによりＮＡＮＤチェーン５０内の選択されたメモリセルにおいてソース−ドレイン伝導電流が流れ、結合されたビット線３６を介してＮＡＮＤチェーンのチャネルから検出される。]
[0062] ＶT（ｉ）電圧が安定しているときに、選択されたメモリセルの伝導電流あるいはプログラムされたしきい値電圧が、結合されたビット線３６を介して感知され得る。そのとき、メモリセル内の伝導電流を感知するためにセンスアンプ６００はセンスノードに結合される。セル電流識別器６５０は、電流レベルの識別器あるいは比較器として役立つ。実際上、伝導電流が所与の境界電流値Ｉ0 （ｊ）より大きいか小さいかを判定する。大きければ、ラッチ６６０は、信号ＩＮＶ＝１を有する所定の状態にセットされる。
プルダウン回路４８６は、ラッチ６６０が信号ＩＮＶをハイ（ＨＩＧＨ）にセットしたことに応答してアクティブ化される。これは、センスノード４８１、従って接続されているビット線３６を、接地電圧まで引き下げる。これは、メモリセル１０内の伝導電流を、コントロールゲート電圧に関係なく、抑制する。なぜならば、そのソースとドレインとの間に電圧差がないからである。]
[0063] 図９Ａおよび９Ｂに示されているように、対応する数のセンスモジュール４８０により操作される１ページのメモリセルがある。ページコントローラ４９８は、センスモジュールの各々に制御およびタイミング信号を供給する。ページコントローラ４９８は、各センスモジュール４８０に所定の動作シーケンスを循環させると共に、動作中、所定の境界電流値Ｉ0 （ｊ）を供給する。当該技術分野で良く知られているように、境界電流値は、境界しきい値電圧、または感知のための時間間隔としても実現され得る。最後のパスの後、ページコントローラ４９８は、トランスファゲート４８８がセンスノード４８１の状態を感知データとして読み出しバス４９９に読み出すことを信号ＮＣＯで可能にする。全部で、１ページの感知データが全てのマルチパスモジュール４８０から読み出されることになる。同様のセンスモジュールが、Cerneaらにより２００４年１２月１６日に出願された「IMPROVEDMEMORY SENSINGCIRCUIT AND METHODFOR LOW VOLTAGE OPERATION」という米国特許出願第１１／０１５，１９９号（特許文献２１）に開示され、その全体が本願明細書において参照により援用されている。] 図９Ａ
[0064] センスモジュール４８０は、定電圧源を組み入れ、感知動作中ビット線間結合を避けるためにビット線を定電圧に保つ。これは好ましくはビット線電圧クランプ６１０により実行される。ビット線電圧クランプ６１０は、ビット線３６と直列のトランジスタ６１２でダイオードクランプのように動作する。そのゲートは、そのしきい値電圧ＶTNより所望のビット線電圧ＶBLだけ高い電圧に等しい定電圧ＶBLC にバイアスされる。このようにして、ビット線をセンスノード４８１から絶縁させて、ビット線のために所望のＶBL＝０．４〜０．７ボルトなどの定電圧レベルをセットする。一般的に、ビット線電圧レベルは、長いプリチャージ時間を避けるように充分に低く、さらに、接地ノイズおよびその他のファクタ、例えばＶDCが０．２ボルトより高い飽和領域で動作することなどを避けるために充分に高いようなレベルにセットされる。
従って、低いＶBL、特に線形領域に近いＶBLで動作するときには、小さな変動が伝導電流の著しい変化を生じさせ得るので、ＶBLが正確に生じることが重要である。これは、ソース線バイアスを最小にするためにＶBLC ＝ＶBL＋ＶTNが正確にセットされなければならないことを意味する。]
[0065] 図１１は、図９Ａおよび９Ｂに示されている追跡ビット線電圧制御回路の好ましい実施形態を示す。追跡ビット線電圧制御回路７００は、基本的に出力電圧ＶBLC を出力線７０３上に提供する。出力電圧は、本質的に、調整可能な抵抗器Ｒ７２０を流れる基準電流ＩREF により生成される。ＶBLC の範囲においてＩREF を一定に保つためにカスコード電流ミラー回路７３０が使用される。カスコード電流ミラー回路７３０は２つの枝路を有し、第１の枝路はダイオードとして直列に接続された２つのｎ形トランジスタ７３２，７３４により形成され、第２の、鏡映枝路は直列に接続された他の２つのｎ形トランジスタ７３６，７３８により形成される。トランジスタ７３２および７３６のゲートは相互に接続され、トランジスタ７３４および７３８のゲートは相互に接続されている。ＩREF が第１の枝路を流れ下り、また第２の枝路において鏡映されるように、ＩREF 源がトランジスタ７３２のドレインに接続されている。ＶHIGH源がトランジスタ７３６のドレインに接続されている。トランジスタ７３４および７３８のソースは相互に接続されてベースレール７０１を形成している。] 図１１ 図９Ａ
[0066] 出力電圧は、直列に接続されたトランジスタ７３６および７３８の間のタップから取られる。ベースレール７０１の電圧がＶ１であるならば、ＶBLC ＝Ｖ１＋ＶTNである。なぜならば、トランジスタ７３４のドレインにおける電圧はＶ１＋ｎ形トランジスタのしきい値電圧であり、同じＩREF が第２の枝路でも鏡映されてトランジスタ７３８のドレインに同じ電圧が現れる結果となるからである。]
[0067] ベースレール７０１における電圧Ｖ１は、電流２ＩREF に起因する抵抗器Ｒ７２０における電圧降下とノード７２１におけるベース電圧との合計により定まる。ノード７２１におけるベース電圧は、ベース電圧セレクタ７４０により選択可能である。ベース電圧セレクタ７４０は、トランジスタ７４２を介し、そのゲートにおいて制御信号ＣｏｎＳＬがアサートされているときに、ノード７２１を集合アクセスノード３５（図９Ａを参照）またはページソース線のページアクセスノード３７（図９Ｂを参照）に選択的に接続する。あるいは、セレクタ回路７２０は、トランジスタ７４４を介してそのゲートにおいて制御信号ＣｏｎＧＮＤがアサートされているときに、ノード７２１を接地４０１に選択的に接続する。従って、信号ＣｏｎＳＬがアサートされているときに、Ｖ１＝ΔＶ1 ＋２ＩREF Ｒであり、追跡ビット線電圧制御回路の出力はＶBLC ＝ΔＶ1 ＋２ＩREF Ｒ＋ＶTNであるということが分かる。ビット線電圧クランプ６１０（図１０を参照）を制御する場合、ｎ形トランジスタ７３４は、ビット線電圧クランプ６１０を形成するトランジスタと同じＶTNを有するように選択される。その後、所望のビット線電圧ＶBLが２ＩREF Ｒによりセットされるように抵抗器Ｒが調整される。集合アクセスノード３５またはページアクセスノード３７を参照することにより、接地電位より高いソースバイアスΔＶ1 の相当の部分がＶBLC において自動的に補償される。] 図１０ 図９Ａ 図９Ｂ
[0068] ソース線バイアスのコントロールゲート補償
本発明の他のもう１つの態様に従えば、１ページのメモリセルが並行して感知され、それらのソースが集合アクセスノードにおいてセルソース信号を受け取るべく互いに結合されているときに、ワード線に供給される動作電圧は、チップの接地ではなくて集合アクセスノードと同じ基準点を有する。このようにして、集合アクセスノードとチップの接地との間のどのソースバイアス差も追跡され、供給されるワード線電圧において補償されることになる。]
[0069] 図９Ａに示されているように、追跡ワード線電圧クランプ８００として具体化されるワード線電圧制御は、データ依存ソースバイアスを補償するために実行される。これは、外部接地パッドの代わりに集合ノード３５におけるセルソース信号と同じポイントを参照する出力電圧ＶWLを出力８０３において生成することにより成し遂げられる。このようにして、少なくとも、統合ソース線（図７Ａを参照）の抵抗に起因するソースバイアスが除去される。] 図７Ａ 図９Ａ
[0070] 本発明の他のもう１つの態様に従えば、１ページのメモリセルが並行して感知され、それらのソースが同じページソース線に結合されているときに、ワード線に供給される動作電圧は、チップの接地ではなくてページソース線のアクセスノードを参照させられる。このようにして、ページアクセスノードからチップの接地までのどのソースバイアス差も追跡され、供給されるワード線電圧において補償されることになる。]
[0071] 図９Ｂに示されているように、追跡ワード線電圧クランプ８００として具体化されるワード線電圧制御は、データ依存ソースバイアスを補償するために実行される。これは、外部接地パッドの代わりに、選択されたページソース線へのアクセスノード３８と同じポイントを参照する出力電圧ＶWLを出力８０３において生成することにより成し遂げられる。このようにして、ソースバイアスは、基準点がページに特有であるアクセスノード３８にあるために、より良好に補正される。] 図９Ｂ
[0072] 図１２は、図９Ａおよび９Ｂに示されている追跡ワード線電圧制御回路の好ましい実施形態を示す。追跡ワード線電圧制御回路８００は、出力８０３において所望の出力電圧ＶWLを得るために基準電圧に対して分圧器を本質的に使用する。基準電圧ＶREF がＶＲＥＦ回路８２０により提供される。ＶREF は、調整される出力ドライバ８３０により駆動される。駆動されるＶREF の出力レベルは、出力８０３においてプログラムされたＶWLを生じさせるためにＤＡＣ制御される分圧器８４０によって制御される。] 図１２ 図９Ａ
[0073] 調整される出力ドライバ８３０は、比較器８３４からの出力を駆動するｐ形トランジスタ８３２を含む。ｐ形トランジスタ８３２のドレインは電圧源ＶHIGHに接続され、そのゲートは比較器８３４の出力により制御される。比較器８３４は、ＶＲＥＦをその「−」端子において受け取り、それをｐ形トランジスタのソースからフィードバックされた信号と比較する。また、比較器の出力を「＋」端子とＡＣ結合させるためにキャパシタ８３６が使用される。ｐ形トランジスタ８３２のソースにおける電圧がＶREF より低ければ、比較器の出力はロー（Ｌｏｗ）であってｐ形トランジスタ８３２をオンに転換させ、ソースにおける電圧がＶＲＥＦのレベルまで上昇するという結果を生じさせる。一方、ＶREFを越えたならば、比較器の出力は調整を行うべくｐ形トランジスタ８３２をオフに転換させるので、駆動され調整されたＶREF が分圧器８４０に現れる。分圧器８４０は一連の抵抗器により形成され、任意の２抵抗器間のタップは、それぞれ、ＤＡＣ１などの信号によってオンにされるトランジスタ８４４などのトランジスタによって出力８０３へ切り替え可能である。このようにして、出力８０３を分圧器内の１つのタップに選択的に接続することにより、ＶREF の所望の部分、すなわち（ｎ＊ｒ／ｒTOT ）＊ＶREF を得ることができる。ここでｎは、選択されたｒＤＡＣセッティングの数である。]
[0074] ＶREF 、従ってＶWLはノード８２１を参照させられる。ノード８２１におけるベース電圧は、ベース電圧セレクタ８５０により選択可能である。ベース電圧セレクタ７４０は、トランジスタ７４２を介し、そのゲートにおいて制御信号ＣｏｎＳＬがアサートされているときに、ノード７２１を集合アクセスノード３５（図９Ａを参照）またはページソース線のページアクセスノード３７（図９Ｂを参照）に選択的に接続する。あるいは、セレクタ回路８５０は、トランジスタ８５４を介し、そのゲートにおいて制御信号ＣｏｎＧＮＤがアサートされているときに、ノード８２１を接地４０１に選択的に接続する。従って、信号ＣｏｎＳＬがアサートされているときにはΔＶ1 がノード８２１に現れ、それがＶＲＥＦ回路８２０および分圧器８４０のためのベース電圧となるということが分かる。従って、追跡ワード線電圧制御回路８００の出力はＶWL＝（ｎ＊ｒ／ｒTOT ）＊ＶREF ＋ΔＶ1 を有する。集合アクセスノード３５またはページアクセスノード３７を参照することにより、接地電位より高いソースバイアスΔＶ1 の相当の部分がＶWLにおいて自動的に補償されることになる。
代わりに、追跡電圧制御回路８００は、ビット線電圧クランプ６１０（図１０を参照）を制御するために使用されるＶBLC のためにソースバイアスを追跡するために使用され得る。本質的に、出力電圧はＶBL＋ＶTN＋ΔＶ1 を提供するようにセットされる。] 図１０ 図９Ａ 図９Ｂ
[0075] 調整されるソース電位
このセクションでは、ソース電位を調整する素子を導入する代替の実施形態のセットについて説明する。第１のセットの実施形態は、ソース電位を感知してそれを例えば０．５Ｖまたは１．０Ｖなどの定電圧で一定するように調整するフィードバック回路を使用することに依拠する。１つの代替セットの実施形態は、ソース線を接地より高いレベルに置くために非線形抵抗性素子（例えば、ダイオード）を使用する。このセクションの実施形態は、先行するセクションで示されたもの（および米国特許第７，１７３，８５４号（特許文献２２）および第７，１７０，７８４号（特許文献２３）でさらに発展したもの）と、これらが単独であるいは組み合わされて利用され得るという点で、相補的であるということに留意するべきである。]
[0076] 図１３は、先行する図からの素子の多くを含むけれども、ここでの検討のために、いくつかの回路素子を明示しないことによって、簡略化されている。数個の代表的なＮＡＮＤストリング５０が、ドレイン端子５６を通してそれらの対応するビット線３６に接続されて示されている。所与のＮＡＮＤストリング、より一般的には所与のメモリセルが、ソース線９４０に直接接続されて示されているけれども、通例数個の中間素子（ＮＡＮＤストリング内の他のメモリセル、選択ゲート、種々のスイッチまたはマルチプレクサなど）があって、それらを通して、選択されたページのメモリセルのソースがページのソース線（図７Ａの３４）に接続されて、そこから複合ソース線９４０の中へ接続されるということに留意するべきである。ここでの検討のために、種々のビット線バイアス回路およびセンスアンプ回路は円４８０により概略的に表され、そのうちの１つが選択されたもの（Ｓｅｌ．）として示されている。統合ソース線９４０は、「構造ブロック」と称されるもののセル全てについて電流を受け、図７Ａおよび９Ａの素子４０に対応する。このソース線９４０に沿う電流ＩCSは、ソース絶縁スイッチ４０２を通ってチップの接地（先行する図における４０１）へ進む。ここで、図７Ｂに関して前に論じられた、ソース線をΔＶ高める種々の抵抗は、ＲCS９０１としてまとめられているので、ΔＶ＝ＩCS×ＲCSである。] 図１３ 図７Ａ 図７Ｂ
[0077] 先行するセクションにおいて、補償が必要とされるのは、所与のページを感知するために使われているビット線回路またはワード線回路のためであったので、ビット線電圧またはワード線電圧のソース電圧への参照は主としてページに関して論じられた。このセクションの実施形態において、ワード線、ビット線、または両方への可変ΔＶ値を参照するのではなくて、感知操作中にソース線を基準値に固定するための回路素子が導入される。従って、関連ソース線９４０は、ソース線絶縁スイッチを通る電流に寄与することができ、図７Ａおよび９Ａの素子４０に対応する構造ブロックの全素子の線である。同様に、ノード９１０は、それぞれ図９Ａおよび９Ｂのノード３５および３７に例えられるべきである。ＮＡＮＤアーキテクチャでは、物理的ブロックは、１ワード線の幅にわたるＮＡＮＤストリングの集合と解されてよいので、構造ブロックは、図３に示されているように、幅がワード線で、長さが１ＮＡＮＤストリングである。ＮＯＲおよび他の構成では、１つの共通ソース線により放電させられる対応する構造である。ここで使用される構造ブロックは、フラッシュメモリにおける「ブロック」のより一般的な使用法である「消去ブロック」すなわち消去の単位とは別様に定義されているということに留意するべきである。これら２つの構造は一致してもよく、またしばしば実際に一致するけれども、より一般的な環境においては必ずしもそうでなくてもよい。] 図３ 図７Ａ 図９Ａ
[0078] 図１３に戻ると、このセクションの実施形態は、集合ノード９１０における電位が変動する量だけ高められるという問題を、それを一定値に調整することによって処理する。例えば、構造ブロックのためのソース線における跳ね返りは代表的な現行の設計では例えば０．３Ｖほどの高さになり得るので、ノード９１０を０．５Ｖ〜１．０Ｖの範囲内に保つことによって、この跳ね返りがソース電圧に影響しないように充分な空き高が存在することになる。第１のセットの実施形態は、ノード９１０の電位を調整するためにフィードバック回路を用いて、これを成し遂げる。第２のセットの実施形態はノード９１０の電位に対して非線形抵抗性素子を用いる。これらの技術はソース線を１つの基準値におおよそ一定に保つけれども、感知操作中のノード９１０における残りの変化量は、所望ならば前のセクションの技術によって補償され得る。] 図１３
[0079] さらに、ソース線９４０とワード線、ビット線、基板、またはこれらの何らかの組み合わせとの間の電圧差を調整するために、例えば能動的回路素子を使用するなどの他の相補的な技術も結合され得る。ビット線バイアスを補償するために線７０１に沿って能動的回路素子７９９を用いるためのそのようなアプローチが図１４に示されている。この簡略化された図には詳細は示されていないけれども、素子７９９は、適切なビット線電圧、そしてフィードバックループを含む。ワード線電圧を補償するためのそのような構成が、Feng Pan, Trung PhamおよびByungki Woo により本願と同時に出願されて適切な回路に関するより多くの詳細を提供する「Read, Verify Word Line Reference Voltage to Track Source Level」という米国特許出願第１１／９６１，９１７号（特許文献２４）において展開されている。] 図１４
[0080] 図１５Ａは、能動的回路を用いることによってノード９１０におけるソース線９４０とチップの接地との間における電位降下を調整するために採用される第１の実施形態を示す。トランジスタ９２３はノード９１０とチップの接地との間に接続され、そのコントロールゲートはオペアンプ９２１により駆動される。オペアンプ９２１の−入力は基準電圧に接続され、＋入力はフィードバックループとしてノード９１０のレベルに接続されている。この回路の正味の効果は、ソース線９４０における電圧を、相対的バイアスが正確に決定され得るように、線上の電流あるいはソース絶縁スイッチ４０２を通る経路上の抵抗降下とは無関係に、基準値に固定するように調整することである。当業者ならば理解できるように、オペアンプ９２１は標準的な設計により実現されることができ、回路は、安定およびその他の動作上の問題のために必要に応じて一般的に組み込まれる追加素子を含むことができる。] 図１５Ａ
[0081] 図１５Ａに加えられる回路素子は感知操作（読み出し、ベリファイ）中にソース電位を調整するために加えられるので、感知中にこれらの素子を結合させるためのスイッチおよび制御回路（図示せず）が通例包含されることになる。さらに、単一の構造ブロックを調整するための実施形態が示されているけれども、代わりの変形例において、１プレーン内に複数の構造ブロックがあるときには、そのプレーン全体のために単一のそのような回路が使用され得る。同様に、単一のそのような回路が複数のプレーンのためにも使用され得る。この場合、フィードバックループによって基準値に調整されるノードはスイッチ４０２の他方の側に存在することになる。なぜならば、このスイッチは単一のブロックに特有のものだからである。逆に、集合ソースノード９１０において１構造ブロックの全体を一緒に調整するのではなくて、より精密な調整が望まれるならば、個々のページも調整され得る（すなわち、複合線４０の代わりに図７Ａのソース線３４の各々を調整する）。けれども、それは回路と複雑さとが増大するという代償を払ってのことである。これらのコメントは、図１５Ｂ、１５Ｃ、および１６の実施形態にも当てはまる。] 図１５Ａ 図１５Ｂ 図７Ａ
[0082] 任意に、ソース絶縁スイッチ４０２は、スイッチ４０２のゲートを線９２３に沿うフィードバックループに接続することによって、プルダウン回路の一部としても使用され得る。これは、９２３に対してより小さなトランジスタを使えるであろうから、面積節約に帰着し得る。スイッチ４０２が適切に選択されたならば、或る場合には９２３なしで済ませることができる。しかし、スイッチ４０２は、付加的な機能を有し、従ってこの調整機能のために最適化され得るであろうから、大抵の場合に調整プロセスを提供するかあるいは強化するためにトランジスタ９２３が使用されると思われる。]
[0083] オペアンプ９２１に印加される基準電圧のために選択される値を接地として選ぶことができ、或るアプリケーションでは好ましいことであり得る。しかし、電圧を所与のレベルに調整するためには普通はその所望のレベルのいずれの側でも１つの範囲の電圧を使用するので、０Ｖでの調整は通例負の電圧が利用可能であることを必要とし、それは普通は望ましくない困った問題である。大抵の場合は、生じかねないソース電位における跳ね返りの予想される最高値より幾分高い基準値を使用することがより実際的である。例えば、ΔＶの最高値が０．３Ｖ程度であろうと予想されるならば、基準電圧は０．５Ｖあるいは１．０Ｖに選択され得る。その後、読み出しおよびベリファイレベル中のバイアスレベルは、この高められた、充分に一定したソースバイアスを反映するように調整される。]
[0084] 図１５Ａの構成は下向きに調整するだけである。回路におけるプルアップの量が不十分ならば、図１５Ｂのもののような実施形態が使用され得る。図１５Ｂでは、ソース電位が下がり過ぎることを防ぐように安定性を改善するために最低バイアスを保証するために、無補償電流源Ｉｂｉａｓ９３０が付加されるが、それは電流使用が増えるという代償を払った上でのことである。
図１５Ｃの実施形態では、電流源はフィードバックループの中に持ち込まれている。より具体的には、電流源９３０は、経路９３１に沿うオペアンプ９２１の出力によってそのコントロールゲート電圧がセットされるＰＭＯＳトランジスタとして実現される。調整されるプルアップ素子を使用すれば、プルアップまたはプルダウンの量をより正確に補償することができる。所与のアプリケーションにおいてどれが好ましいのか、図１５Ａ〜Ｃの実施形態から選ぶ際は、回路設計でよくあることだが、安定性、複雑さ、電力消費、レイアウト面積などのバランスを取って設計を選択することになる。] 図１５Ａ 図１５Ｂ 図１５Ｃ 図１６
[0085] ソース電位を高められた一定のレベルに保つための代替の実施形態が図１６に示されている。この実施形態では、図１５Ａ〜Ｃの能動的素子が、ダイオード９５０などの非線形抵抗性素子に替えられ、ダイオード接続されたトランジスタあるいは他のありふれた装置により実現され得る。そのようなクランプの使用は、必要なレイアウト面積が図１５Ａ〜Ｃと比べて少ないという利点を有する。ここに示されている基本的な構成は、ダイオード９５０が適切に選択されることを必要とするほかに、温度および電圧変動に対する制御を能動回路ベースの実施形態と同じくらいに正確に行なう能力を欠いている。] 図１５Ａ 図１５Ｂ 図１５Ｃ 図１６
[0086] 本発明の種々の態様をいくつかの実施形態に関して記述してきたが、添付されている特許請求の範囲全体の中で本発明が保護を受ける権利を有するということが理解される。]

权利要求:

請求項1
並行して感知されるべきメモリセルの個々のページを有する不揮発性記憶装置であって、各メモリセルは、ソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、ページ内の各メモリセルの前記ソースに接続可能なページソース線と、構造ブロックの個々のページソース線に結合された集合ノードと、メモリ操作のために選択されたページのページソース線に前記集合ノードを介して結合されたソース絶縁スイッチと、第１の基準電圧に接続された第１の入力を有すると共に前記集合ノードに接続可能であるフィードバックループとして接続された第２の入力を有する能動的回路素子を含むソース電位調整回路と、を備える不揮発性記憶装置。
請求項2
請求項１記載の不揮発性記憶装置において、前記第２の入力は、前記能動的回路素子の出力により制御されるトランジスタを通して接地基準に接続される不揮発性記憶装置。
請求項3
請求項１記載の不揮発性記憶装置において、前記ソース絶縁スイッチは、前記集合ノードがそれを通して接地基準に接続されるところのトランジスタを含み、前記トランジスタは前記フィードバックループにより制御される不揮発性記憶装置。
請求項4
請求項１記載の不揮発性記憶装置において、制御回路をさらに備え、それによって前記フィードバックループは感知操作中に前記集合ノードに接続される不揮発性記憶装置。
請求項5
請求項１記載の不揮発性記憶装置において、前記選択されたページの各メモリセルの前記ドレインに接続可能な関連するビット線と、感知操作のために前記選択されたページの各メモリセルの前記関連するビット線に所定のビット線電圧を提供するためのビット線電圧源と、前記選択されたページの各メモリセルの前記コントロールゲートに接続可能なワード線と、前記感知操作のために前記選択されたページの各メモリセルの前記ワード線のために所定のワード線電圧を提供するためのワード線電圧源回路と、をさらに備え、前記感知操作中、前記第１の基準電圧は、前記ワード線電圧および前記ビット線電圧とは無関係である不揮発性記憶装置。
請求項6
請求項１記載の不揮発性記憶装置において、前記集合ノードに接続可能なプルアップ素子をさらに備える不揮発性記憶装置。
請求項7
請求項６記載の不揮発性記憶装置において、前記プルアップ素子は、前記能動的回路素子により調整される不揮発性記憶装置。
請求項8
請求項１記載の不揮発性記憶装置において、前記第１の基準電圧は、０．５Ｖから１．０Ｖまでの範囲の中にある不揮発性記憶装置。
請求項9
請求項１記載の不揮発性記憶装置において、前記第１の基準電圧は、接地基準である不揮発性記憶装置。
請求項10
請求項１記載の不揮発性記憶装置において、前記記憶装置は複数のプレーンを有し、前記ソース電位調整回路は前記プレーンのうちの第１のもののためのものであり、前記プレーンのうちの他のものは異なるソース電位調整回路を有する不揮発性記憶装置。
請求項11
請求項１記載の不揮発性記憶装置において、前記メモリセルは、ＮＡＮＤ形アーキテクチャに従って組織されている不揮発性記憶装置。
請求項12
並行して感知されるべきメモリセルの個々のページを有し、各メモリセルがソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、メモリセルのページを感知する方法であって、ページソース線を提供するステップと、前記ページの各メモリセルの前記ソースを前記ページソース線に結合するステップと、感知操作のためのソース電圧制御回路への接続のために前記ページソース線を構造ブロックの集合ノードに結合するステップと、前記集合ノードをソース電位調整回路のフィードバックループに結合するステップであって、第１の入力を有すると共に前記フィードバックループに接続された第２の入力を有する能動的回路素子を前記ソース電位調整回路が含む、フィードバックループに結合するステップと、第１基準電圧を前記第１の入力に印加するステップと、を含む方法。
請求項13
請求項１２記載の方法において、前記第２の入力は、トランジスタを通して接地基準に接続され、前記方法は、前記能動的回路素子の出力によって前記トランジスタを制御するステップをさらに含む方法。
請求項14
請求項１２記載の方法において、前記ソース絶縁スイッチは、前記集合ノードがそれを通して接地基準に接続されるところのトランジスタを含み、前記方法は、前記フィードバックループによって前記トランジスタを制御するステップをさらに含む方法。
請求項15
請求項１２記載の方法において、前記フィードバックループを前記集合ノードに接続するステップをさらに含む方法。
請求項16
請求項１２記載の方法において、前記不揮発性記憶装置は、前記ページの各メモリセルの前記ドレインに結合する関連するビット線と、前記ページの各メモリセルの前記コントロールゲートに結合するワード線とをさらに有し、前記方法は、前記感知操作のために前記ページの各メモリセルの前記関連するビット線に所定のビット線電圧を提供するステップと、前記感知操作のために前記ページの各メモリセルの前記ワード線のために所定のワード線電圧を提供するステップと、をさらに含み、前記感知操作中、前記第１基準電圧は、前記ワード線電圧および前記ビット線電圧とは無関係である方法。
請求項17
請求項１２記載の方法において、前記集合ノードに接続可能なプルアップ素子を接続するステップをさらに含む方法。
請求項18
請求項１７記載の方法において、前記プルアップ素子を前記能動的回路素子によって調整するステップをさらに含む方法。
請求項19
並行して感知されるべきメモリセルの個々のページを有する不揮発性記憶装置であって、各メモリセルはソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、ページ内の各メモリセルの前記ソースに接続可能なページソース線と、構造ブロックの個々のページソース線に結合された集合ノードと、メモリ操作のために選択されたページのページソース線に前記集合ノードを介して結合されたソース絶縁スイッチと、前記集合ノードと接地基準との間に接続可能な非線形抵抗性素子と、を備える不揮発性記憶装置。
請求項20
請求項１９記載の不揮発性記憶装置において、前記非線形抵抗性素子は、ダイオードである不揮発性記憶装置。
請求項21
請求項１９記載の不揮発性記憶装置において、制御回路をさらに備え、これにより前記非線形抵抗性素子は感知操作中に前記集合ノードに接続される不揮発性記憶装置。
請求項22
並行して感知されるべきメモリセルの個々のページを有し、各メモリセルがソースと、ドレインと、電荷蓄積ユニットと、前記ドレインおよび前記ソースに沿う伝導電流を制御するためのコントロールゲートとを有する不揮発性記憶装置において、メモリセルのページを感知する方法であって、ページソース線を提供するステップと、前記ページの各メモリセルの前記ソースを前記ページソース線に結合するステップと、感知操作のためのソース電圧制御回路への接続のために前記ページソース線を構造ブロックの集合ノードに結合するステップと、前記集合ノードを接続可能な非線形抵抗性素子によって接地基準に結合するステップと、を含む方法。
請求項23
請求項２２記載の方法において、前記非線形抵抗性素子は、ダイオードである方法。
請求項24
請求項２２記載の方法において、前記非線形抵抗性素子を前記集合ノードに接続するステップをさらに含む方法。