Ｕｓｂブリッジ

专利摘要:
ブリッジ回路１０が第１のデータポートＡ１およびＡ２と第２のデータポートＢ１およびＢ２との間に提供されている。ブリッジ回路は、第１のデータポートにリンクされた少なくとも１つの入力バッファ１１、１４および少なくとも１つのトリステート出力バッファ１２、１３を含む第１のトランシーバ段階４０、第２のデータポートにリンクされた少なくとも１つの入力バッファ２１、２４および少なくとも１つのトリステート出力バッファ１２、１３を含む第２のトランシーバ段階５０、第１のデータポートでパケットの着信を検出するための第１の検出回路３１、第２のデータポートでパケットの着信を検出するための第２の検出回路３７を備えている。第１および第２の検出回路で実行される検出に応じて、選択回路３４、３５が第１または第２のトランシーバ段階のトリステート出力バッファの出力を有効にする。
公开号:JP2011508298A
申请号:JP2010538930
申请日:2007-12-21
公开日:2011-03-10
发明作者:デユバル，バンジヤマン；ポメー，アラン；レデイエ，ロベール
申请人:アンビア；ジエマルト・エス・アー；
IPC主号:G06F13-38

专利说明:

[0001] 本発明は、ユニバーサルシリアルバス（ＵＳＢ）で、その仕様がＵＳＢ Ｉｍｐｌｅｍｅｎｔｅｒｓ Ｆｏｒｕｍ（ＵＳＢ−ＩＦ）により公開されているものに関する。より詳細には、本発明はＵＳＢインタフェース間のブリッジに関する。]
背景技術

[0002] パソコンの世界では、ＵＳＢが広く使用されている。多くの周辺機器が開発され、パソコンホストに接続すると追加の機能がパソコンホストに提供される。また最近、ＵＳＢは組み込みシステム、より詳細には、モバイルプラットフォームにも採用されている。そのような使用例の場合、「Ｉｎｔｅｒ Ｃｈｉｐ ＵＳＢ（ＩＣ＿ＵＳＢ）仕様」と呼ばれるＵＳＢ２．０仕様に対する補足仕様が策定され、ＵＳＢ−ＩＦにより公開されている一連の仕様に補足仕様として含まれている。この補足仕様では、シールドケーブルが不要で、それらのＩＣの隔離距離が１０ｃｍ未満の場合の集積回路（ＩＣ）間のＵＳＢリンクの電気的詳細が規定されている。ＩＣ＿ＵＳＢ仕様は、これ以降セクション７の電気的特性として参照する、２０００年４月２７日付のユニバーサルシリアルバス仕様リビジョン２．０のセクション７で仕様された電気的特性の代わりに使用される。]
[0003] ２００６年５月に公開されたＩＣ＿ＵＳＢ仕様では、集積回路が、物理（ＰＨＹ）層やシールドケーブルがない状態でのロースピード（ＬＳ）、フルスピード（ＦＳ）、および他の速度で、接地、すなわちＧＮＤおよび電源、すなわちＩＣ＿ＶＤＤに隣接した２本のワイヤ、すなわちＩＣ＿ＤＰおよびＩＣ＿ＤＭにより通信でき、信号スイングの低減化もゼロ電源アイドル状態も可能である。セクション７互換トランシーバの場合、ＰＨＹが論理信号でアクティブ化され、ＰＨＹで２つのデータ回線Ｄ＋およびＤ−が駆動し、電源電圧ＶＢＵＳに関係なく適切なアナログ信号を含むＵＳＢケーブルで伝達される。]
[0004] ＩＣ＿ＵＳＢトランシーバでは、電源電圧ＩＣ＿ＶＤＤによりＩＣ＿ＤＰおよびＩＣ＿ＤＭの論理信号スイングが定義される。論理信号スイングは、ＩＣ＿ＵＳＢを実装するチップの電圧クラスによる電源電圧ＩＣ＿ＶＤＤに関連している。バッファには、出力信号で実行可能なスルーレート制御を伴う論理回路が含まれ、電磁干渉を最小限にする。]
[0005] ＩＣ＿ＵＳＢ技術により、組み込みシステムのＵＳＢ向けに新しい適用分野を開発するのに役立つ。欧州電気通信標準化機構（ＥＴＳＩ）は、２００６年１１月にこの技術を、ＵＩＣＣと呼ばれる新しいＳｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｏｄｕｌｅ（ＳＩＭ）周辺機器のハイスピードプロトコルとして選定した。ＵＩＣＣ仕様は２００７年５月にＥＴＳＩにより採用および公開され、２００７年６月初めに３ＧＰＰ標準化機構によりリリース７に含められた。ＵＩＣＣは、ＩＣ＿ＵＳＢ技術を利用する大量な生産品の一例に過ぎない。]
発明が解決しようとする課題

[0006] 現在、これらのＵＳＢ回路のほとんどが共通のＵＳＢポートのドライバとしての使用が意図されているので、ＵＳＢ回路はユニバーサルシリアルバス仕様リビジョン２．０のセクション７に準拠している。さらに、例えば電話のハンドセットなどの一部のＵＳＢデバイスには、ＵＳＢ２．０のセクション７と互換性のある外部ＵＳＢポート、およびＩＣ＿ＵＳＢと互換性のある内部ＵＳＢポートが必要な場合がある。他にも、パソコンのＵＳＢポートにＩＣ＿ＵＳＢをデバイス接続するという必要性が生じる場合がある。当業者は、直接の互換性がない異なる種類のＵＳＢデバイスを相互接続する解決策を持ち合わせていない。]
課題を解決するための手段

[0007] 本発明では、セクション７の電気的特性またはＩＣ＿ＵＳＢの電気的特性に準拠しているＵＳＢホストポートとＩＣ＿ＵＳＢの電気的特性またはセクション７の電気的特性にそれぞれ準拠しているＵＳＢ周辺機器との間のインタフェースを開示している。第１の電圧クラスを有しＩＣ＿ＵＳＢの電気的特性を備えるＵＳＢホストと第２の電圧クラスを有しＩＣ＿ＵＳＢの電気的特性を備えるＵＳＢ周辺機器との間でのみ適応できる。]
[0008] 特に、本発明は第１のデータポートと第２のデータポートとの間のブリッジ回路に関する。前記ブリッジ回路は、第１のトランシーバ段階、第２のトランシーバ段階、第１の検出回路、第２の検出回路、および選択回路を備えている。第１のトランシーバ段階は、第１の電圧範囲内で提供される。前記第１のトランシーバ段階には、第１のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第１のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファが含まれる。第２のトランシーバ段階は、第２の電圧範囲内で提供される。前記第２のトランシーバ段階には、第２のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第２のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファが含まれる。第１の検出回路は第１のトランシーバ段階にリンクされ、第１のデータポートでパケットの着信を検出する。第２の検出回路は第２のトランシーバ段階にリンクされ、第２のデータポートでパケットの着信を検出する。選択回路により、第１および第２の検出回路で実行される検出に応じて、第１または第２のトランシーバ段階のトリステート出力バッファの出力が有効になる。]
[0009] 優先的に、第１の検出回路が第１のトランシーバ段階の入力バッファで信号遷移を検出する。前記遷移によって、第２のトランシーバ段階のトリステート出力バッファの出力が有効になる。第２の検出回路が第２のトランシーバ段階の入力バッファで信号遷移を検出する。前記遷移によって、第１のトランシーバ段階のトリステート出力バッファの出力が有効になる。第１のデータポートまたは第２のデータポートに着信するパケットの終端を検出するために、少なくとも１つの第３の検出回路を含めることができる。]
[0010] 異なる方法の場合、本発明は、第１のトランシーバ段階と第２のトランシーバ段階を含むブリッジ回路を通して、第１のデータポートと第２のデータポートとの間の通信を確立するための方法に関する。第１のトランシーバ段階は、第１の電圧範囲内で提供される。前記第１のトランシーバ段階には、第１のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第１のデータポートにリンクされた入力を有する少なくとも１つのトリステート出力バッファが含まれる。第２のトランシーバ段階は、第２の電圧範囲内で提供される。前記第２のトランシーバ段階には、第２のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第２のデータポートにリンクされた入力を有する少なくとも１つのトリステート出力バッファが含まれる。より詳細には、検出ステップと有効化ステップが方法に含まれる。検出ステップでは、第１のデータポートおよび第２のデータポートでのパケットの着信が検出される。検出が第１のデータポートまたは第２のデータポートそれぞれで発生する場合、有効化ステップにより、第２または第１のトランシーバ段階それぞれのトリステート出力バッファの出力、および第２のデータポートまたは第１のデータポートそれぞれでの検出の抑制が有効になる。]
[0011] 優先的な方法の場合、パケットの検出が第１のデータポートで発生すると、入力バッファの出力から搬送されるデータは遅延され、次に、第２のトランシーバ段階のトリステート出力バッファの入力に転送される。パケットの検出が第２のデータポートで発生すると、入力バッファの出力から搬送されるデータは遅延され、次に、第１のトランシーバ段階のトリステート出力バッファの入力に転送される。]
[0012] 本発明および本発明の他の特徴と利点は、添付図面に関連して行われる以下の詳しい説明によりよく理解されるはずである。]
図面の簡単な説明

[0013] 本発明の一使用例を例示する図である。
本発明の異なる使用例を例示する図である。
本発明のさらに異なる使用例を例示する図である。
図１の使用例で使用されるプルアップおよびプルダウンメカニズムの詳細図である。
図２の使用例で使用されるプルアップおよびプルダウンメカニズムの詳細図である。
図３の使用例で使用されるプルアップおよびプルダウンメカニズムの詳細図である。
図４から図６を単一デバイスに統合するための好適な実施形態を示す図である。
パケットの開始と終了でのＵＳＢ信号のタイミングを示す図である。
データ適応のための回路のコア要素を示す図である。] 図１ 図２ 図３ 図４ 図６
実施例

[0014] 図１では、本発明の第１の使用例を例示している。ホスト１は、セクション７の電気的要件を備えるＵＳＢ２．０に従うホストである。周辺機器３は、ＩＣ＿ＵＳＢの電気的要件を備える周辺機器である。ブリッジ２がホスト１と周辺機器３との間に取り付けられ、セクション７のホストポートと任意の電圧クラスの任意のＩＣ＿ＵＳＢ周辺機器ポートとの間の電気的接続が可能になる。] 図１
[0015] ホスト１のポート、ＶＢＵＳ、ＧＮＤ、およびデータ回線Ｄ＋とＤ−は、セクション７の電気的特性と互換性のある、ブリッジ２の第１のポート、ＶＣＣ１、ＧＮＤ、およびデータ回線Ａ１とＡ２とそれぞれ接続されている。ブリッジ２の第２のポートは、ＩＣ＿ＵＳＢの電気的特性と互換性がある。これら第２のポート、ＶＣＣ２、ＧＮＤ、およびデータ回線Ｂ１とＢ２は、周辺機器３の各ポート、ＩＣ＿ＶＤＤ、ＧＮＤ、およびデータ回線ＩＣ＿ＤＰとＩＣ＿ＤＭにそれぞれ接続されている。]
[0016] ＶＢＵＳは、ＶＣＣ１に電源を供給し、定格値は５ボルトである。ＶＣＣは、ＶＣＣ２およびＩＣ＿ＶＤＤに電源を供給し、その定格値は１ボルトから３ボルトの範囲内である。電源ＶＣＣはＶＢＵＳから独立している。]
[0017] 少なくとも電源電圧のいずれかは最小値を上回っておらず、ブリッジ２のポートＡ１、Ａ２、Ｂ１、およびＢ２はハイインピーダンス状態である。第１のポートＡ１およびＡ２のプルダウン抵抗（この図１には図示せず）は、電源投入シーケンス中のできるだけ早期にＧＮＤに接続される。電源電圧、ＶＣＣ１とＶＣＣ２の両方が存在し、特定の制限内で、ブリッジ２によりホスト１と周辺機器３との間の通信パスが確立できるようになる。周辺機器３がバスに接続し、ＦＳ時にポートＩＣ＿ＤＰをプルアップする場合、ブリッジ２はポートＡ１がセクション７に従う周辺機器のＤ＋ポートであるかのようにポートＡ１をプルアップする。ホストは、そのポートＤ＋でのＦＳデバイスの接続を検出する。] 図１
[0018] ブリッジ２に周辺機器３を接続し、ホスト１にブリッジ２を接続すると、ブリッジ２はアイドル状態になる。ホスト１からのパケットの開始（ＳＯＰ）を検出すると、ブリッジ２はパケットを周辺機器３に搬送する。パケットの終了（ＥＯＰ）で送信パケットの終了が通知されると、ブリッジ２はアイドル状態に戻る。周辺機器３からのＳＯＰを検出すると、ブリッジ２はパケットをホスト１に搬送する。ＥＯＰで送信パケットの終了が通知されると、ブリッジ２はアイドル状態に戻る。]
[0019] ブリッジがアイドル状態の場合、ホスト１とブリッジ２との間のＵＳＢセグメントおよびブリッジ２と周辺機器３との間のＵＳＢセグメントはどちらもアイドルである。ポートＡ１およびＡ２はハイインピーダンス状態である。ポートＶＣＣ２に入力する電源電流は１マイクロアンペア未満で、ポートＶＣＣ１に入力する電源電流は５００マイクロアンペア未満であるが、ポートＡ１のプルアップ抵抗にバイアスをかけ、第１のポートのレシーバに電源を供給するのに十分なＶＴＥＲＭ電圧（定格値では３．３ボルト）を生成できる。]
[0020] ブリッジ２のポートＢ１およびＢ２は電圧クラスＶＣＣによりＩＣ＿ＵＳＢホストポートのように動作する。動的電力消費は、ポートＡ１、Ａ２、Ｂ１、およびＢ２の容量性負荷にのみ関連している。]
[0021] 当業者は、ブリッジ２はエニュメレートされず、ホスト１によりＵＳＢアドレスに割り当てられていないこと認識できる。ブリッジ２はパススルー要素で、ＵＳＢハブとは明らかに異なるものである。]
[0022] 図２では、本発明の第２の使用例を例示している。ホスト４は、ＩＣ＿ＵＳＢの電気的要件に従うホストである。周辺機器６は、セクション７の電気的要件を備えるＵＳＢ２．０に従う周辺機器である。ブリッジ５がホスト４と周辺機器６との間に取り付けられ、セクション７の周辺機器ポートと任意の電圧クラスの任意のＩＣ＿ＵＳＢホストポートとの間の電気的接続が可能になる。] 図２
[0023] ＩＣ＿ＵＳＢホストの７ポートには、ＩＣ＿ＵＳＢの電気的特性がある。これらのポート、ＩＣ＿ＶＤＤＡ、ＧＮＤ、およびデータ回線ＩＣ＿ＤＰＡとＩＣ＿ＤＭＡは、ブリッジ５の第１のポート、ＶＣＣ１、ＧＮＤ、およびデータ回線Ａ１とＡ２にそれぞれ接続されている。ブリッジ５の第１のポートには、ＩＣ＿ＵＳＢの電気的特性がある。]
[0024] ブリッジ５の第２のポートには、セクション７の電気的特性がある。これら第２のポート、ＶＣＣ２、ＧＮＤ、およびデータ回線Ｂ１とＢ２は、セクション７の周辺機器６の周辺機器ポート、ＶＢＵＳ、ＧＮＤ、およびデータ回線Ｄ＋とＤ−にそれぞれ接続されている。]
[0025] ＩＣ＿ＶＤＤＡはＶＣＣ１に電源を供給し、その定格値は１ボルトから３ボルトの範囲内である。外部ＶＢＵＳはＶＣＣ２および周辺機器のＶＢＵＳに電源を供給し、その定格値は５ボルトである。ＩＣ＿ＶＤＤＡおよびＶＢＵＳの電源投入は任意の順序で行われる可能性がある。]
[0026] 少なくとも電源電圧のいずれかは最小値を上回っておらず、ポートＡ１、Ａ２、Ｂ１、およびＢ２はどちらもハイインピーダンス状態である。電源電圧、ＩＣ＿ＶＤＤＡとＶＢＵＳの両方が存在し、特定の制限内で、ブリッジ５によりホストと周辺機器との間の通信パスが確立できるようになる。ブリッジ５の第２のポートと第１のポートのプルダウン抵抗は、電源投入シーケンス中のできるだけ早期にＧＮＤに接続される。]
[0027] セクション７の周辺機器６がバスに接続し、ＦＳ時にポートＤ＋をプルアップする場合には、ブリッジ５はポートＡ１がＦＳのＩＣ＿ＵＳＢ周辺機器のＩＣ＿ＤＰＡポートであるかのようにポートＡ１をプルアップする。次いでホストは、そのダウンストリームポートでのＦＳデバイスの接続を検出する。]
[0028] ブリッジ５に周辺機器６を接続し、ホスト４にブリッジ５を接続すると、ブリッジ５はアイドル状態になる。ホスト４からのＳＯＰを検出すると、ブリッジ５はパケットを周辺機器６に搬送する。ＥＯＰで送信パケットの終了が通知されると、ブリッジ５はアイドル状態に戻る。周辺機器６からのＳＯＰを検出すると、ブリッジ５はパケットをホスト４に搬送する。ＥＯＰで送信パケットの終了が通知されると、ブリッジ５はアイドル状態に戻る。]
[0029] バスがアイドル状態の場合、ホスト４とブリッジ５との間のＵＳＢセグメントおよびブリッジ５と周辺機器６との間のＵＳＢセグメントはどちらもアイドルである。ポートＶＣＣ１に入力する電源電流は１マイクロアンペア未満である。ポートＶＣＣ２に入力する電源電流は３００マイクロアンペア未満であるが、第２のデータポートＢ１とＢ２のブリッジのレシーバおよびトランスミッタで使用されるＶＴＥＲＭ電圧（定格３．３ボルト）を十分生成することができる。]
[0030] ブリッジ５のポートＢ１およびＢ２はセクション７のホストポートとして動作する。ブリッジ５のポートＡ１およびＡ２はＩＣ＿ＵＳＢ周辺機器ポートとして動作する。ＶＣＣ１の動的電力消費は、Ａ１およびＡ２の容量性負荷にのみ関連している。ＶＣＣ２の動的電力消費はＢ１およびＢ２の容量性負荷に関連している。]
[0031] 当業者は、ブリッジ５により任意の電圧クラスを有する１つのＩＣ＿ＵＳＢホスト４がセクション７の周辺機器６と通信できることを認識できる。さらに、ブリッジ５はエニュメレートされず、ＵＳＢホスト４によりＵＳＢアドレスに割り当てられてもいない。]
[0032] 図３では、本発明の第３の使用例を例示している。ホスト４は、ＩＣ＿ＵＳＢの電気的要件を備えるホストである。周辺機器３はＩＣ＿ＵＳＢの電気的要件を備える周辺機器であるが、ホスト４の電圧クラスとは異なる電圧クラスを備えている。ブリッジ７がホスト４と周辺機器６との間に取り付けられ、ホストと異なる２つの電圧クラスを有する周辺機器との間の電気的接続が可能になる。] 図３
[0033] ホスト４のポートには、ＩＣ＿ＵＳＢの電気的特性がある。これらのポート、ＩＣ＿ＶＤＤＡ、ＧＮＤ、およびデータ回線ＩＣ＿ＤＰＡとＩＣ＿ＤＭＡは、ブリッジ７の第１のポート、ＶＣＣ１、ＧＮＤ、およびデータ回線Ａ１とＡ２にそれぞれ接続されている。ブリッジ７の第１のポートには、ホスト４と同じ電圧クラスのＩＣ＿ＵＳＢの電気的特性がある。]
[0034] ブリッジ７の第２ポートには、ＩＣ＿ＵＳＢの電気的特性がある。これらのポート、ＶＣＣ２、ＧＮＤ、およびデータ回線Ｂ１とＢ２は、周辺機器３の各ポート、ＩＣ＿ＶＤＤＢ、ＧＮＤ、およびデータ回線ＩＣ＿ＤＰＢとＩＣ＿ＤＭＢにそれぞれ接続されている。ブリッジ７の第２のポートには、周辺機器３と同じ電圧クラスのＩＣ＿ＵＳＢの電気的特性がある。]
[0035] ＩＣ＿ＶＤＤＡはＶＣＣ１に電源を供給し、その定格値は１．０ボルトから３．０ボルトの範囲内である。ＶＣＣは、ＶＣＣ２およびＩＣ＿ＶＤＤＢに電源を供給し、その定格値は１．０ボルトから３．０ボルトの範囲内である。ＩＣ＿ＶＤＤＡの電圧は第１のＩＣ＿ＵＳＢ電圧クラスで、ＩＣ＿ＶＤＤＢの電圧は第２のＩＣ＿ＵＳＢ電圧クラスである。例えば、ＩＣ＿ＶＤＤＡは定格１．８ボルトとすることができ、一方ＩＣ＿ＶＤＤＢは定格３．０ボルトにすることができる。ブリッジ７を使用しないと、ホスト４と周辺機器３は通信できないはずである。]
[0036] ＩＣ＿ＶＤＤＡおよびＶＣＣの電源投入は任意の順序で行われる可能性がある。少なくとも電源電圧のいずれかは最小値を上回っておらず、ポートＡ１、Ａ２、Ｂ１、およびＢ２はどちらのポートもハイインピーダンス状態である。ブリッジ７のデータポートＡ１、Ａ２、Ｂ１、およびＢ２のプルダウン抵抗は、電源投入シーケンス中のできるだけ早期にＧＮＤに接続される。電源電圧、ＩＣ＿ＶＤＤＡとＶＣＣの両方が存在し、特定の制限内で、ブリッジ７によりホスト４と周辺機器３との間の通信パスが確立できるようになる。]
[0037] ＩＣ＿ＵＳＢ周辺機器がバスに接続し、ＦＳ時にポートＩＣ＿ＤＰＢをプルアップする場合、ブリッジ７はポートＡ１がＦＳのＩＣ＿ＵＳＢ周辺機器のＩＣ＿ＤＰＡポートであるかのようにポートＡ１をプルアップする。ホストは、ポートＩＣ＿ＤＰＡでのＦＳデバイスの接続を検出する。]
[0038] ブリッジ７に周辺機器３を接続し、ホスト４にブリッジ７を接続すると、ブリッジ７はアイドル状態になる。ホスト４からのＳＯＰを検出すると、ブリッジ７はパケットを周辺機器３に搬送する。ＥＯＰで送信パケットの終了が通知されると、ブリッジ７はアイドル状態に戻る。周辺機器３からのＳＯＰを検出すると、ブリッジ７はパケットをホスト４に搬送する。ＥＯＰで送信パケットの終了が通知されると、ブリッジ７はアイドル状態に戻る。]
[0039] バスがアイドル状態の場合、ホスト４とブリッジ７との間のＵＳＢセグメントおよびブリッジ７と周辺機器３との間のＵＳＢセグメントはどちらもアイドルである。ポートＶＣＣ１に入力する電源電流およびポートＶＣＣ２に入力する電源電流は１マイクロアンペア未満である。]
[0040] ブリッジ７のポートＡ１およびＡ２はＩＣ＿ＵＳＢの周辺機器ポートとして動作し、ブリッジ７のポートＢ１およびＢ２はＩＣ８ＵＳＢのホストポートとして動作する。動的電力消費は、Ａ１、Ａ２、Ｂ１、およびＢ２の容量性負荷にのみ関連している。]
[0041] 当業者は、ブリッジ７により、第１の電圧クラスを有するＩＣ＿ＵＳＢのホスト４が第２の電圧クラスを有するＩＣ＿ＵＳＢ周辺機器３と通信できることを認識できる。さらに、ブリッジ７はエニュメレートされず、ＵＳＢホスト４によりＵＳＢアドレスに割り当てられてもいない。]
[0042] 図４では、ホスト１、ブリッジ２、および周辺機器３に対応する図１の使用例で使用されているプルアップおよびプルダウンメカニズムを詳述している。] 図１ 図４
[0043] ブリッジ２には、第１のポートＡ１のスイッチングトランジスタＳＷ２１と直列のプルアップ抵抗Ｒ２１が含まれており、前記プルアップ抵抗Ｒ２１はＵＳＢ２．０のセクション７に準拠している。プルダウン抵抗Ｒ２２およびＲ２３は、ブリッジ２の第２のポートの各データポートＢ１およびＢ２それぞれと接地ポートＧＮＤとの間でスイッチングトランジスタＳＷ２２およびＳＷ２３と直列である。]
[0044] ＩＣ＿ＵＳＢ補足仕様で指定されているように、抵抗Ｒ３１はおよそ１．５キロオームで、抵抗Ｒ２２、Ｒ２３、Ｒ３２、Ｒ３３、およびＲ３４はおよそ５０キロオームである。セクション７で指定されているように、抵抗Ｒ１１およびＲ１２はおよそ１５キロオームで、抵抗Ｒ２１はおよそ１．５キロオームである。]
[0045] 以下では、時系列ステップ１から７で、ホスト１に周辺機器３を接続するために実装される機能的シーケンスが説明されている。]
[0046] ステップ１。電源投入シーケンスの後は次のようになる：
ブリッジ２で、スイッチングトランジスタＳＷ２１が開き、スイッチングトランジスタＳＷ２２およびＳＷ２３が閉じられる。
周辺機器３では、スイッチングトランジスタＳＷ３３およびＳＷ３４が閉じられ、スイッチングトランジスタＳＷ３１およびＳＷ３２が開く。]
[0047] ステップ２。周辺機器３（ＦＳ）がＩＣ＿ＵＳＢに接続する。スイッチングトランジスタＳＷ３１が閉じることにより、ＩＣ＿ＤＰＢがプルアップされる。次にブリッジ２により、データポートＢ１のプルアップが検出され、その情報がＡＴ１０１に伝達される。ＡＴ１０１により、データポートＡ１をプルアップするスイッチングトランジスタＳＷ２１が制御される。]
[0048] ステップ３。ホスト１により、そのデータポートＤ＋の新しいデバイスが検出され、ホストコントローラはリセット通知信号をブリッジ２経由で周辺機器３に送信する。ブリッジ２により、リセット通知信号が検出され、スイッチングトランジスタＳＷ２２およびＳＷ２３が開かれる。リセット通知信号が管理下の周辺機器３に伝達され、スイッチングトランジスタＳＷ３１およびＳＷ３４を開き、スイッチングトランジスタＳＷ３２およびＳＷ３３を閉じることによって、バイアス電流なしでＩＣ＿ＵＳＢセグメントが分極される。]
[0049] ステップ４。リセット通知信号の後に、両方のバスはアイドル状態になる。]
[0050] ステップ５。周辺機器３では、ＩＣ＿ＵＳＢからの切断を決定し、スイッチングトランジスタＳＷ３４を閉じ、スイッチングトランジスタＳＷ３２を開くことができる。このソフト的な切り離しは、そのデータポートＢ１を介してブリッジ２に伝達される。ＡＴ１０１によりスイッチングトランジスタＳＷ２１がブロックされ、ホスト１は、ブリッジ２および周辺機器３を含む、セクション７の周辺機器がＵＳＢから切断されたことを認識する。]
[0051] ステップ６。周辺機器３では、ＩＣ＿ＵＳＢに接続することを決定し、スイッチングトランジスタＳＷ３２を閉じ、スイッチングトランジスタＳＷ３４を開くことができる。このソフト的な接続は、データポートＢ１を介してブリッジ２に伝達される。ＡＴ１０１によりスイッチングトランジスタＳＷ２１が閉じられ、ホスト１は、ブリッジ２および周辺機器３を含む、セクション７の周辺機器がＵＳＢに接続されたと認識する。]
[0052] ステップ７。ステップ３に進む。]
[0053] 図５では、ホスト４、ブリッジ５、および周辺機器６に対応する図２の使用例で使用されているプルアップおよびプルダウンメカニズムを詳述している。] 図２ 図５
[0054] ブリッジ５には、スイッチングトランジスタＳＷ２１と直列のプルアップ抵抗Ｒ２１およびスイッチングトランジスタＳＷ５１と直列のプルアップ抵抗Ｒ５１が含まれ、これらの２つの支線はＶＣＣ１ポートとデータポートＡ１との間に接続されている。ブリッジ５には、接地ポートＧＮＤとデータＡ２との間でスイッチングトランジスタＳＷ５３と直列のプルダウン抵抗Ｒ５３が含まれる。スイッチングトランジスタＳＷ５４と直列のプルダウン抵抗Ｒ５４は、データポートＡ１と接地ポートＧＮＤとの間に配置される。ブリッジのもう一方側では、２つのプルダウン抵抗Ｒ５５およびＲ５６が、各データポートＢ１およびＢ２と接地ポートＧＮＤとの間に取り付けられる。]
[0055] ＩＣ＿ＵＳＢ補足仕様で指定されているように、抵抗Ｒ２１はおよそ１．５キロオームで、抵抗Ｒ４１、Ｒ４２、Ｒ５１、Ｒ５３、およびＲ５４はおよそ５０キロオームである。セクション７で指定されているように、抵抗Ｒ６１はおよそ１．５キロオームで、抵抗Ｒ５５およびＲ５６はおよそ１５キロオームである。]
[0056] 以下では、時系列ステップ１から７で、ホスト４に周辺機器６を接続するために実行される機能的シーケンスが説明されている。]
[0057] ステップ１。電源投入シーケンスの後は次のようになる：
ホスト４で、スイッチングトランジスタＳＷ４１およびＳＷ４２が閉じられる。
ブリッジ５では、スイッチングトランジスタＳＷ２１およびＳＷ５１が開かれ、スイッチングトランジスタＳＷ５３およびＳＷ５４が閉じられる。
周辺機器６では、スイッチングトランジスタＳＷ６１が開く。]
[0058] ステップ２。周辺機器６（ＦＳ）がＵＳＢに接続する。スイッチングトランジスタＳＷ６１が閉じることにより、Ｄ＋がプルアップされる。ブリッジ５により、その情報がＡＴ１０１に伝達される。ＡＴ１０１により、データポートＡ１をプルアップするスイッチングトランジスタＳＷ２１が閉じられる。]
[0059] ステップ３。ホスト１により、そのデータポートＩＣ＿ＤＰＡで新しいデバイスが検出され、ホストコントローラはリセット通知信号をブリッジ５経由で周辺機器６に送信する。リセット通知信号がホストで検出され、スイッチングトランジスタＳＷ４１およびＳＷ４２が開く。ブリッジ５により、リセット通知信号が検出され、スイッチングトランジスタＳＷ５１が閉じ、スイッチングトランジスタＳＷ２１およびＳＷ５４が開く。リセット通知信号が周辺機器６に伝達される。]
[0060] ステップ４。リセット通知信号の後に、両方のバスはアイドル状態になる。]
[0061] ステップ５。周辺機器６では、ＵＳＢからの切断を決定し、スイッチングトランジスタＳＷ６１を開くことができる。このソフト的な切り離しは、データポートＢ１を介してブリッジ５に伝達される。ＡＴ１０２により、スイッチングトランジスタＳＷ５１が開かれ、ＰＤＵ１により、スイッチングトランジスタＳＷ５４が閉じられる。ホスト４は、ブリッジ５および周辺機器６を含む、ＩＣ＿ＵＳＢ周辺機器がＩＣ＿ＵＳＢから切断されたと認識する。]
[0062] ステップ６。周辺機器６では、ＵＳＢに接続することを決定し、スイッチングトランジスタＳＷ６１を閉じることができる。このソフト的な接続は、データポートＢ１を介してブリッジ５に伝達される。ＡＴ１０１によりスイッチングトランジスタＳＷ２１が閉じられ、ホスト１は、ブリッジ５および周辺機器６を含む、ＩＣ＿ＵＳＢの周辺機器がＩＣ＿ＵＳＢに接続されたと認識する。]
[0063] ステップ７。ステップ３に進む。]
[0064] 図６では、ホスト４、ブリッジ７、および周辺機器３に対応する図３の使用例で使用されているプルアップおよびプルダウンメカニズムを詳述している。] 図３ 図６
[0065] ブリッジ７には、スイッチングトランジスタＳＷ２１と直列のプルアップ抵抗Ｒ２１およびスイッチングトランジスタＳＷ５１と直列のプルアップ抵抗Ｒ５１が含まれ、これらの２つの支線はデータポートＡ１とポートＶＣＣ１との間に配置されている。プルダウン抵抗Ｒ５３は、データポートＡ２と接地ポートＧＮＤとの間にスイッチングトランジスタＳＷ５３と直列に取り付けられる。プルダウン抵抗Ｒ５４は、データポートＡ１と接地ポートＧＮＤとの間にスイッチングトランジスタＳＷ５４と直列に取り付けられる。２つのプルダウン抵抗Ｒ２２およびＲ２３は、接地ポートＧＮＤと各データポートＢ１およびＢ２それぞれの間で２つのスイッチングトランジスタＳＷ２２およびＳＷ２３それぞれと直列である。]
[0066] ＩＣ＿ＵＳＢ補足仕様で指定されているように、抵抗Ｒ２１、Ｒ３１はおよそ１．５キロオームで、抵抗Ｒ２２、Ｒ２３、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ５１、Ｒ５３、およびＲ５４はおよそ５０キロオームである。]
[0067] 以下では、時系列ステップ１から７で、周辺機器３への接続を実装する機能的シーケンスが説明されている。]
[0068] ステップ１。電源投入シーケンスの後は次のようになる。
ホスト４で、スイッチングトランジスタＳＷ４１およびＳＷ４２が閉じられる。
ブリッジ７では、スイッチングトランジスタＳＷ２１およびＳＷ５１が開かれ、スイッチングトランジスタＳＷ２２、ＳＷ２３、ＳＷ５３およびＳＷ５４が閉じられる。
周辺機器３では、スイッチングトランジスタＳＷ３３およびＳＷ３４が閉じられ、スイッチングトランジスタＳＷ３１およびＳＷ３２が開かれる。]
[0069] ステップ２。周辺機器３（ＦＳ）がＩＣ＿ＵＳＢに接続する。スイッチングトランジスタＳＷ３１が閉じることにより、ＩＣ＿ＤＰＢがプルアップされる。次にブリッジ７により、データポートＢ１の信号のプルアップが検出され、この情報がＡＴ１０１に伝達される。ＡＴ１０１により、データポートＡ１をプルアップするスイッチングトランジスタＳＷ３１が閉じられる。]
[0070] ステップ３。ホスト４により、データポートＩＣ＿ＤＰＡで新しいデバイスが検出され、ホストコントローラはリセット通知信号をブリッジ７経由で周辺機器３に送信する。リセット通知信号がホスト４で検出され、スイッチングトランジスタＳＷ４１およびＳＷ４２が開く。ブリッジ７により、リセット通知信号が検出され、スイッチングトランジスタＳＷ５１が閉じ、スイッチングトランジスタＳＷ２１およびＳＷ５４が開く。リセット通知信号が周辺機器３に伝達され、周辺機器３により、スイッチングトランジスタＳＷ３１およびＳＷ３４が開かれ、スイッチングトランジスタＳＷ３２が閉じられる。]
[0071] ステップ４。リセット通知信号の後に、両方のバスはアイドル状態になる。]
[0072] ステップ５。周辺機器３では、ＩＣ＿ＵＳＢからの切断を決定し、スイッチングトランジスタＳＷ３２を開き、スイッチングトランジスタＳＷ３４を閉じることができる。このソフト的な切り離しは、データポートＢ１を介してブリッジ７に伝達される。ＡＴ１０２により、スイッチングトランジスタＳＷ５１が開かれ、ＰＤＵ１によりスイッチングトランジスタＳＷ５４が閉じられる。ホスト４は、ブリッジ７および周辺機器３を含む、ＩＣ＿ＵＳＢ周辺機器がＩＣ＿ＵＳＢから切断されたと認識する。]
[0073] ステップ６。周辺機器３では、ＵＳＢに接続することを決定し、スイッチングトランジスタＳＷ３１を閉じることができる。このソフト的な接続は、データポートＢ１を介してブリッジ７に伝達される。ＡＴ１０１によりスイッチングトランジスタＳＷ２１が閉じられ、ホスト４は、第２の電圧クラスのブリッジ７および周辺機器３を含む、第１の電圧クラスのＩＣ＿ＵＳＢ周辺機器がＩＣ＿ＵＳＢに接続されたと認識する。]
[0074] ７．３に進む。]
[0075] 図７は、これまで開示したすべての使用例を含む、本発明の好適な実施形態である。回路２０では、図４のブリッジ２、図５のブリッジ５、および図６のブリッジ７で必要なプルアップおよびプルダウン抵抗を再グループ化している。プルアップおよびプルダウン抵抗の適切な構成は、コア回路１０に含まれる、選択回路３０に供給される選択入力Ｃ１およびＣ２により選択される。] 図４ 図５ 図６ 図７
[0076] スイッチングトランジスタＳＷ２０１およびＳＷ２０２と直列の抵抗Ｒ２０１およびＲ２０２は、図５で既に示されている抵抗Ｒ５５およびＲ５６に相当する。選択回路３０で第２ポートにセクション７の電気的特性が選択されると、ＰＤＤ１が低にＰＤＤ２が高に設定される。抵抗Ｒ２２およびＲ２３はＧＮＤに接続されていないが、抵抗Ｒ２０１およびＲ２０２は、スイッチングトランジスタＳＷ２０１およびＳＷ２０２を通して、それぞれＧＮＤに接続されている。他のスイッチングトランジスタのコミュテーションは、図４から図６に関連して詳述されている。] 図４ 図５ 図６
[0077] 供給回路６０により、電源電圧が調べられる。コア回路のデータポートＡ１、Ａ２、Ｂ１、およびＢ２は、両方の電源供給電圧がターゲット限界内の間は、ハイインピーダンス状態である。これまで示されているように、ポートＡ１とＡ２およびポートＢ１とＢ２は、互いに単独でＩＣ＿ＵＳＢまたはセクション７のポートにすることができる。]
[0078] 一例として、次の表１では選択回路３０の符号化を説明している。]
[0079] 変形例では、選択入力Ｃ１およびＣ２を抑制することができる。ＵＳＢ準拠の検出は、供給回路６０で実行されることが可能である。そのような検出は、入力電圧ＶＣＣ１およびＶＣＣ２に応じて異なってくる。ＶＣＣ１が、例えば４．０１ボルトの電圧しきい値を上回る場合には、第１のポートはセクション７に準拠している。ＶＣＣ１が電圧しきい値未満の場合には、第１のポートはＩＣ＿ＵＳＢに準拠している。ＶＣＣ２が電圧しきい値を上回る場合には、第２のポートはセクション７に準拠している。ＶＣＣ２が電圧しきい値未満の場合には、第２のポートはＩＣ＿ＵＳＢに準拠している。]
[0080] 図８では、セクション７に従うＤ＋およびＤ−データ回線上、またはＩＣ＿ＵＳＢ補足仕様に従うＩＣ＿ＤＰおよびＩＣ＿ＤＭデータ回線上にそれぞれ存在するＳＯＰおよびＥＯＰのデータパターンを例示している。当業者は、より詳細についてＵＳＢ規格を参照できる。主な特性は次のパターンに見られる：
差動データ回線がＪ状態の場合、バスはアイドル状態である。ＦＳの場合、Ｊ状態はデータ回線Ｄ＋またはＩＣ＿ＤＰが高論理レベル状態およびデータ回線Ｄ−またはＩＣ＿ＤＭが低論理レベルであることに相当する。このＪ状態はデータバスにバイアスをかけるプルアップおよびプルダウン抵抗によって維持される。
パケットの開始ＳＯＰは、バス上へのパケット送信の開始を具体化する。ＳＯＰは、ホストまたは周辺機器のいずれかによって送信されることが可能で、状態Ｊから状態Ｋへの最初の遷移に相当し、状態Ｋは状態Ｊに対する補完的な論理レベルである。
パケットの終了ＥＯＰは、バス上へのパケット送信の終了を具体化する。ＥＯＰは送信パケットの最終ビットの後に送られる。ＥＯＰの役割は、２つのビット存続期間中に同じ低論理レベルで２つのデータ回線Ｄ＋およびＤ−または２つのデータ回線ＩＣ＿ＤＰおよびＩＣ＿ＤＭを駆動することである。
ＥＯＰの後に、トランスミッタは１つのビット存続期間中にバスを強制的にＪ状態にする。
強制的にＪ状態にした後、トランスミッタはトリステートに移行し、バスは再度、アイドル状態になり次のＳＯＰを待機する。] 図８
[0081] ＪからＫの遷移によりパケットの開始について通知される。本発明により、ホストまたは周辺機器から着信するＳＯＰの検出後、ホストから周辺機器またはその逆方向の一方向の通信パスが開く。この一方向の通信パスは、ＥＯＰの検出時に終了する。]
[0082] 本発明の場合、コア回路１０で、ホスト側および周辺機器側のＪからＫへの遷移が検出される。次に、コア回路１０により、ホストと周辺機器との間またはその逆方向の通信パスが確立される。パケットの送信中、コア回路でＥＯＰが検出される。ＥＯＰの検出後、１ビットの存続期間中に送信先ポートを強制的にＪ状態してから、通信パスを閉じ、アイドル状態に戻る。]
[0083] 図９では、ブリッジ２０のコア回路１０を詳述している。第１の差動トランシーバ段階４０により、第１のデータポートＡ１およびＡ２が駆動し読み取られる。第２の差動トランシーバ段階５０により、第２のデータポートＢ１およびＢ２が駆動し読み取られる。] 図９
[0084] 第１段階４０には、データポートＡ１およびＡ２をそれぞれ駆動する出力バッファ１２および１３、ならびにデータポートＡ１およびＡ２からそれぞれ信号を受信する入力バッファ１１および１４が含まれる。第２段階５０には、データポートＢ１およびＢ２をそれぞれ駆動する出力バッファ２２および２３、ならびにデータポートＢ１およびＢ２からそれぞれ信号を受信する入力バッファ２１および２４が含まれる。入力バッファ１１、１４、２１、および２４は、例えば、基本的に入力での信号を出力に送信する単純なパスゲートである。出力バッファ１２、１３、２２、および２３は、ハイインピーダンス状態またはパスゲート状態（ハイまたはロー）であることが可能なトリステートバッファである。]
[0085] 選択回路３０により１つのブリッジ構成が選択され、それは、図３から図７に関連して説明されているように、スイッチングトランジスタを駆動するコマンド信号ＡＴ１０１、ＡＴ１０２、ＰＤＵ１、ＰＤＵ２、ＰＤＤ１、およびＰＤＤ２の値を決定するのに使用される。第１および第２のトランシーバ段階４０および５０へのリンクは、後で説明されるように、電力消費を最小化するのに使用されることが可能である。] 図３ 図７
[0086] 供給回路６０では、ＶＣＣ１およびＶＣＣ２の両方を監視する。両方の電源電圧が定格範囲外の場合、出力バッファ１２、１３、２２、および２３はハイインピーダンス状態になる。両方の電源電圧が定格範囲内の場合、ポートＡおよびＢでは引き続きハイインピーダンス状態が維持され、対応するプルダウン抵抗はスイッチングトランジスタを通して接続されている。]
[0087] 優先的な方法の場合、電力消費を低減化するため、コア回路は最低電圧で電力供給される。この優先的な選択では、電圧変換がトランシーバ段階４０または５０のいずれかで行われる。第１のトランシーバ段階４０にはＶＣＣ１が供給され、第２のトランシーバ段階５０にはＶＣＣ２が供給される。ＶＣＣ１がＶＣＣ２より高い場合には、第１のトランシーバ段階４０もＶＣＣ２で電源供給され、入力および出力バッファ１１から１４で変圧を行う。ＶＣＣ１がＶＣＣ２より低い場合には、第２のトランシーバ段階５０もＶＣＣ１で電源供給され、入力および出力バッファ２１から２４で変圧を行う。電圧適応を使用するそのような入力／出力バッファは当業者にはよく知られているので、詳細な説明は必要としない。]
[0088] 第１の検出回路３１は第１のトランシーバ段階４０の入力バッファ１１および１４の出力で接続されており、第２の検出回路３７は第２のトランシーバ段階５０の入力バッファ２１および２４の出力で接続されている。第１の検出回路３１および３７のそれぞれでは、データ信号の一部のパターンを検出する。検出回路３１または３７のそれぞれは第１の信号ＺＤｈまたはＺＤｐをそれぞれ供給し、入力バッファの両方の出力が同時に低レベルの場合にアクティブである。各検出回路３１または３７は第２の信号ＪＴＫｈまたはＪＴＫｐをそれぞれ供給し、入力回路１１および１４または２１および２４のそれぞれで、ＪからＫへの遷移が検出される場合にアクティブである。]
[0089] 論理回路３３では、第１および第２の検出回路３１および３７から第１の信号ＺＤｈおよびＺＤｐの両方を受け取り、一方側またはもう一方側からのＥＯＰの検出に対応する２つの信号を供給する。]
[0090] 第１および第２の方向回路３４および３５のそれぞれでは、第１および第２の検出回路３１および３７のそれぞれからＪＴＫ信号を受け取り、論理回路３３からＥＯＰ信号のいずれかを受け取る。方向回路３４および３５は、少なくとも１つのＪＴＫｉ信号が着信する場合には１つの値に切り替わり、ＥＯＰ信号が着信すると直ちにもう１つの値に切り替わる出力を有する単純なＲＳフリップフロップとすることができる。各方向回路では、ロックまたはロック解除されるもう一方の回路からの信号を受け取る。方向回路３４および３５の出力は、それぞれ第２および第１のトランシーバ段階５０および４０とリンクされており、出力バッファ２２、２３、１２、および１３が入力から出力へデータを送信したり、各出力をハイインピーダンスの出力状態にすることができる。]
[0091] 電源投入リセット通知信号シーケンスおよび接続シーケンスの後、バスはアイドル状態になる。機能例は、ホストから着信するＳＯＰに対応するデータポートＡ１およびＡ２でのＪからＫへの遷移の受領で開始できる。検出回路３１により、ＪＴＫｈ信号がアクティブになる。第１の検出回路３４により信号ＥＤＷＮを設定する状態に切り替わる。信号ＥＤＷＮの設定により、第２トランシーバ段階５０の出力バッファ２２および２３をパスゲート状態にすることができる。これで、第２の方向回路３５がロックされ、切り替えられなくなる。]
[0092] 入力バッファ１１および１４ならびに出力バッファ２２および２３を通して、データポートＡ１およびＡ２からデータポートＢ１およびＢ２にデータが送信される。出力でのタイミングのゆがみを回避するため、入力バッファ１１および１４の出力は、それぞれ遅延回路Ｄ１およびＤ２を通して出力バッファ２２および２３の入力にそれぞれリンクされている。遅延回路Ｄ１およびＤ２は、信号が要するよりも長い遅延を導入するアナログの遅延回路と同一で、入力バッファ１１または１４、検出回路３１、論理回路３３、方向回路３４、ならびに出力バッファ２２および２３を通して伝播する。送信パケットの終了時に、ＥＯＰが着信し、次にＺＤｈ信号が第１の検出回路３１によって最初にアクティブ化され、ＺＤｐ信号が第２の検出回路３７により後でアクティブ化される。このとき、論理回路３３は第１の一時保留を開始し、スプリアスのゼロ信号を確実に拒否できる。第１の一時保留の終わりに、論理回路３３はデータポートがＥＯＰを搬送していることを検出する。２つの信号ＺＤｈおよびＺＤｐがどちらも非アクティブに戻ると、前記論理回路３３は第２の一時保留をトリガする。第２の一時保留の終わりに、論理回路３３は第１の方向回路３４にパルスを送る。パルスが第１の方向回路３４で受け取られると、前記回路は出力バッファ２２および２３の出力をハイインピーダンス状態にし、第２の方向回路３５のロックを解除する。次いで、バスはアイドル状態になる。]
[0093] 当業者は、第１の一時保留は追加のセキュリティであることを認識することができる。というのは、２つの信号ＺＤｈおよびＺＤｐで行われる検出自体がスプリアス検出の大部分を拒否するフィルタだからである。また、当業者は第２の一時保留も出力でのあらゆる駆動問題を回避する追加のセキュリティであることも留意できる。それは、この一時保留はデータポートＢ１およびＢ２がＪ状態に移行させられた後に開始するからである。当業者は、これら第１および第２の一時保留が純粋にオプションであることを理解するはずである。]
[0094] 次いで、ＳＯＰに対応するデータポートＢ１およびＢ２でのＪからＫへの遷移を受領したことが着信し得る。検出回路３７により、ＪＴＫｐ信号がアクティブになる。第２の検出回路３５により信号ＥＵＰを設定する状態に切り替わる。ＥＵＰ信号により、第１のトランシーバ段階４０の出力バッファ１２および１３をパスゲート状態にすることができる。これで、第１の方向回路３４がロックされ、切り替えられなくなる。]
[0095] 入力バッファ２１および２４ならびに出力バッファ１２および１３を通して、データポートＢ１およびＢ２からデータポートＡ１およびＡ２にデータが送信される。出力でのタイミングのゆがみを回避するため、入力バッファ２１および２４の出力は、それぞれ遅延回路Ｄ３およびＤ４を通して出力バッファ１２および１３の入力にそれぞれリンクされている。遅延回路Ｄ３およびＤ４は遅延を導入するアナログの遅延回路と同一で、入力バッファ２１または２４、検出回路３７、論理回路３３、方向回路３５、ならびに出力バッファ１２および１３を経由する伝播時間をマスキングする。送信パケットの終了時に、ＥＯＰが着信し、次に信号ＺＤｐが第２の検出回路３７によって最初にアクティブ化され、信号ＺＤｈが第１の検出回路３１により後でアクティブ化される。このとき、論理回路３３は第１の一時保留を開始する。第１の一時保留の終了後に、論理回路３３は信号ＺＤｐおよびＺＤｈが非アクティブ状態に戻るのを待機し、それから第２の一時保留が開始される。第２の一時保留の終わりに、論理回路３３は第２の方向回路３５にパルスを送る。パルスが第２の方向回路３５で受け取られると、前記回路３５は出力バッファ１２および１３の出力をハイインピーダンス状態にし、第１の方向回路３４のロックを解除する。次いで、バスはアイドル状態になる。]
[0096] 当然、遅延回路Ｄ１からＤ４は同一に設計され、検討されているパスの遷移時間より長い時間に対応する。]
[0097] 本発明は、その好適な実施形態を参照して詳細に示され説明されている、同時に当業者ならば形式および詳細で各種変更が、本発明から逸脱することなく行うことができることを理解するはずである。]

权利要求:

請求項1
第１のデータポート（Ａ１、Ａ２）と第２のデータポート（Ｂ１、Ｂ２）との間のブリッジ回路１０であって、第１の電圧範囲内で提供される第１のトランシーバ段階（４０）で、第１のデータポートにリンクされた入力を有する少なくとも１つの入力バッファ（１１、１４）および第１のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファ（１２、１３）を含む第１のトランシーバ段階と、第２の電圧範囲内で提供される第２のトランシーバ段階（５０）で、第２のデータポートにリンクされた入力を有する少なくとも１つの入力バッファ（２１、２４）および第２のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファ（１２、１３）を含む第２のトランシーバ段階と、第１のデータポートでパケットの着信を検出するために、第１のトランシーバ段階にリンクされた第１の検出回路（３１）と、第２のデータポートでパケットの着信を検出するために、第２のトランシーバ段階にリンクされた第２の検出回路（３７）と、第１および第２の検出回路で実行される検出に応じて、第１または第２のトランシーバ段階のトリステート出力バッファの出力を有効にするための選択回路と（３４、３５）を含む、ブリッジ回路。
請求項2
第１の検出回路が第１のトランシーバ段階の入力バッファで信号遷移を検出し、前記遷移により第２のトランシーバ段階のトリステート出力バッファの出力が有効になり、第２の検出回路が第２のトランシーバ段階の入力バッファで信号遷移を検出し、前記遷移により第１のトランシーバ段階のトリステート出力バッファの出力が有効になる、請求項１に記載の回路。
請求項3
前記回路が第１のトランシーバ段階の入力バッファの出力を第２のトランシーバ段階のトリステート出力バッファの入力にリンクするための少なくとも１つの第１の遅延回路（Ｄ１、Ｄ２）および第２のトランシーバ段階の入力バッファの出力を第１のトランシーバ段階のトリステート出力バッファの入力にリンクするための少なくとも１つの第２の遅延回路（Ｄ３、Ｄ４）を備える、請求項１に記載の回路。
請求項4
前記回路が第１のデータポートまたは第２のデータポートに着信するパケットの終端を検出するために、少なくとも１つの第３の検出回路をさらに備える、請求項１に記載の回路。
請求項5
前記第１および第２のデータポートがＵＳＢ２．０セクション７、Ｉｎｔｅｒ−ＣｈｉｐＵＳＢ補足仕様の通信プロトコルをサポートする差動ポートである、請求項１に記載の回路。
請求項6
第１のデータポートと第２のデータポートとの間の通信をブリッジ回路を通して確立するための方法であって、該ブリッジ回路が第１の電圧範囲内で提供される第１のトランシーバ段階で、第１のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第１のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファを含む第１のトランシーバ段階と、第２の電圧範囲内で提供される第２のトランシーバ段階で、第２のデータポートにリンクされた入力を有する少なくとも１つの入力バッファおよび第２のデータポートにリンクされた出力を有する少なくとも１つのトリステート出力バッファを含む第２のトランシーバ段階とを備え、前記方法が、第１のデータポートおよび第２のデータポートでのパケットの着信の検出と、検出が第１のデータポートまたは第２のデータポートそれぞれで発生する場合、第２または第１のトランシーバ段階それぞれのトリステート出力バッファの出力、および第２のデータポートまたは第１のデータポートそれぞれでの検出の抑制の有効化とを含む、方法。
請求項7
パケットの検出が第１のデータポートで発生すると、入力バッファの出力から搬送されるデータが遅延され、次に、第２のトランシーバ段階のトリステート出力バッファの入力に転送される、請求項６に記載の方法。
請求項8
パケットの検出が第２のデータポートで発生すると、入力バッファの出力から搬送されるデータが遅延され、次に、第１のトランシーバ段階のトリステート出力バッファの入力に転送される、請求項６に記載の方法。
請求項9
前記第１および第２のデータポートがＵＳＢ２．０セクション７、Ｉｎｔｅｒ−ＣｈｉｐＵＳＢ補足仕様の通信プロトコルをサポートする差動ポートである、請求項６に記載の方法。